JP5643801B2 - 通信用lsi及び遊技機 - Google Patents
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Description
また、一方の制御基板の通信用LSI及び他方の制御基板の通信用LSIの少なくとも何れか一方では、処理データを受信する通信速度と、処理データを出力する通信速度とが異なっている。これにより、処理データの通信時間や処理データ毎の通信のタイミングが当該通信用LSIの前後の通信経路で異なるため、何れかの通信経路が傍受され処理データが取得されたとしても他の通信経路でこれに対応する処理データを取得することが困難である。結果的に、通信用LSIが受信する処理データと当該処理データに基づいて通信用LSIが送信する処理データとが比較されることを防止できるため、通信用LSIが行う処理が解析されてしまうことによる不正行為を防止することができる。
さらに、通信速度の制御処理、暗号化処理、及び、復号化処理が通信用LSIにおいて行われるため、通信用LSIに処理データを出力する制御回路、及び、通信用LSIから処理データを受信する制御回路では、これらの処理を行う必要がない。従って、通信速度の制御処理、暗号化処理、及び、復号化処理に伴って制御回路の処理負担が増大されることがない。
これらの結果、制御回路側の負担を増大させることなく不正行為の防止を図ることができる。
また、遊技機の前記一方の前記制御基板の前記通信用LSI及び前記他方の前記制御基板の前記通信用LSIの少なくとも何れか一方では、処理データを受信する通信速度と、処理データを出力する通信速度とが異なっている。これにより、処理データの通信時間や処理データ毎の通信のタイミングが当該通信用LSIの前後の通信経路で異なるため、何れかの通信経路が傍受され処理データが取得されたとしても他の通信経路でこれに対応する処理データを取得することが困難である。結果的に、通信用LSIが受信する処理データと当該処理データに基づいて通信用LSIが送信する処理データとが比較されることを防止できるため、通信用LSIが行う処理が解析されてしまうことによる不正行為を防止することができる。
さらに、遊技機では、通信速度の制御処理、暗号化処理、及び、復号化処理が通信用LSIにおいて行われるため、通信用LSIに処理データを出力する制御回路、及び、通信用LSIから処理データを受信する制御回路では、これらの処理を行う必要がない。従って、通信速度の制御処理、暗号化処理、及び、復号化処理に伴って制御回路の処理負担が増大されることがない。
これらの結果、遊技機の制御基板における制御回路側の負担を増大させることなく不正行為の防止を図ることができる。
本発明の実施形態に係る通信システムは、制御基板間において処理データを通信するものであり、各制御基板には制御基板のCPUに成り代わって、制御基板の処理データを暗号化すると共に受信時とは異なる通信速度で処理データを外部に送信する機能を有する通信用LSIを備えている。
また、一方の制御基板11の通信用LSIT33及び他方の制御基板12の通信用LSIT34の少なくとも何れか一方では、処理データを受信する通信速度と、処理データを出力する通信速度とが異なっている。これにより、処理データの通信時間や処理データ毎の通信のタイミングが通信用LSIT33及び通信用LSIT34の少なくとも何れか一方の前後の通信経路で異なるため、何れかの通信経路が傍受され処理データが取得されたとしても他の通信経路でこれに対応する処理データを取得することが困難である。結果的に、当該通信用LSI(通信用LSIT33及び通信用LSIT34の少なくとも何れか一方)が受信する処理データと当該処理データに基づいて当該通信用LSI(通信用LSIT33及び通信用LSIT34の少なくとも何れか一方)が送信する処理データとが比較されることを防止できるため、当該通信用LSI(通信用LSIT33及び通信用LSIT34の少なくとも何れか一方)が行う処理が解析されてしまうことによる不正行為を防止することができる。
さらに、通信速度の制御処理、暗号化処理、及び、復号化処理が通信用LSIT33・T34において行われるため、通信用LSIT33に処理データを出力する制御回路71、及び、通信用LSIT34から処理データを受信する制御回路72では、これらの処理を行う必要がない。従って、通信速度の制御処理、暗号化処理、及び、復号化処理に伴って制御回路71・72の処理負担が増大されることがない。
これらの結果、制御回路71・72側の負担を増大させることなく不正行為の防止を図ることができる。
上記の通信システムにおける通信用LSIについての構成を具体的に説明する。
通信用LSIT1は、バスT19を有している。また、通信用LSIT1は、送信部及び受信部としてのUART部T11を有している。UART部T11は、バスT19にパラレルでデータを送受信可能に接続されている。UART部T11は、UART(Universal Asynchronous Receiver Transmitter)からなるシリアル通信装置をハードウエア構成として有している。また、UART部T11は、図19のUART処理ルーチン及び図20のUARTマスタ動作処理ルーチンを実行するハードウエア構成を有している。
通信用LSIT1は、送信部及び受信部としてのSPI1部T12及びSPI2部T13を有している。これらのSPI1部T12及びSPI2部T13は、バスT19に接続されている。また、SPI1部T12及びSPI2部T13は、SPI(Serial Peripheral Interface)のハードウエア構成を有している。さらに、SPI1部T12及びSPI2部T13は、図21のSPI処理ルーチン及び図22のUSPIマスタ動作処理ルーチンを実行するハードウエア構成を有している。
通信用LSIT1は、送信部及び受信部としてのI2C部T16を有している。I2C部T16は、バスT19に接続されている。I2C部T16は、同期式のシリアル通信を行うI2C(Inter−Integrated Circuit)のハードウエア構成を有している。また、I2C部T16は、図25のI2C処理ルーチンを実行するハードウエア構成を有している。I2C部T16は、非同期式シリアル通信に比べて、高速で通信可能であると共に、SPIと同様に、複数のスレーブを接続することが可能になっている。マスタは、複数のスレーブの中からアドレスを指定しすることによりスレーブを選択し、その後、そのスレーブと通信するようになっている。ビットレートにより、標準モードやファーストモード、ハイスピードモード等の複数の通信速度を切替え可能になっている。
通信用LSIT1は、通信用LSIT1に接続されたDMAC部T17を有している。DMAC部T17は、CPUを介さずにデータ転送を行うDMAコントローラからなるDMA(Direct Memory Access)のハードウエア構成を有している。また、DMAC部T17は、図24のDMAC処理ルーチンを実行するハードウエア構成を有している。DMAC部T17は、UART部T11やSPI1部T12、SPI2部T13、I2C部T16が送信部となってシリアル送信する場合に、必要に応じて、これらの送信と連動してDMA機能により処理データをシリアル送信させるようになっている。
通信用LSIT1は、暗号部及び復号部としてのAES部T21を有している。AES部T21は、バスT19に接続されている。AES部T21は、秘密の共通鍵を使う共通鍵ブロック暗号方式により暗号化と復号化を行うようになっている。即ち、AES部T21は、AES(Advanced Encryption Standard)暗号化アルゴリズムと、AES暗号化アルゴリズムの逆関数であるAES復号化アルゴリズムとをハードウエア構成で備えている。これらのアルゴリズムは、共通鍵を使って平文の処理データを暗号化すると共に、同じ共通鍵を使って暗号化した処理データを元の平文に戻すようになっている。また、AES部T21は、図23の暗号・復号処理ルーチンを実行するハードウエア構成を有している。
通信用LSIT1は、不揮発性メモリ部T22を有している。不揮発性メモリ部T22は、バスT19に接続されている。不揮発性メモリ部T22は、電源を供給しなくても記憶を保持する不揮発性メモリを有している。不揮発性メモリとしては、EEPROM(Electrically Erasable Programmable Read−Only Memory)、磁気抵抗RAM(MRAM:Magnetoresistive Random Access Memory)、抵抗変化型メモリ(ReRAM:Resistance Random Access Memory)、強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)、PRAM(Phase change RAM)等を用いることができる。
通信用LSIT1は、記憶部としてワーク用のSRAM部T20を有している。SRAM部T20は、バスT19に接続されている。SRAM部T20は、496B等のSRAM(Static Random Access Memory)を有している。SRAM部T20は、制御装置からの処理データをUART部T11が受信したときの一時記憶用のメモリとして用いられると共に、AES部T21による処理データの暗号化及び復号化に用いられるようになっている。
通信用LSIT1は、記憶部として通信バッファ用のSRAM部T18を有している。SRAM部T18は、バスT19に接続されている。SRAM部T18は、32K×8ページ分等のSRAMを有している。SRAM部T18は、AES部T21により復号化された平文の処理データを一時的に記憶し、DMAC部T17によりI2C部T16等の送信部を介して外部に送信される処理データの通信バッファとして用いられるようになっている。
通信用LSIT1は、バスT19に接続されたリロードタイマ部T14及びクロック・リセット制御部T15を備えている。リロードタイマ部T14は、リロードタイマのハードウエア構成を有している。リロードタイマは、カウントダウンのスタート値が決定されており、タイマがスタートすると、設定で決められた一定周期毎にカウントダウンし、カウントが0まで到達するとカウントダウン終了となり、カウンタのスタート値が再設定され、再びカウントダウンが再開されるという動作を繰り返すタイマーである。リロードタイマ部T14は、このカウントダウン終了のタイミングで予め定められた信号を出力することが設定可能にされている。リロードタイマ部T14は、このリロードタイマを2チェンネル分備えている。尚、このリロードタイマは、UART部T11やI2C部T16や等の処理データの通信時のクロックに用いられるようになっている。
上記の通信用LSIT1を搭載した通信システムの一例について説明する。先ず、本実施形態の通信システムにも適用される構成1の通信システムについて、図1乃至図4を参照して説明する。
先ず、出荷段階や通信用LSIT1を搭載した機器の設置後の段階において、暗号化のための共通鍵データ、AES暗号化アルゴリズム、及びAES復号化アルゴリズムが専用端子T221に接続された共通鍵書込み装置から不揮発性メモリ部T22に記憶される。この処理は、全ての通信用LSIT33及び通信用LSIT34において行われる。
また、上記の通信用LSIT1を用いて、以下の構成2のような通信システムを構築することが可能である。通信用LSIT1を搭載した構成2の通信システムを図5〜図7に基づいて説明する。
先ず、出荷段階や通信用LSIT1を搭載した機器の設置後の段階において、暗号化のための共通鍵データ、AES暗号化アルゴリズム、及びAES復号化アルゴリズムが専用端子T221に接続された共通鍵書込み装置から不揮発性メモリ部T22に記憶される。この処理は、全ての通信用LSIT43及び通信用LSIT44において行われる。
次に、通信用LSIT1を備えた遊技機1について説明する。
図9に示すように、遊技機1は、遊技を実行する主基板11と、主基板11から送信される処理データに基づいて遊技に関する演出処理を実行するサブ側基板12とを有している。そして、図10に示すように、主基板11は、処理データを暗号化し、サブ側基板12に送信する第1の通信用LSIT33を有しており、サブ側基板12は、第1の通信用LSIT33からの処理データを受信し、当該処理データを復号化する第2の通信用LSIT34を有している。通信用LSIT33では、主基板11における主制御回路71から処理データを受信する通信速度と、サブ側基板12における通信用LSIT34へ処理データを出力する通信速度とが異なるようにされている。また、通信用LSIT34では、主基板11における通信用LSIT33から処理データを受信する通信速度と、サブ側基板12におけるサブ制御回路72へ処理データを出力する通信速度とが異なるようにされている。
次に、パチスロ装置が適用された遊技機1の構造について説明する。図8は、遊技機1の外部構造を示す。
遊技機1は、リールや回路基板等を収容するキャビネット51と、キャビネット51に対して開閉可能に取り付けられるフロントドア52とを備える。キャビネット51の内部には、3つのリール53a・53b・53cが横並びに設けられている。各リール53a・53b・53cは、円筒状のフレームの周面に帯状のシートを貼り付けた構成にされている。、帯状のシートは、複数の図柄(例えば21個)を有している。これらの図柄は、リール53a・53b・53cの回転方向に沿って連続的に配置されている。
フロントドア52には、遊技者による操作の対象となる各種装置が設けられている。ベットボタン56a・56b・56cは、1回の遊技にベットする枚数を指定するためのものである。1ベットボタン56aは1ベットを指定し、2ベットボタン56bは2ベットを指定し、MAXベットボタン56cは3ベット等の最大ベット数をMAXベットとして指定する。これらのベットボタン56a・56b・56cは、図10のベット用ボタンランプ76a〜76cを内蔵している。精算ボタン57は、メダルを外部に引き出すためのものである。尚、メダルの引き出しは、遊技カード等により行われる。スタートレバー58は、全てのリール53a・53b・53cの回転を開始するために設けられる。ストップボタン59a・59b・59cは、3つのリール53a・53b・53cのそれぞれに対応付けられ、対応するリール53a・53b・53cの回転を停止するためのものである。
7セグ表示器60は、7セグメントLEDからなり、今回の遊技においてベットされたメダルの枚数(以下、投入枚数)、特典として遊技者に対して払い出すメダルの枚数(以下、払出枚数)、電子データ化されたメダルの枚数(以下、クレジット枚数)等の情報を遊技者に対してデジタル表示する。尚、クレジット枚数は、例えば、50枚、100枚、200枚、クレジット無しである。表示ランプ61(LED等)は、演出内容に応じた点消灯のパターンにて光を出力する。スピーカ62・62は、フロントドア52の下部両側に配置されており、演出内容に応じた効果音や楽曲等の音を出力する。スピーカ62・62の上方には、光を透過する材質で形成されたパネル板63が設けられている。パネル板63には、遊技に登場するキャラクター等の絵柄が形成されている。メダル払出口69は、パネル板63の下方に設けられ、後述のメダル払出装置68の駆動により排出されるメダルを外部に導く。メダル払出口69から排出されたメダルは、遊技機1の下端部に配置されているメダル受皿70に貯められる。メダル払出口69は、パネル板63の下方に設けられ、後述のメダル払出装置68の駆動により排出されるメダルを外部に導く。メダル払出口69から排出されたメダルは、遊技機1の下端部に配置されているメダル受皿70に貯められる。
次に、遊技機1の内部構造を説明する。図9は、本実施形態における遊技機1の内部構造を示す。フロントドア52が開放され、フロントドア52の裏面側の構造及びキャビネット51内の構造が現れた状態が示されている。
次に、遊技機1の回路構成について説明する。図10に示すように、遊技機1は、主制御回路71、サブ制御回路72及びこれらと電気的に接続された周辺装置(アクチュエータ等)を備える。(主制御回路71)
主制御回路71は、回路基板上に設置されたマイクロコンピュータ711を主たる構成要素としている。マイクロコンピュータ711は、CPU(以下、メインCPU7111)、ROM(以下、メインROM7112)及びRAM(以下、メインRAM7113)を有していると共に、UART部7114を有している。
マイクロコンピュータ711により動作が制御される周辺装置としては、ステッピングモータや7セグ表示器等がある。また、マイクロコンピュータ711のI/Oポート716の出力ポートには、各周辺装置の動作を制御するための回路が接続されている。
サブ制御回路72は、主制御回路71と構成1の通信システムにより電気的に接続されており、主制御回路71から送信されるコマンドに基づいて演出内容の決定や実行等の処理を行う。サブ制御回路72は、基本的に、CPU(以下、サブCPU7211)、ROM(以下、サブROM7212)、RAM(以下、サブRAM7213)、UART部7214、及びSPI部7215とを有したマイクロコンピュータ721を有している。
次に、メインROM7112に記憶されているデータテーブルについて説明する。メインROM7112は、図柄配置テーブルや図柄組合せテーブル、ボーナス作動時テーブル、内部抽籤テーブル、内部当籤役決定テーブル等の各種のデータテーブルを記憶している。
次に、メインRAM7113に設けられている各種格納領域の構成について説明する。メインRAM7113は、内部当籤役格納領域や持越役格納領域、作動中フラグ格納領域等を有している。内部当籤役格納領域は、前述の1バイトのデータにより表される内部当籤役を格納する。ビットに「1」が立っているとき、該当する図柄の組合せの表示が許可される。尚、全ビットが「0」であるとき、その内容はハズレとなる。メインRAM7113には、前述の表示役が格納される表示役格納領域が設けられている。表示役格納領域の構成は、内部当籤役格納領域の構成と同様となっている。ビットに「1」が立っているとき、該当する図柄の組合せが入賞判定ラインに沿って表示されたことになる。
次に、遊技システムの動作をフローチャートを用いて説明する。
電源が投入されると、遊技機1が各種のプログラムを実行する。遊技機1においては、主制御回路71においてメインルーチン等のプログラムをメインCPU7111が実行することにより遊技を行うと共に、サブ制御回路72において演出ルーチン等のプログラムを実行することにより液晶表示装置54の演出画像の表示等を実施可能な状態になる。
具体的には、主制御回路71においてメインルーチン等が実行されると、図14に示すようにパチスロに電源が投入されると、はじめに、初期化処理が行われる(S1)。次に、メインRAM7113における指定格納領域のクリアが行われる(S2)。例えば、内部当籤役格納領域や表示役格納領域等、1回の遊技ごとに消去が必要となる格納領域に格納されたデータがクリアされる。
次に、図15を参照して、メインCPUの制御による割込処理(1.1173msec)について説明する。はじめに、メインCPUは、レジスタの退避を行う(S161)。次に、メインCPUは、入力ポートチェック処理を行う(S162)。この処理では、ストップスイッチ等の各種スイッチから入力される信号がチェックされる。また、入力ポートチェック処理でコマンドの存在が確認された場合は、そのコマンドがUART部7114にパラレル出力され、UART部7114から通信用LSIT33にシリアル出力される。そして、通信用LSIT33からサブ制御回路72の通信用LSIT34にシリアル送信される。ここでの通信用LSIT33及び通信用LSIT33の実行処理については後に詳述する。
先ず、サブ制御回路72のサブCPU7211は、主制御回路71から送信されたコマンドの受信チェックを行う(S301)。ここで、サブCPU7211が受信チェック等を行うコマンドは、主制御回路71から出力され、主基板11の通信用LSIT33、及び、サブ側基板12の通信用LSIT34を経て送信されたものである。即ち、受信した処理データは、パリティビットデータが付加されたものであるので、ステップS301においては、処理データに付加されたパリティビットを用いてパリティチェックが行われる。パリティチェックの結果、処理データの誤りを検出した場合には、サブCPU7211は、通信用LSIT34に対して、当該処理データの再送の要求や当該処理データの破棄を行ってもよい。次に、サブCPU7211は、コマンドを受信した場合、そのコマンドの種別を抽出する(S302)。次に、前回とは異なるコマンドを受信したか否かが判定される(S303)。前回とは異なるコマンドを受信しなかったと判定した場合には(S303:NO)、S301に移る一方で、前回とは異なるコマンドを受信したと判別したときには、メッセージキューに格納し(S304)、S301に移る。
次に、図17を参照して、サブCPU7211により行われる演出登録タスクについて説明する。先ず、サブCPU7211は、メッセージキューからメッセージを取り出す(S311)。次に、メッセージが有るか否かを判定される(S312)。メッセージは有ると判別された場合には(S312:YES)、メッセージから遊技情報を複写する(S313)。例えば、パラメータによって特定される、内部当籤役、回転が停止したリールの種別、表示役、作動中フラグ等といった各種データがサブRAM7213に設けられた格納領域に複写される。
主制御回路71からサブ制御回路72に対するコマンドの送信は、図18のホスト側データ送信処理ルーチンが一定の周期(1.1173msec)で実行される割込処理(図16)をトリガーとして実行されることにより行われる。即ち、本ルーチンが実行されると、処理データであるコマンドが読み出された後(S101)、UART部7114と通信用LSIT33のUART部T11とがハードウエアフロー制御によるハンドシェイク状態で接続されていることから、通信用LSIT33のUART部T11が受信可能な状態であるか否かが判定される(S102)。
通信用LSIT1(通信用LSIT33等)におけるUART部T11は、UART処理ルーチンを実行している。即ち、図19に示すように、スレーブ動作であるか否かが判定され(S111)、スレーブ動作でなければ(S111:NO)、続いて、マスタ動作であるか否かが判定される(S112)。マスタ動作でなければ(S112:NO)、S111から再実行され、いずれか動作になるまで待機状態とされる。スレーブ動作である場合には(S111:YES)、続いて、データを受信したか否かが判定される(S114)。データを受信しなければ(S114:NO)、S114が再実行されて待機状態となる。データを受信した場合には(S114:YES)、データを8ビット単位で受信し、ワーク用のSRAM部T20に記憶する(S115)。尚、8ビット単位の受信は、スタートビット及びストップビットの検出により行われる。そして、全データの受信を完了したか否かが判定され(S116)、全データを受信していなければ(S116:NO)、S114から再実行される。そして、全データを受信すれば(S116:YES)、本ルーチンが終了される。
通信用LSIT1(通信用LSIT33等)におけるSPI1部T12及びSPI2部T13は、図21に示すように、SPI処理ルーチンを実行している。即ち、スレーブ動作であるか否かが判定され(S131)、スレーブ動作でなければ(S131:NO)、続いて、マスタ動作であるか否かが判定される(S132)。マスタ動作でなければ(S132:NO)、S131から再実行され、いずれか動作になるまで待機状態とされる。スレーブ動作である場合には(S131:YES)、続いて、スレーブとして選択されたか否かが判定される(S134)。スレーブとして選択されなければ(S134:NO)、本ルーチンが終了される。
通信用LSIT1(通信用LSIT33等)におけるAES部T21は、図23に示すように、暗号・復号処理ルーチンを実行している。即ち、先ず、ワーク用のSRAM部T20において、所定量のデータが記憶されたか否かが判定され(S151)、記憶されていなければ(S151:NO)、S151が再実行されることによって、待機状態にされる。
通信用LSIT1(通信用LSIT33等)におけるDMAC部T17は、図24に示すように、DMAC処理ルーチンを実行している。即ち、先ず、データ送信条件が成立したか否かが判定される(S161)。条件が成立しなければ(S161:NO)、S161が再実行されて待機状態にされる。一方、条件が成立した場合には(S161:YES)、転送先のスレーブが決定された後(S162)、I2C部T16に転送先(スレーブ)が出力される(S163)。この後、I2C部T16に16バイト単位でSRAM部T18のデータが出力され(S164)る。そして、全データの出力が完了したか否かが判定され(S165)、完了していなければ(S165:NO)、S164から再実行される。そして、全データの出力が完了した場合に(S165:YES)、本ルーチンが終了される。
通信用LSIT1(通信用LSIT33等)におけるI2C部T16は、図25に示すように、I2C処理ルーチンを実行している。即ち、先ず、DMAC部T17から転送先データを受信したか否かが判定される(S171)。受信しなければ(S171:NO)、S171が再実行されて待機状態にされる。一方、転送先データを受信した場合は(S171:YES)、転送先のスレーブが選択された後(S172)、DMAC部T17によるデータ送信が最大(MAX)1Mbpsで行われる(S173)。この後、送信が完了したか否かが判定され(S174)、送信が完了していなれば(S174:NO)、S172から再実行される。一方、送信が完了していれば(S174:YES)、スレーブの選択が解除された後(S175)、本ルーチンが終了される。
次に、遊技機1に適用されている構成1の通信システムについて、主基板11、及び、サブ側基板12における各通信用LSIT1の動作を説明する。
一方の制御基板である主基板11の主制御回路71から処理データを受信してから、他方の制御基板であるサブ側基板12の通信用LSIT34へ処理データを送信するまでの通信用LSIT33としての挙動について、図26を参照して説明する。
次に、主基板11の通信用LSIT33から処理データを受信してからサブ側基板12のサブ制御回路72へ処理データを送信するまでの通信用LSIT34としての挙動について、図27を参照して説明する。
サブ制御回路側復号データ変換ルーチン(図26)において、ステップS217で実行される通信速度決定処理では、経過時間設定処理ルーチンで設定されている経過時間と、通信速度決定テーブルとが参照されて、通信速度が決定されるようになっている。ここで、図28を参照して、経過時間設定処理ルーチンについて説明する。
通信速度決定テーブルについて、図29を参照して説明する。通信速度決定テーブルは、SRAM18及びSRAM20等の記憶部に記憶されるものであり、後述の通信速度決定処理ルーチンで参照される。通信速度決定テーブルには、経過時間と通信速度とが対応付けて格納されている。経過時間欄には、「経過時間領域」に対応する時間経過を示す数値(“00”、“01”、“10”、及び、“11”)が格納される。通信速度欄には、時間経過を示す数値に対応して実際に設定される通信速度が格納される。例えば、通信速度決定処理ルーチンにおいて、通信速度決定テーブルを参照した場合に“00”であった場合は、通信速度として“9600bps”が選択されることになる。
先ず、経過時間設定処理ルーチンによって、時間経過毎に設定される「経過時間領域」の値が取得される(S2172)。そして、取得した経過時間に応じた通信速度を、上述のように通信速度決定テーブルを参照して決定する(S2173)。
次に、遊技機1に適用されている構成2の通信システムについて、サブ側基板12、及び、I2CデバイスT42における各通信用LSIT1の動作を説明する。
一方の制御基板であるサブ側基板12のサブ制御回路72から処理データを受信してから、他方の制御基板であるI2CデバイスT42側の通信用LSIT44・T45へ処理データを送信するまでの通信用LSIT43としての挙動について、図31を参照して説明する。尚、本実施形態では、サブ側基板12が、通信用LSIT34、及び、通信用LSIT43を有する構成であるが、1つの通信用LSIに両方の機能を備えさせる構成であってもよい。
次に、一方の制御基板であるサブ側基板12の通信用LSIT43から処理データを受信してから、他方の制御基板であるI2CデバイスT42へ処理データを送信するまでの通信用LSIT44・T45としての挙動について、図32を参照して説明する。尚、通信用LSIT44・T45の夫々に接続されるI2CデバイスT42(第1役物201、及び、第2役物202)は、同期して動作してもよいし、受信した処理データに応じて異なるタイミングで動作してもよい。
3 ホールコンピュータ
11 主基板
12 サブ側基板
14 外部集中端子板
T1 通信用LSI
T2 受信部
T3 暗号部
T4 送信部
T5 復号部
T6 記憶部
T7 計時部
T11 UART部
T12 SPI1部
T13 SPI2部
T14 リロードタイマ部
T15 クロック・リセット制御部
T16 I2C部
T17 DMAC部
T18 SRAM部
T19 バス
T20 SRAM部
T21 AES部
T22 不揮発性メモリ部
Claims (3)
- 夫々制御回路と通信用LSIとを有する制御基板間において、処理データを通信する通信システムであって、
一方の前記制御基板の前記通信用LSIは、
前記一方の制御基板の前記制御回路から処理データを受信する第1の受信部と、
前記第1の受信部で受信した前記処理データを暗号化する暗号部と、
前記暗号部によって暗号化された処理データを他方の前記制御基板の前記通信用LSIへ出力する第1の送信部と、を有し、
前記他方の前記制御基板の前記通信用LSIは、
前記一方の前記制御基板の前記通信用LSIから前記暗号化された処理データを受信する第2の受信部と、
前記第2の受信部で受信した前記暗号化された処理データを復号化する復号部と、
前記復号部によって復号化された処理データを前記他方の前記制御基板の前記制御回路へ出力する第2の送信部と、を有し、
前記一方の前記制御基板の前記通信用LSI及び前記他方の前記制御基板の前記通信用LSIの少なくとも何れか一方は、受信した処理データの通信速度とは、異なる通信速度で前記処理データを出力し、
前記一方の前記制御基板の前記通信用LSI及び前記他方の前記制御基板の前記通信用LSIの少なくとも何れか一方は、計時を行う計時部をさらに有すると共に、前記計時部によって計時された時間経過に応じて前記通信速度を変更して出力することを特徴とする通信システム。 - 前記一方の前記制御基板の前記通信用LSI及び前記他方の前記制御基板の前記通信用LSIが、受信した処理データの通信速度とは、異なる通信速度で前記処理データを出力するものであり、
前記一方の前記制御基板の前記通信用LSIが受信する通信速度と、前記他方の前記制御基板の前記通信用LSIが出力する通信速度とが異なることを特徴とする請求項1に記載の通信システム。 - 前記1又は2に記載の通信システムを備えることを特徴とする遊技機。
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