JP2014057019A - 素子の実装方法および光モジュール - Google Patents
素子の実装方法および光モジュール Download PDFInfo
- Publication number
- JP2014057019A JP2014057019A JP2012202275A JP2012202275A JP2014057019A JP 2014057019 A JP2014057019 A JP 2014057019A JP 2012202275 A JP2012202275 A JP 2012202275A JP 2012202275 A JP2012202275 A JP 2012202275A JP 2014057019 A JP2014057019 A JP 2014057019A
- Authority
- JP
- Japan
- Prior art keywords
- mounting
- droplet
- optical
- substrate
- liquid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
- H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
- H01L2224/95146—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium by surface tension
Abstract
【解決手段】本発明の素子の実装方法は、無機材料製のインターポーザー基板(実装基板)3上に電気素子4および光素子5をフェイスダウンでフリップチップ実装する方法であって、インターポーザー基板3の実装領域30上にフラックス活性剤を含む液滴9を形成する工程と、液滴9上に各素子4、5を載置し、液滴9の表面張力を利用して各素子を実装領域30に位置決めする工程と、液滴9を乾燥させ、各素子4、5とインターポーザー基板3とが密着した積層体100を得る工程と、プレート8で積層体100を挟み、加熱により溶融金属を溶融して各素子4、5とインターポーザー基板3とを金属接合する工程と、を有する。
【選択図】図4
Description
(1) 無機材料で構成された実装基板上に素子をフェイスダウンで実装する方法であって、
前記実装基板の実装領域上にフラックス活性剤を含む液滴を形成する工程と、
前記液滴上に前記素子を載置し、前記液滴の表面張力を利用して前記素子を前記実装領域に位置決めする工程と、
前記液滴を乾燥させる工程と、
加熱により前記素子と前記実装基板とを溶融金属を介して接合する工程と、
前記フラックス活性剤を洗い流す工程と、を有することを特徴とする素子の実装方法。
前記電気素子および前記光素子がそれぞれ上記(1)ないし(6)のいずれかに記載の素子の実装方法により実装されたものであることを特徴とする光モジュール。
また、本発明によれば、光導波路と素子との光結合効率が高く、品質の高い光通信を行い得る光モジュールが得られる。
図1は、本発明の素子の実装方法により製造される光モジュールを示す斜視図、図2は、図1に示す光モジュールのX−X線断面図(a)およびその部分拡大図(b)である。
(光導波路)
図3は、図1に示す光モジュールに含まれる光導波路の一部を示す斜視図である。
図3は、この図1に示す光導波路1の一部を拡大して示す図である。
図3に示す光導波路1が有するコア層13は、平面視において並列に設けられた2本のコア部14と、各コア部14にそれぞれ隣接して併設された側面クラッド部15と、を有している。これにより、各コア部14は、それぞれクラッド部(側面クラッド部15および各クラッド層11、12)で囲まれることとなる。その結果、各コア部14には信号光が閉じ込められ、その信号光を伝搬することができる。
一方、クラッド層11、12は、コア層13の下部および上部に位置する。
図2(a)に示す光導波路1は、コア層13中に形成されたミラー17を有している。
図1に示すプリント配線板2は、光導波路1やインターポーザー基板3を下方から支持する基板であり、絶縁性基板とその上または内部に形成された電気配線(図示せず)とを有する。
図1に示すインターポーザー基板(実装基板)3は、無機材料で構成された絶縁性基板31と、その上下面にそれぞれ設けられた電気配線32、33と、絶縁性基板31を貫通し電気配線32と電気配線33とを接続する貫通配線34と、絶縁性基板31を貫通し光を挿通させる貫通孔35と、上面のうち電気配線33以外の領域に設けられた親液性被膜36と、を有する。
図1に示すインターポーザー基板3には、2つの電気素子4と4つの光素子5とがフェイスダウンでフリップチップ実装されている。なお、フェイスダウンとは、各素子4、5の端子部が実装基板側(インターポーザー基板3側)を向いている配置のことをいう。
素子本体51は、シリコン、化合物半導体等の各種半導体材料で構成されている。
次いで、本発明の素子の実装方法の実施形態を適用し、図1に示す光モジュール10を製造する方法について説明する。
[1−1] まず、フラックス活性剤を含む液体(以下、単に「液体」ともいう。)90を用意する。この液体90は、溶質または分散質であるフラックス活性剤と、溶媒または分散媒と、必要に応じて添加される添加物と、を含む。
これらの成分を混合することにより、フラックス活性剤を含む液体90が得られる。
次に、図4(b)に示すように、液滴9上に電気素子4および光素子5を載置する。この載置は、例えば、保持した各素子4、5を液滴9上で解放し、落下させる方法により行うことができる。また、解放のタイミングとしては、各素子4、5を液滴9の上方から徐々に近づけ、下面が液滴9に接触したタイミングであるのが好ましい。このとき、液滴9は実装領域30と各素子4、5の双方に接触しているため、各素子4、5の液滴9上への移行が円滑に行える。各素子4、5の保持、移送、解放等の作業には、各素子4、5の上面を吸着し、必要に応じて吸着を解除し得る装置(例えば、チップマウンター等)を用いることができる。
次に、液滴9を乾燥させる。これにより、図4(c)に示すように、液滴9と各素子4、5とが密着し、積層体100が得られる。この際、実装領域30と各素子4、5との間にはフラックス活性剤が残存することとなる。
なお、本工程は必要に応じて行えばよく、省略することもできる。
次に、得られた積層体100を加熱する。これにより、溶融金属の固化物6が溶融し、インターポーザー基板3側の端子部331と各素子4、5側の端子部421、521との間に広がる。その後、溶融した金属が固化することにより、端子部331と端子部421、521との間が溶融金属の固化物6を介して接合される。また、加熱に伴って残存していたフラックス活性剤が活性化され、各端子部331、421、521の表面に付着している金属酸化物を除去する。これにより、溶融金属が各端子部331、421、521の母材に対して確実に結合し、より強固で低抵抗の金属接合が形成されることとなる。また、液滴9中にはフラックス活性剤が均一に溶解または分散しているため、実装領域30と各素子4、5との間に残存するフラックス活性剤の濃度も均一となる。このため、溶融金属の濡れ性も均一となり、溶融金属の溶融状態が不均一になることに伴う各素子4、5の位置ずれ等が抑制されるため、より高い位置精度で各素子4、5を実装することができる。
次に、実装領域30と各素子4、5との間に残存しているフラックス活性剤を洗い流す。これにより、残存したフラックス活性剤が光モジュール10に悪影響を及ぼすのを防止することができる。具体的には、残存したフラックス活性剤が経時的にインターポーザー基板3の端子部331や各素子4、5の端子部421を腐食させ、導通不良等を引き起こしたりするのを防止することができる。
その後、プリント配線板2上に光導波路1を積層し、さらに光導波路1上に各素子4、5が搭載されたインターポーザー基板3を積層する。これにより、図1に示す光モジュール10が得られる。
上述したような本発明の光モジュールは、前述したように、インターポーザー基板3のような実装基板に対して各素子4、5を正確に実装してなるものである。このため、各素子4、5と光導波路1との光結合効率が高く、したがって、本発明の光モジュールを用いることにより高品質の光通信を行い得る信頼性の高い電子機器が得られる。
1.光導波路の製造
(実施例1)
(1)まず、シリコンウエハー上に銅製の電気配線(厚さ2μm)と突起状の端子部(突出高さ3μm)とを形成した。なお、これらの形成は、スパッタリングで銅膜を成膜した後、フォトリソグラフィー技術とエッチング技術により不要部分を除去する方法で行った。
次いで、プラズマCVD法によりテトラエトキシシラン(TEOS)を成膜した。このTEOS膜は親水性被膜として機能する。
<液体の組成>
・グルタミン酸塩酸塩 :7.5質量%
・超純水 :残部
液体として以下の組成ものを用いた以外は、実施例1と同様にしてインターポーザー基板上に電気素子および光素子を実装した。
・ジエチルアミン塩酸塩:10質量%
・超純水 :残部
液体として以下の組成のものを用いた以外は、実施例1と同様にしてインターポーザー基板上に電気素子および光素子を実装した。
・L−アスコルビン酸 :10質量%
・界面活性剤 :0.01質量%
・超純水 :残部
液体として以下の組成のものを用いた以外は、実施例1と同様にしてインターポーザー基板上に電気素子および光素子を実装した。
・ギ酸 :12.5質量%
・界面活性剤 :0.01質量%
・超純水 :残部
液体として以下の組成のものを用いた以外は、実施例1と同様にしてインターポーザー基板上に電気素子および光素子を実装した。
・クエン酸 :15質量%
・界面活性剤 :0.01質量%
・超純水 :残部
まず、親水性被膜や撥水性被膜の成膜を省略した以外は、実施例1と同様にしてインターポーザー基板を作製した。
液体として超純水を使用した以外は、実施例1と同様にしてインターポーザー基板上に電気素子および光素子を実装した。
2.1 位置精度の評価
各実施例および各比較例において実装した各素子の実装位置精度を測定し、比較した。
各実施例および各比較例において実装した各素子について、インターポーザー基板に対して垂直に引張荷重をかけ、強制的に引き離した。そして、引き離し時の最大荷重を測定し、比較した。
10 光モジュール
100 積層体
11、12 クラッド層
13 コア層
14 コア部
15 側面クラッド部
17 ミラー
170 凹部
2 プリント配線板
3 インターポーザー基板
3’ インターポーザー基板集合体
3” 個片化領域
30 実装領域
31 絶縁性基板
32、33 電気配線
331 端子部
34 貫通配線
35 貫通孔
36 親液性被膜
37 撥液性被膜
4 電気素子
41 素子本体
42 電気配線
421 端子部
44 親液性被膜
5 光素子
51 素子本体
52 電気配線
521 端子部
53 受発光部
54 親液性被膜
6 溶融金属の固化物
8 プレート
9 液滴
90 (フラックス活性剤を含む)液体
C 切断線
Claims (7)
- 無機材料で構成された実装基板上に素子をフェイスダウンで実装する方法であって、
前記実装基板の実装領域上にフラックス活性剤を含む液滴を形成する工程と、
前記液滴上に前記素子を載置し、前記液滴の表面張力を利用して前記素子を前記実装領域に位置決めする工程と、
前記液滴を乾燥させる工程と、
加熱により前記素子と前記実装基板とを溶融金属を介して接合する工程と、
前記フラックス活性剤を洗い流す工程と、を有することを特徴とする素子の実装方法。 - 前記実装領域の前記液滴を構成する液体に対する親液性が、前記実装領域の周囲の前記液体に対する親液性よりも大きくなるよう、前記実装領域に対する親液処理および前記実装領域の周囲に対する撥液処理のうちの少なくとも一方を施す請求項1に記載の素子の実装方法。
- 前記フラックス活性剤は、有機酸類、アミノ酸類、アミン類、および、アミノ酸類またはアミン類のハロゲン化物のうちの少なくとも1種である請求項1または2に記載の素子の実装方法。
- 前記液滴を構成する液体は、水を主成分とするものである請求項1ないし3のいずれかに記載の素子の実装方法。
- 前記無機材料は、シリコン系材料である請求項1ないし4のいずれかに記載の素子の実装方法。
- 前記実装基板上に複数の前記素子を接着した後、前記素子同士が離れるように前記実装基板を切断し、分割する工程を有する請求項1ないし5のいずれかに記載の素子の実装方法。
- 無機材料で構成された実装基板と、前記実装基板の一方の面側に設けられた光導波路と、前記実装基板の他方の面側にフェイスダウンで実装された電気素子および光素子と、を有する光モジュールであって、
前記電気素子および前記光素子がそれぞれ請求項1ないし6のいずれかに記載の素子の実装方法により実装されたものであることを特徴とする光モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012202275A JP6027828B2 (ja) | 2012-09-14 | 2012-09-14 | 素子の実装方法および光モジュールの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012202275A JP6027828B2 (ja) | 2012-09-14 | 2012-09-14 | 素子の実装方法および光モジュールの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014057019A true JP2014057019A (ja) | 2014-03-27 |
JP6027828B2 JP6027828B2 (ja) | 2016-11-16 |
Family
ID=50614074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012202275A Active JP6027828B2 (ja) | 2012-09-14 | 2012-09-14 | 素子の実装方法および光モジュールの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6027828B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101747404B1 (ko) * | 2016-01-26 | 2017-06-14 | 한국세라믹기술원 | 대형 압전복합체용 압전세라믹 및 그 제작 방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10202393A (ja) * | 1997-01-22 | 1998-08-04 | Nippon Fuiraa Metals:Kk | 水で洗浄可能な高温はんだ付用非ハロゲンフラックス |
JP2000081524A (ja) * | 1998-09-07 | 2000-03-21 | Sony Corp | 光送受信システム |
JP2004200481A (ja) * | 2002-12-19 | 2004-07-15 | Denso Corp | 半導体チップ実装方法 |
JP2005101171A (ja) * | 2003-09-24 | 2005-04-14 | Seiko Epson Corp | 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器 |
US20100248424A1 (en) * | 2009-03-27 | 2010-09-30 | Intellectual Business Machines Corporation | Self-Aligned Chip Stacking |
JP2010225803A (ja) * | 2009-03-23 | 2010-10-07 | Tokyo Electron Ltd | 三次元集積回路の製造方法及び装置 |
-
2012
- 2012-09-14 JP JP2012202275A patent/JP6027828B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10202393A (ja) * | 1997-01-22 | 1998-08-04 | Nippon Fuiraa Metals:Kk | 水で洗浄可能な高温はんだ付用非ハロゲンフラックス |
JP2000081524A (ja) * | 1998-09-07 | 2000-03-21 | Sony Corp | 光送受信システム |
JP2004200481A (ja) * | 2002-12-19 | 2004-07-15 | Denso Corp | 半導体チップ実装方法 |
JP2005101171A (ja) * | 2003-09-24 | 2005-04-14 | Seiko Epson Corp | 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器 |
JP2010225803A (ja) * | 2009-03-23 | 2010-10-07 | Tokyo Electron Ltd | 三次元集積回路の製造方法及び装置 |
US20100248424A1 (en) * | 2009-03-27 | 2010-09-30 | Intellectual Business Machines Corporation | Self-Aligned Chip Stacking |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101747404B1 (ko) * | 2016-01-26 | 2017-06-14 | 한국세라믹기술원 | 대형 압전복합체용 압전세라믹 및 그 제작 방법 |
Also Published As
Publication number | Publication date |
---|---|
JP6027828B2 (ja) | 2016-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6800946B2 (en) | Selective underfill for flip chips and flip-chip assemblies | |
JP5493626B2 (ja) | 光電気混載基板および電子機器 | |
US8541291B2 (en) | Thermo-compression bonded electrical interconnect structure and method | |
US8507927B2 (en) | Semiconductor device with high density optical chips and manufacturing method thereof | |
US9116292B2 (en) | Optical waveguide module, method for producing optical waveguide module, and electronic apparatus | |
US7868457B2 (en) | Thermo-compression bonded electrical interconnect structure and method | |
WO2011004545A1 (ja) | 光電気複合配線モジュールおよびその製造方法 | |
JP2009044113A (ja) | 能動素子が実装された有機基板の製造方法 | |
TWI283557B (en) | Method of manufacturing circuit device, method of manufacturing electronic device, and circuit board, electronic apparatus, and photoelectric device | |
JP2009080451A (ja) | フレキシブル光電気配線及びその製造方法 | |
JP5277874B2 (ja) | 光電気混載基板および電子機器 | |
JP4764669B2 (ja) | 光パッケージ、光素子付き光パッケージ及び光導波路モジュール | |
JP6027828B2 (ja) | 素子の実装方法および光モジュールの製造方法 | |
JP5267426B2 (ja) | 光素子搭載基板、光電気混載基板および電子機器 | |
JP5998450B2 (ja) | 光導波路モジュール、光導波路モジュールの製造方法および電子機器 | |
JP6490328B2 (ja) | 発光装置及びその製造方法 | |
JP5428632B2 (ja) | 光電気混載基板、光電気混載基板の製造方法および電子機器 | |
JP5444975B2 (ja) | 光導波路構造体、光電気混載基板および電子機器 | |
JP2012078527A (ja) | 光導波路モジュールおよび電子機器 | |
JP5477041B2 (ja) | 光素子搭載基板、光電気混載基板および電子機器 | |
JP2015049256A (ja) | 光モジュール用部材、光モジュールおよび電子機器 | |
JP2005311109A (ja) | 光デバイスの実装方法及び光モジュール | |
JP6447075B2 (ja) | 配線基板、半導体装置及び半導体装置の製造方法 | |
CN117476706A (zh) | 驱动芯片及其制作方法、显示面板 | |
JP2012008488A (ja) | 光素子搭載基板、光電気混載基板および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150605 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160119 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160318 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160920 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161017 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6027828 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |