以下、本技術を実施するための形態(以下、実施の形態という)について説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(ダミー行を設けた構成例)
2.第2の実施の形態(ダミー行を設けない構成例)
3.第3の実施の形態(セレクタを設けた構成例)
4.第4の実施の形態(単位画素のその他の構造例)
5.第5の実施の形態(本技術の固体撮像素子を用いたCMOSイメージセンサを備えた電子機器の構成例)
<1.第1の実施の形態>
<固体撮像素子の構成例>
図3は、本技術が適用される固体撮像素子としてのCMOSイメージセンサの構成例を示すブロック図である。
CMOSイメージセンサ100は、画素アレイ部111、垂直駆動部112、カラム処理部113、水平駆動部114、およびシステム制御部115を含んで構成される。画素アレイ部111、垂直駆動部112、カラム処理部113、水平駆動部114、およびシステム制御部115は、図示せぬ半導体基板(チップ)上に形成されている。画素アレイ部111には、定電流源部119が設けられている。
画素アレイ部111には、入射光量に応じた電荷量の光電荷を受光信号として発生し内部に蓄積する光電変換素子を有する単位画素が行列状に2次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部111には、さらに、行列状の画素配列に対して行ごとに画素駆動線116が図の左右方向(画素行の画素の配列方向)に沿って形成され、列ごとに垂直信号線117が図の上下方向(画素列の画素の配列方向)に沿って形成されている。図3では、画素駆動線116について1本として示しているが、1本に限られるものではない。画素駆動線116の一端は、垂直駆動部112の各行に対応した出力端に接続されている。また、画素アレイ部111には、画像に寄与する画素と別に、画像に寄与しない画素からなる行であるダミー行111aが設けられている。
CMOSイメージセンサ100はさらに、信号処理部118を備えている。信号処理部118については、CMOSイメージセンサ100とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも構わないし、CMOSイメージセンサ100と同じ基板上に搭載しても構わない。
垂直駆動部112は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部111の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部112は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部111の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される(リセットされる)。そして、掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間(露光時間)となる。
垂直駆動部112によって選択走査された画素行の各単位画素から出力される画素信号は、定電流源部119および垂直信号線117の各々を通してカラム処理部113に供給される。定電流源部119は、各画素にバイアス電流を供給するものであり、各画素列に配置される。カラム処理部113は、画素アレイ部111の画素列ごとに、選択行の各単位画素から垂直信号線117を通して出力される画素信号(受光信号)に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部113は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング)処理を行う。このカラム処理部113によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部113にノイズ除去処理以外に、例えば、AD(アナログ−デジタル)変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。また、カラム処理部113は、読み出された信号レベルの受光信号と、リセットレベルの受光信号とをそれぞれ記憶し、その差分を求めて、信号レベルとして信号処理部118に供給する。
水平駆動部114は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部113の画素列に対応する単位回路を順番に選択する。この水平駆動部114による選択走査により、カラム処理部113で信号処理された画素信号が順番に信号処理部118に出力される。
システム制御部115は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部112、カラム処理部113および水平駆動部114などの駆動制御を行う。
信号処理部118は、読み出された行単位の受光信号の情報を信号処理して出力する。
<図2のCMOSイメージセンサ100の単位画素の回路構成例>
次に、図4,図5を参照して、図3の画素アレイ部111に配設される単位画素の構成例について説明する。尚、図4は、画素アレイ部111に配設される単位画素120の回路構成を説明する図であり、図5は、単位画素120の断面構成を説明する図である。
図4中の点線で囲まれた範囲内の回路構成が単位画素120の回路構成例である。単位画素120は、フォトダイオードPD、排出トランジスタTR_OFG、リセットトランジスタTR_RST、転送ゲートTR_ROG、選択トランジスタTR_SEL、および浮遊拡散領域FDを含む。
光電変換素子であるフォトダイオードPDは、フォトダイオードPDのアノード電極は接地され、カソード電極は、トランジスタからなる転送ゲートTR_ROGのソースに接続されている。フォトダイオードPDは、例えば、N型基板N−sub上に形成されたP型ウェル層P−Wellに対して、P型層P+を基板表面側に形成してN型埋め込み層N−を埋め込むことによって形成される埋め込み型フォトダイオードである。
排出トランジスタTR_OFGは、ゲート電極が、排出パルス線OFGに接続され、ソース電極がフォトダイオードPDのカソード、および転送ゲートTR_ROGのドレイン電極に接続され、ドレイン電極が、排出ドレイン線OFDに接続されている。すなわち、フォトダイオードPDの蓄積中においては、その動作に影響の無いように、排出パルス線OFGからローレベル(GNDレベル)の排出パルスOFGが発生され、排出トランジスタTR_OFGのゲート電極がオフの状態となる。また、全ての画素に対して、フォトダイオードPDの受光信号としての電荷が浮遊拡散領域FDへと一括転送された後においては、排出パルス線OFGを介して、ハイレベルの排出パルスOFGが発生され、排出トランジスタTR_OFGがオンの状態にされる。これにより、フォトダイオードPDと排出ドレイン線OFDとが接続されて、フォトダイオードPDに残存する電荷が排出される。すなわち、排出トランジスタTR_OFGは、露光開始時に図5の「OFG」の引き出し線が引かれているゲート電極に排出パルスOFGが印加されることで、フォトダイオードPDの電荷を図5中左部の「N+」で示されるN型層の排出ドレイン線OFDに排出する。排出トランジスタTR_OFGはさらに、露光終了後の読み出し期間中にフォトダイオードPDが飽和して電荷が溢れるのを防ぐ作用をなす。排出ドレイン線OFDには、所定の電圧VDDが印加されている。
転送ゲートTR_ROGは、ドレイン電極がフォトダイオードPDのアノード、および排出トランジスタTR_OFGのソース電極に接続され、ソース電極が浮遊拡散領域(フローティングディフュージョン)FD、増幅トランジスタTR_AMPのゲート電極、リセットトランジスタTR_RSTのソース電極に接続されている。また、転送ゲートTR_ROGのゲート電極が転送パルス線ROGに接続されている。すなわち、転送ゲートTR_ROGは、図3のシステム制御部115の制御により転送パルス線ROGを介して転送パルスROGが供給されると、フォトダイオードPDにより光電変換により蓄積された電荷を浮遊拡散領域FDに転送する。すなわち、転送ゲートTR_ROGは、図5で示されるように、フォトダイオードPDに蓄積された電荷を、図5の「ROG」の引き出し線が引かれているゲート電極に転送パルスROGが印加されることによって浮遊拡散領域FDに転送する。
浮遊拡散領域FDは、N型層N+(図5中右部のN+)からなる電荷電圧変換部であり、フォトダイオードPDにより光電変換されて蓄積され、転送ゲートTR_ROGより転送された電荷を一旦保持し、電荷を電圧信号に変換する。このため、図4では、コンデンサとして表記されている。
リセットトランジスタTR_RSTは、ゲート電極がリセットパルス線RSTに接続されており、ソース電極が浮遊拡散領域FD、転送ゲートTR_ROGのソース電極、増幅トランジスタTR_AMPのゲート電極に接続されている。また、リセットトランジスタTR_RSTは、ドレイン電極が電源VDD、および増幅トランジスタTR_AMPのドレイン電極に接続されている。すなわち、システム制御部115の制御により、リセットパルス線RSTよりリセットパルスRSTが供給されると、浮遊拡散領域FDの電荷を開放し、リセットする。このとき、転送ゲートTR_ROGも転送パルスROGによりオンの状態になると、フォトダイオードPDで光電変換により蓄積された電荷も浮遊拡散領域FDを介して、リセットトランジスタTR_RSTより開放される。
増幅トランジスタTR_AMPは、ゲート電極が、リセットトランジスタTR_RSTのソース電極、転送ゲートTR_ROGのソース電極、および浮遊拡散領域FDに接続されており、ドレイン電極が電源VDD、およびリセットトランジスタTR_RSTのドレイン電極に接続されている。また、増幅トランジスタTR_AMPは、ソース電極が選択トランジスタTR_SELのドレイン電極に接続されている。増幅トランジスタTR_AMPは、ゲートに印加される浮遊拡散領域FDの充電電圧である受光信号を増幅して転送ゲートのソース電極から出力する。
選択トランジスタTR_SELは、ゲート電極が選択パルス線SELに接続され、ドレイン電極が増幅トランジスタTR_AMPのソース電極に接続され、ソース電極が垂直信号線VSLに接続されている。このため、システム制御部115の制御により選択パルス線SELより選択パルスSELが供給されると、選択トランジスタTR_SELは、増幅トランジスタTR_AMPのソースより出力される浮遊拡散領域FDの電圧である受光信号が増幅された信号を垂直信号線VSLより出力する。垂直信号線VSLには、定電流源Iが設けられており、垂直信号線VSLに流れる電流値を一定の状態にする。尚、定電流源Iは、図3における定電流源部119を構成するものである。
尚、ダミー行の単位画素については、図示しないが、上述した画像に寄与する画素の単位画素と同様の構成となっている。しかしながら、ダミー行の単位画素におけるフォトダイオードPDは、画像に寄与しないものとするため、光電変換が発生しないように構成されている。従って、ダミー行の単位画素の構成については、例えば、物理的に受光面が遮光されている構成となっているか、または、回路構成からフォトダイオードPDのN型埋込み層N−を形成しないなどの構成である。
<図3のCMOSイメージセンサ100の駆動処理>
次に、図6のフローチャート、および図7のタイミングチャートを参照して、図3のCMOSイメージセンサ100の駆動処理について説明する。尚、図7においては、上から3段目までにおいては、それぞれ画素アレイ部111の第(n−1)行乃至第(n+1)行の画素に対するリセットパルスRST、転送パルスROG、排出パルスOFG、および選択パルスSELの発生タイミングを示している。また、4段目においては、ダミー行の画素に対するリセットパルスRST、転送パルスROG、排出パルスOFG、および選択パルスSELの発生タイミングを示している。さらに、最下段には、サンプルホールドタイミングパルスSHS,SHNの発生タイミングが示されている。
ステップS11において、システム制御部115は、図7においては、図示しないが、全画素のリセットパルス線RST、および転送パルス線ROGに対して、リセットパルスRST、および転送パルスROGを発生させ、さらに、排出パルスOFGをローレベルにして発生する。すなわち、この処理により、いわゆる、全ての画素について、同時にフォトダイオードPDがリセットされるグローバルリセットがなされる。
そして、ステップS12において、フォトダイオードPDによる光電変換に基づいて発生する電荷の蓄積が開始される。
ステップS13において、システム制御部115は、例えば、図7の時刻t101乃至t102で示されるように、所定の露光期間が経過したところで、全画素のリセットパルス線RSTに対して、リセットパルスRSTを発生させる。その後、システム制御部115は、リセットパルスRSTの直後となるタイミング、すなわち、例えば、図7の時刻t103乃至t104で示されるように、全画素の転送パルス線ROGに対して、転送パルスROGを発生させる。
この結果、転送パルスROGにより、転送ゲートTR_ROGは、オンの状態となるため、露光期間内にフォトダイオードPDに蓄積された受光信号としての電荷が浮遊拡散領域FDに転送される。すなわち、いわゆる、グローバル転送がなされる。
ステップS14において、システム制御部115は、例えば、図7の時刻t105で示されるように、排出パルスOFGをハイレベルの状態にして発生する。この処理により、フォトダイオードPDに残されている電荷は、排出ドレイン線OFDに排出されて、リセットされる。
ステップS15において、システム制御部115は、行をカウントするためのカウンタnを1にリセットする。
ステップS16において、システム制御部115は、露光期間を開始するために排出パルスOFGをローレベルにして発生すべきタイミングであるか否かを判定する。ステップS16において、例えば、排出パルスOFGをローレベルにして発生するタイミングではないと判定された場合、処理は、ステップS17に進む。
ステップS17において、システム制御部115は、第n行を処理対象行とみなし、処理対象行の画素に対して、選択パルス線SELより選択パルスSELを発生する。例えば、処理対象行が第(n−1)行である場合、図7の時刻t111乃至t118において、選択パルスSELを発生する。これにより、垂直信号線VSLが有効となり、浮遊拡散領域FDより受光信号としての電荷を転送させる。このとき、同時に、システム制御部115は、カラム処理部113に対してサンプルホールドタイミングパルスSHSを発生する。すなわち、処理対象行が第(n−1)行である場合、図7の時刻t112乃至t113といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHSが発生される。
ステップS18において、サンプルホールドタイミングパルスSHSにより、カラム処理部113は、垂直信号線117(VSL)を介して読み出される受光信号を信号レベルの情報として記憶する。すなわち、第(n−1)行目の単位画素の場合、図7における点線で示される時刻t112乃至t113近傍のタイミングにおいて、信号レベルの受光信号が読み出される。
ステップS19において、システム制御部115は、処理対象行の画素のリセットパルス線RSTにリセットパルスRSTを発生する。すなわち、例えば、処理対象行が(n−1)行である場合、選択パルスSELの発生期間の中間タイミングである時刻t114乃至t115において、リセットパルスRSTが発生される。この処理により、処理対象行の画素の浮遊拡散領域FDがリセットされる。さらに、システム制御部115は、カラム処理部113に対してサンプルホールドタイミングパルスSHNを発生する。すなわち、処理対象行が第(n−1)行である場合、時刻t116乃至t117といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHNが発生される。
ステップS20において、サンプルホールドタイミングパルスSHNにより、カラム処理部113は、垂直信号線117(VSL)より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第(n−1)行目の単位画素の場合、図7における点線で示される時刻t116乃至t117近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。
ステップS21において、カラム処理部113は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部114により列選択されたタイミングで順次受光信号を信号処理部118に供給する。
ステップS22において、システム制御部115は、全ての行での読み出しが完了したか否かを判定する。例えば、未処理の行が存在する場合、ステップS23において、カウンタnを1インクリメントして、処理は、ステップS16に戻る。すなわち、全ての行の画素の受光レベルとリセットレベルのそれぞれの受光信号が読み出され、その差分が信号レベルとして格納されるまで、ステップS16乃至S28の処理が繰り返される。
ステップS22において、全ての行の画素の受光信号が読み出されたと判定された場合、処理は、ステップS29に進む。
ステップS29において、信号処理部118は、1枚の画像分の画素情報としての受光信号を出力する。
ステップS30において、システム制御部115は、動作の終了が指示されたか否かを判定し、動作の終了が指示されていない場合、処理は、ステップS13に戻る。また、ステップS30において、例えば、図示せぬ操作部が操作されて、動作の終了が指示された場合、処理は終了する。
一方、ステップS16において、例えば、排出パルスOFGを発生するタイミングであると判定された場合、処理は、ステップS24に進む。
ステップS24において、システム制御部115は、ダミー行111aを処理対象行とみなし、ダミー行の画素に対して、選択パルス線SELより選択パルスSELを発生する。例えば、第(n−1)行の処理の後のタイミングで露光期間を開始する場合、図7の時刻t119乃至t126において、ダミー行に対して、選択パルスSELを発生する。これにより、ダミー行の垂直信号線VSLが有効となり、浮遊拡散領域FDより受光信号としての電荷を転送させる。ただし、ダミー行のフォトダイオードPDは、光電変換をしないため、出力される受光信号は理想的にはゼロとなる。このとき、同時に、システム制御部115は、カラム処理部113に対してサンプルホールドタイミングパルスSHSを発生する。すなわち、ダミー行の画素に対して、図7の時刻t120乃至t121といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHSが発生される。
ステップS25において、システム制御部115は、全画素について、例えば、図7で示されるように、時刻t120において、排出パルス線OFGよりローレベルの排出パルスOFGを発生する。
ステップS26において、ローレベルの排出パルスOFGにより、全ての画素の排出トランジスタTR_OFGのゲート電極がオフの状態となり、全ての画素のフォトダイオードPDの受光信号としての電荷が蓄積される状態となり、いわゆる、露光期間が開始される。
ステップS27において、サンプルホールドタイミングパルスSHSにより、カラム処理部113は、垂直信号線117(VSL)を介して読み出される受光信号を信号レベルの情報として記憶する。すなわち、ここでは、処理対象行はダミー行であるので、例えば、図7における点線で示される時刻t120乃至t121近傍のタイミングにおいて、信号レベルの受光信号が読み出される。
ステップS28において、システム制御部115は、処理対象行であるダミー行111aの画素に対して、リセットパルス線RSTよりリセットパルスRSTを発生する。例えば、第(n−1)行の処理の後のタイミングで露光期間を開始する場合、図7の時刻t122乃至t123において、ダミー行に対して、リセットパルスRSTを発生する。これにより、ダミー行の浮遊拡散領域FDに蓄積されていた受光信号としての電荷が開放されて、リセットされる。ただし、ダミー行のフォトダイオードPDは、光電変換をしないので、理想的には浮遊拡散領域FDに蓄積されている受光信号はゼロとなる。このとき、同時に、システム制御部115は、カラム処理部113に対してサンプルホールドタイミングパルスSHNを発生する。すなわち、ダミー行の画素に対して、図7の時刻t124乃至t125といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHNが発生される。
そして、処理は、ステップS20に戻り、カラム処理部113は、サンプルホールドタイミングパルスSHNに基づいて、垂直信号線117(VSL)より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第(N−1)行目の次のタイミングで露光期間が開始される場合、図7における点線で示される時刻t124乃至t125近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。
ステップS21において、カラム処理部113は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部114により列選択されたタイミングで順次受光信号を信号処理部118に供給する。
すなわち、露光期間が開始される場合、全画素に対して排出パルスOFGが発生されるので、遷移時には先に述べたように画素全面の配線容量やゲート容量などをチャージ、またはディスチャージするため、電源線のIRドロップが発生することや、画素全面の信号の遷移により、他の信号線がカップリングの影響を受けるなどの悪影響が発生する。
従来の技術であればこの遷移をノイズの影響を受けやすい信号読み出しやA/D変換の期間を避けて行うところであるが、近年の高速化に対応したタイミングおよび前記パイプライン構成のセンサでは、その期間を確保するのが困難である。
このような事態に対応するため、以上の処理においては、全画素について、排出パルス線OFGに一括してローレベルの排出パルス線OFGが入力する行期間において、本来の撮像により得られる画像信号とは無関係の光電変換をせず、また、電荷の蓄積を行っていないダミー行の受光信号が読み出されるように制御した。上述したように、ダミー行とは、例えば、本来の画素と同じような回路構成及びレイアウト構成をとりつつ、主として光電変換を行わないようなものである。すなわち、光電変換を行わないことで、光が入射した際でも周辺の画素にブルーミングなどの悪影響を及ぼさないと同時に、それ以外の構成を同じようなものにすることで、垂直駆動部112は行期間での負荷変動を最小にすることが可能となる。
ノイズを発生させるといった悪影響の主要因は、全画素の排出パルス線OFGが、ハイレベルからローレベルに一括して遷移する際に発生するものであるため、その行期間のみ、読み出しやA/D変換の期間以外の時間を強制的に設定するようにしている。尚、以上においては、排出パルス線OFGがハイレベルからローレベルに一括して遷移する際、ダミー行の受光信号の読み出し処理を実行させるようにする例について説明してきたが、悪影響の主要因である全画素の排出パルスOFGがハイレベルからローレベルに一括して遷移する処理がなされる間、全ての画素における読み出し処理を実施しないように制御しても良い。
しかしながら、読み出し、A/D変換、および水平転送といった一連の動作は一定の行期間の周期で行われているもので、上述した動作はその周期を乱すものである。電源の消費電流の変化による電源のIRドロップが、行期間を延長した行や、読み出し自体を止めてしまった後の行の読み出し時に、規則的に読み出しを行っている行と異なるものになり、出力した画像に行の段差などのノイズとなって表れることがわかっている。従って、ダミー行の読み出しは、読み出しを行期間で一定にするという動作に加え、通常の画素構造と類似の構造とすることで、その様な電源変動を最小限にすることが可能となり、結果として、ノイズを低減することが可能となり、より高い精度で信号レベルを測定することが可能となる。
尚、ダミー行の読み出しが終了すると、再び、次の排出パルスOFGが開始されるタイミングまで、読み出し処理が繰り返される。
従って、ダミー行の読み出しが終了すると、例えば、第n行の選択パルスSELが時刻t127乃至t134において発生される。その間に時刻t128乃至t129において、サンプルホールドタイミングパルスSHSが発生され、時刻t130乃至t131においてリセットパルスRSTが発生されて、第n行の各画素の信号レベルが読み出される。さらに、時刻t132乃至t133の近傍において、サンプルホールドタイミングパルスSHNが発生され、第n行の各画素のリセットレベルが読み出される。
そして、第n行の処理が終了すると、第(n+1)行の処理となるため、第(n+1)行の選択パルスSELが時刻t135乃至t142において発生される。その間に時刻t136乃至t137において、サンプルホールドタイミングパルスSHSが発生され、時刻t138乃至t139において、リセットパルスRSTが発生され、第(n+1)行の各画素のリセットレベルが読み出される。さらに、時刻t140乃至t141において、サンプルホールドタイミングパルスSHNが発生され、第(n+1)行の各画素のリセットレベルが読み出される。
すなわち、以上の処理により、排出パルスOFGが発生されて排出トランジスタTR_OFGがオフにされるタイミングにおいて、画像に寄与しないダミー行に対して、行単位の読み出し処理と同様の処理を実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避することが可能となり、結果として、ノイズの発生を低減することが可能となる。
尚、実質的に、ノイズの影響を受け易いタイミングにおける読み出しが回避できればよいので、ダミー行の画素に対する選択パルスSEL、リセットパルスRST、およびサンプルホールドタイミングパルスSHS,SHNのみを発生させ、選択トランジスタTR_SEL、リセットトランジスタTR_RST、およびカラム処理部113等の動作を停止させておくようにしてもよい。さらには、ダミー行における処理タイミングに係る期間、すなわち、ノイズの影響を受け易いタイミングにおいては、排出パルスOFGを発生させ、排出トランジスタTR_OFGを動作させるだけとし、その他の動作を一切しないようにしてもよい。また、以上においては、ダミー行を1行のみ設け、1行分の読み出し動作をさせる例について説明してきたが、ノイズの影響を受け易いタイミングがそれ以上の長さである場合、その長さに対応して、複数行のダミー行を設けて、複数行のダミー行の画素を繰り返し読み出すようにしてもよいし、同一のダミー行の画素を複数回数読み出すようにしてもよい。
さらに、画像に寄与しない画素に対して読み出しを指示するためのパルスを発生させる、または、さらに読み出しもさせるればよいので、例えば、画素単位のノイズのみを読み出す画素、いわゆるオプティカルブラックOPBをダミー行と同様に利用するようにしてもよい。
また、全画素に対してリセットパルスRST、転送パルスROG、および排出パルスOFGを発生させる場合、図7における各波形が急峻な立上りとなっておらず、鈍った波形となっている。これは全画素の配線容量やゲート容量などについて、チャージ、またはディスチャージがなされるため、1行だけの駆動の場合、数10乃至数100nsのオーダであるのに対し、全行を駆動させる場合、数乃至数十μsといったオーダになることに起因するものである。
<2.第2の実施の形態>
<その他の固体撮像素子の構成例>
以上においては、画像に寄与する画素と同一の構成のダミー行を設けて、ノイズの影響を受け易いタイミングにダミー行の読出処理を強制的に実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避する例について説明してきた。しかしながら、読み出されるのは、画像に起因しない画素からなる行の読み出しがなされればよいことになるので、例えば、ノイズの影響を受け易いタイミングにおいては、一旦受光信号を読み出した行を再び読み出すようにしてもよい。
図8は、一旦受光信号を読み出した行を再び読み出すようにしたCMOSイメージセンサ100の構成例を示している。尚、図8において、図3のCMOSイメージセンサ100と同様の機能を備えた構成については、同一の名称、および同一の符号を付しており、その説明は、適宜省略するものとする。
すなわち、図8のCMOSイメージセンサ100における、図3のCMOSイメージセンサ100と異なる構成は、画素アレイ部111にダミー行111aが含まれていない点と、システム制御部115に代えて、システム制御部115’を備えた点である。
システム制御部115’は、システム制御部115と基本的な機能は同様であるが、さらに、ノイズを受け易いタイミングにおいては、一旦、受光信号を読み出した行を再び読み出すように制御する。尚、図8におけるCMOSイメージセンサ100の画素アレイ部111に配設される単位画素120は、図3におけるものと同様であるので、その説明は省略するものとする。
<図8のCMOSイメージセンサ100の駆動処理>
次に、図9のフローチャート、および図10のタイミングチャートを参照して、図8のCMOSイメージセンサ100の駆動処理について説明する。尚、図10においては、上から3段目までにおいては、それぞれ画素アレイ部111の第(n−1)行乃至第(n+1)行の画素に対するリセットパルスRST、転送パルスROG、および選択パルスSELの発生タイミングを示している。さらに、最下段には、サンプルホールドタイミングパルスSHS,SHNの発生タイミングが示されている。尚、図9のフローチャートにおけるステップS51乃至S63,S69,S70の処理については、図6のフローチャートにおけるステップS11乃至S23、S29,S30の処理と同様であるので、その説明は省略する。
すなわち、ステップS56において、例えば、排出パルスOFGを発生するタイミングであると判定された場合、処理は、ステップS64に進む。
ステップS64において、システム制御部115’は、第(n−1)行を処理対象行とみなし、第(n−1)行の画素に対して、選択パルス線SELより選択パルスSELを発生する。例えば、第(n−1)行の処理の後のタイミングで露光期間を開始する場合、図10の時刻t119乃至t126において、直前に読み出された行と同一の第(n−1)行に対して、選択パルスSELを発生する。これにより、直前の処理により既に受光信号が読み出されている第(n−1)行の垂直信号線VSLが有効となり、浮遊拡散領域FDより受光信号としての電荷を転送させる。ただし、第(n−1)行のフォトダイオードPDは、直前の処理により受光信号は読み出されているので、出力される受光信号は理想的にはゼロとなる。このとき、同時に、システム制御部115’は、カラム処理部113に対してサンプルホールドタイミングパルスSHSを発生する。すなわち、第(n−1)行の画素に対して、図10の時刻t120乃至t121といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHSが発生される。
ステップS65において、システム制御部115’は、全画素について、例えば、図10で示されるように、時刻t120において、排出パルス線OFGよりローレベルの排出パルスOFGを発生する。
ステップS66において、ローレベルの排出パルスOFGにより、全ての画素の排出トランジスタTR_OFGのゲート電極がオフの状態となり、全ての画素のフォトダイオードPDの受光信号としての電荷が蓄積される状態となり、いわゆる、露光期間が開始される。
ステップS67において、システム制御部115’は、処理対象行である第(n−1)行の画素に対して、リセットパルス線RSTよりリセットパルスRSTを発生する。例えば、第(n−1)行の処理の後のタイミングで露光期間を開始する場合、図10の時刻t122乃至t123において、第(n−1)行に対して、リセットパルスRSTを発生する。これにより、第(n−1)行の浮遊拡散領域FDに蓄積されていた受光信号としての電荷が開放されて、リセットされる。ただし、第(n−1)行の浮遊拡散領域FDに蓄積されている受光信号は、直前の処理で既に読み出されているので、理想的には浮遊拡散領域FDに蓄積されている受光信号はゼロとなる。このとき、同時に、システム制御部115’は、カラム処理部113に対してサンプルホールドタイミングパルスSHNを発生する。すなわち、第(n−1)行の画素に対して、図10の時刻t124乃至t125といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHNが発生される。
そして、ステップS60において、カラム処理部113は、サンプルホールドタイミングパルスSHNに基づいて、垂直信号線117(VSL)より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第(N−1)行目の次のタイミングで露光期間が開始される場合、図10における点線で示される時刻t124乃至t125近傍のタイミングにおいて、第(N−1)行目の画素のリセットレベルの受光信号が読み出される。
ステップS61において、カラム処理部113は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部114により列選択されたタイミングで順次受光信号を信号処理部118に供給する。
すなわち、以上の処理においては、全画素について、排出パルス線OFGに一括してローレベルの排出パルスが入力する行期間において、本来の撮像により得られる画像信号とは無関係の既に受光信号の読み出しが終わっている行の受光信号が読み出すように制御している。換言すれば、上述したダミー行に対する処理を、既に受光信号の読み出しが終了している行に対して実行させるようにしている。このため、ダミー行を設けた場合と同様の作用効果を奏する。尚、ダミー行を設けた場合よりも、実質的に必要な画素のみで同様の処理が実行できるため、ソフトウェアプログラムにより既存の画素アレイ部111に対しても適用することが可能となる。また、ダミー行に掛かる回路を不要とするため、低コストで実現できる他、ダミー行に掛かる回路がないので、IRドロップの発生も低減することができる。
<3.第3の実施の形態>
<その他の固体撮像素子の構成例>
以上においては、ノイズの影響を受け易いタイミングに画像に寄与しない、既に受光信号を読み出している画素からなる行と同一の行の読出処理を強制的に実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避する例について説明してきた。しかしながら、このようにすると、不要な行の受光信号が読み出されるタイミングが発生することにより、画像信号が不連続に供給され、後段の信号処理などでその不要な行を取り去るなどの追加的な処理を行う必要がある。そこで、ラインメモリおよびセレクタを設けるなどして、画像信号が連続的に供給されるようにしてもよい。
図11は、ラインメモリおよびセレクタを設け、ノイズの影響を受け易いタイミングにおける読み出しを回避しても、画像信号が連続的に供給されるようにしたCMOSイメージセンサ100の構成例を示している。尚、図11において、図3のCMOSイメージセンサ100と同様の機能を備えた構成については、同一の名称、および同一の符号を付しており、その説明は、適宜省略するものとする。
すなわち、図11のCMOSイメージセンサ100における、図3のCMOSイメージセンサ100と異なる構成は、画素アレイ部111を構成する単位画素の構造と、システム制御部115’に代えて、システム制御部115’’を備えた点である。さらに、図11のCMOSイメージセンサ100においては、ラインメモリ101、およびセレクタ102が設けられている。
システム制御部115’’は、システム制御部115’と基本的な機能は同様であるが、さらに、ノイズを受け易いタイミングにおいては、一旦、受光信号を読み出した行を再び読み出すように制御する。
ラインメモリ101は、信号処理部118より行単位で出力される画素情報を行単位で記憶し、セレクタ102に行単位で供給する。セレクタ102は、ダミー行以外の画素情報が信号処理部118より供給されてくる場合、ラインメモリ101に記憶されている直前の行の画素情報を読み出して出力する。また、セレクタ102は、1フレームの画像を処理するにあたり、一旦ダミー行の情報が供給されてきた場合、それ以降は、順次信号処理部118より供給されてくる画素信号を出力する。
<図11のCMOSイメージセンサ100の単位画素の回路構成例>
次に、図12,図13を参照して、図11の画素アレイ部111に配設される単位画素の構成例について説明する。尚、図12は、画素アレイ部111に配設される単位画素120の回路構成を説明する図であり、図13は、図11の画素アレイ部111に配設される単位画素120の断面構成を説明する図である。尚、図4,図5における構成と同一の機能を備える構成については、同一の名称、および同一の符号を付しており、その説明は適宜省略するものとする。
すなわち、図12,図13の単位画素120において、図4,図5の単位画素120と異なる点は、転送ゲートTR_ROGと、フォトダイオードPDとの間に第2の転送ゲートTR_TRGが設けられ、さらに、転送ゲートTR_ROGと第2の転送ゲートTR_TRGとの接続部位にメモリ部MEMが設けられている点である。尚、以降においては、転送ゲートTR_ROGは、第1の転送ゲートTR_ROGと称するものとし、対応する転送パルス線ROG、および転送パルスROGについても、それぞれ第1の転送パルス線ROG、および第1の転送パルスROGと称するものとする。
第2の転送ゲートTR_TRGは、フォトダイオードPDで光電変換され、その内部に蓄積された電荷を、ゲート電極に転送パルス線TRGより転送パルスTRGが印加されることによって転送する。メモリ部MEMは、図13で示されるように、第2の転送ゲートTR_TRGのゲート電極の下に形成されたN型の埋め込みチャネル(図13中では「N」と表記されている領域)によって形成され、第2の転送ゲートTR_TRGによってフォトダイオードPDから転送された電荷を蓄積する。メモリ部MEMが埋め込みN型のチャネルによって形成されていることで、Si−SiO2界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
このメモリ部MEMにおいて、その上部に第2の転送ゲートTR_TRGのゲート電極を配置し、そのゲート電極に第2の転送パルスTRGを印加することでメモリ部MEMに変調をかけることができる。すなわち、第2の転送ゲートTR_TRGのゲート電極に第2の転送パルスTRGが印加されることで、メモリ部MEMのポテンシャルが深くなる。これにより、メモリ部MEMの飽和電荷量を、変調を掛けない場合よりも増やすことができる。
<図11のCMOSイメージセンサ100の駆動処理>
次に、図14のフローチャート、および図15のタイミングチャートを参照して、図11のCMOSイメージセンサ100の駆動処理について説明する。尚、図15においては、上から3段目までにおいては、それぞれ画素アレイ部111の第(n−1)行乃至第(n+1)行の画素に対するリセットパルスRST、第2の転送パルスTRG、第1の転送パルスROG、排出パルスOFG、および選択パルスSELの発生タイミングを示している。また、最下段には、サンプルホールドタイミングパルスSHN,SHSの発生タイミングが示されている。また、図14のサンプルホールドタイミングパルスSHN,SHSは、図10のサンプルホールドタイミングパルスSHS,SHNと表示位置が上下逆にされている点に注意されたい。また、図14のフローチャートにおけるステップS81,S82,S99,S100の処理は、図9のフローチャートにおけるステップS51,52,S69,S70の処理と同様であるので、その説明は省略するものとする。
すなわち、ステップS81において、グローバルリセットがなされ、ステップS82において、フォトダイオードPDによる光電変換に基づいて発生する電荷の蓄積が開始される。
ステップS83において、システム制御部115’’は、例えば、図15の時刻t101乃至t102で示されるように、所定の露光期間が経過したところで、全画素のリセットパルス線RSTおよび第1の転送パルス線ROGに対して、リセットパルスRSTおよび第1の転送パルスROGを発生させる。その後、システム制御部115’’は、リセットパルスRSTおよび第1の転送パルスROGの直後となるタイミング、すなわち、例えば、図15の時刻t103乃至t104で示されるように、全画素の第2の転送パルス線TRGに対して、第2の転送パルスTRGを発生させる。
この結果、リセットパルスRST、および第1の転送パルスROGにより、リセットトランジスタTR_RST、および第1の転送ゲートTR_ROGは、オンの状態となる。このため、浮遊拡散領域FDに蓄積されていた電荷が一旦リセットされる。その後、第2の転送パルスTRGにより露光期間内にフォトダイオードPDに蓄積された受光信号としての電荷がメモリ部MEMに転送される。すなわち、いわゆる、グローバル転送がなされる。
ステップS84において、システム制御部115’’は、例えば、図15の時刻t105で示されるように、排出パルスOFGをハイレベルの状態にして発生する。この処理により、フォトダイオードPDに残留する電荷は、排出ドレイン線OFDに排出されて、リセットされる。
ステップS85において、システム制御部115’’は、行をカウントするためのカウンタnを1にリセットする。
ステップS86において、システム制御部115’’は、露光期間を開始するために排出パルスOFGを発生すべきタイミングであるか否かを判定する。ステップS86において、例えば、排出パルスOFGを発生するタイミングではないと判定された場合、処理は、ステップS87に進む。
ステップS87において、システム制御部115’’は、第n行を処理対象行とみなし、処理対象行の画素に対して、リセットパルス線RSTよりリセットパルスRSTを発生する。例えば、処理対象行が第(n−1)行である場合、図15の時刻t201乃至t111において、リセットパルスRSTを発生する。これにより、浮遊拡散領域FDに蓄積されている電荷が開放されてリセットされる。さらに、システム制御部115’’は、選択パルス線SELより選択パルスSELを発生する。例えば、処理対象行が第(n−1)行である場合、図15の時刻t111乃至t118において、選択パルスSELを発生する。これにより、垂直信号線VSLが有効となり、浮遊拡散領域FDより受光信号としての電荷を転送させる。このとき、同時に、システム制御部115’’は、カラム処理部113に対してサンプルホールドタイミングパルスSHNを発生する。すなわち、処理対象行が第(n−1)行である場合、図15の時刻t112乃至t113といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHNが発生される。
ステップS88において、サンプルホールドタイミングパルスSHNにより、カラム処理部113は、垂直信号線117(VSL)を介して読み出される受光信号をリセットレベルの情報として記憶する。すなわち、第(n−1)行目の単位画素の場合、図15における点線で示される時刻t112乃至t113近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。
ステップS89において、システム制御部115’’は、処理対象行の画素の第1の転送パルス線ROGに第1の転送パルスROGを発生する。すなわち、例えば、処理対象行が(n−1)行である場合、選択パルスSELの発生期間の中間タイミングである時刻t114乃至t115において、第1の転送パルスROGが発生される。この処理により、処理対象行の画素のメモリ部MEMの蓄積されていた受光信号としての電荷が、浮遊拡散領域FDに転送される。さらに、システム制御部115は、カラム処理部113に対してサンプルホールドタイミングパルスSHSを発生する。すなわち、処理対象行が第(n−1)行である場合、時刻t116乃至t117といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHSが発生される。
ステップS90において、サンプルホールドタイミングパルスSHSにより、カラム処理部113は、垂直信号線117(VSL)より供給されてくる受光信号を信号レベルの情報として記憶する。すなわち、第(n−1)行目の単位画素の場合、図15における点線で示される時刻t116乃至t117近傍のタイミングにおいて、信号レベルの受光信号が読み出される。
ステップS91において、カラム処理部113は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部114により列選択されたタイミングで順次受光信号を信号処理部118に供給する。
ステップS92において、システム制御部115’’は、全ての行での読み出しが完了したか否かを判定する。例えば、未処理の行が存在する場合、ステップS93において、カウンタnを1インクリメントして、処理は、ステップS86に戻る。すなわち、全ての行の画素の受光レベルとリセットレベルのそれぞれの受光信号が読み出され、その差分が信号レベルとして格納されるまで、ステップS86乃至S98の処理が繰り返される。
ステップS92において、全ての行の画素の受光信号が読み出されたと判定された場合、処理は、ステップS99に進む。
ステップS99において、信号処理部118は、1枚の画像分の画素情報としての受光信号を出力する。
ステップS100において、システム制御部115’’は、動作の終了が指示されたか否かを判定し、動作の終了が指示されていない場合、処理は、ステップS83に戻る。また、ステップS88において、例えば、図示せぬ操作部が操作されて、動作の終了が指示された場合、処理は終了する。
一方、ステップS86において、例えば、排出パルスOFGを発生するタイミングであると判定された場合、処理は、ステップS94に進む。
ステップS94において、システム制御部115’’は、ダミー行111aを処理対象行とみなし、ダミー行の画素に対して、リセットパルス線RSTよりリセットパルスRSTを発生する。例えば、第(n−1)行の処理の後のタイミングで露光期間を開始する場合、図15の時刻t202乃至t119において、ダミー行に対して、リセットパルスRSTを発生する。これにより、ダミー行の浮遊拡散領域FDに蓄積されていた受光信号としての電荷が開放されて、リセットされる。ただし、ダミー行のフォトダイオードPDは、光電変換をしないので、理想的には浮遊拡散領域FDに蓄積されている受光信号はゼロとなる。このとき、同時に、システム制御部115’’は、カラム処理部113に対してサンプルホールドタイミングパルスSHNを発生する。すなわち、ダミー行の画素に対して、図15の時刻t120乃至t121といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHNが発生される。
ステップS95において、システム制御部115’’は、全画素について、例えば、図15で示されるように、時刻t120において、排出パルス線OFGより排出パルスOFGをローレベルにして発生する。
ステップS96において、ローレベルの排出パルスOFGにより、全ての画素の排出トランジスタTR_OFGのゲート電極がオフの状態となり、全ての画素のフォトダイオードPDの受光信号としての電荷が蓄積される状態となり、いわゆる、露光期間が開始される。
そして、ステップS97において、カラム処理部113は、サンプルホールドタイミングパルスSHNに基づいて、垂直信号線117(VSL)より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第(n−1)行目の次のタイミングで露光期間が開始される場合、図15における点線で示される時刻t120乃至t121近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。
ステップS98において、システム制御部115’’は、処理対象行であるダミー行111aの画素に対して、第1の転送パルス線ROGより第1の転送パルスROGを発生する。例えば、第(n−1)行の処理の後のタイミングで露光期間を開始する場合、図15の時刻t122乃至t123において、ダミー行に対して、第1の転送パルスROGを発生する。これにより、ダミー行のメモリ部MEMに蓄積されていた電荷が、浮遊拡散領域FDに転送される。ただし、ダミー行のフォトダイオードPDは、光電変換をしないので、メモリ部MEMに蓄積されている電荷はゼロであるので、理想的には浮遊拡散領域FDに転送されている受光信号もゼロとなる。このとき、同時に、システム制御部115’’は、カラム処理部113に対してサンプルホールドタイミングパルスSHSを発生する。すなわち、ダミー行の画素に対して、図15の時刻t124乃至t125といった、選択パルスSELの発生期間内に、サンプルホールドタイミングパルスSHSが発生され、処理は、ステップS90に進む。
そして、ステップS90において、カラム処理部113は、サンプルホールドタイミングパルスSHSに基づいて、垂直信号線117(VSL)より供給されてくる受光信号を信号レベルの情報として記憶する。すなわち、第(n−1)行目の次のタイミングで露光期間が開始される場合、図15における点線で示される時刻t124乃至t125近傍のタイミングにおいて、信号レベルの受光信号が読み出される。
ステップS91において、カラム処理部113は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部114により列選択されたタイミングで順次受光信号を信号処理部118に供給する。
以上のような処理により、実質的に、図3のCMOSイメージセンサ100における場合と同様に、電源変動を最小限にすることが可能となり、結果として、ノイズを低減することが可能となる。さらに、リセットレベルの受光信号を先に読み出し、その後に、信号レベルの受光信号を読み出すようにしたことにより、信号レベルの大きさにより生じるリセットレベルのばらつきを低減することができるので、図11のCMOSイメージセンサ100は、図3におけるCMOSイメージセンサ100におけるよりも、より高い精度で信号レベルを測定することが可能となり、さらに高い精度でのノイズの低減を図ることが可能となる。
尚、ダミー行の読み出しが終了すると、第n行の処理となるため、図15で示されるように、第n行のリセットパルスRSTが時刻t203乃至t127において発生される。そして、その後、選択パルスSELが時刻t127乃至t134において発生される。その間に時刻t128乃至t129において、サンプルホールドタイミングパルスSHNが発生され、時刻t130乃至t131において第1の転送パルスROGが発生されて、第n行の各画素のリセットレベルが読み出される。さらに、時刻t132乃至t133の近傍において、サンプルホールドタイミングパルスSHSが発生され、第n行の各画素の信号レベルが読み出される。
そして、第n行の処理が終了すると、第(n+1)行の処理となるため、図15で示されるように、第(n+1)行のリセットパルスRSTが時刻t204乃至t135において発生される。そして、その後、選択パルスSELが時刻t135乃至t142において発生される。その間に時刻t136乃至t137において、サンプルホールドタイミングパルスSHNが発生され、第(n+1)行の各画素のリセットレベルが読み出される。さらに、時刻t138乃至t139において第1の転送パルスROGが発生されて、時刻t140乃至t141において、サンプルホールドタイミングパルスSHSが発生され、第(n+1)行の各画素の信号レベルが読み出される。
すなわち、以上の処理により、排出パルスOFGが発生されて排出トランジスタTR_OFGがオフにされるタイミングにおいて、画像に寄与しないダミー行に対して、行単位の読み出し処理と同様の処理を実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避することが可能となり、結果として、ノイズの発生を低減することが可能となる。さらに、リセットレベルの受光信号を先に読み出し、後に信号レベルの受光信号を読み出すようにしたので、信号レベルに伴って発生するリセットレベルのばらつきを抑制することが可能となり、より高い精度で信号レベルを読み出すことができるので、ノイズによる影響をさらに低減することが可能となる。
尚、以上においては、排出パルスOFGがローレベルに設定されて、排出トランジスタTR_OFGがオフにされるとき、ダミー行の画素のリセットレベルの受光信号を読み出した後、信号レベルの受光信号を読み出す例について説明してきた。しかしながら、例えば、図8のCMOSイメージセンサ100のようにダミー行111aを含まない構成により、既に受光信号を読み出した行の画素のリセットレベルの受光信号を読み出した後、信号レベルの受光信号を読み出すようにしても同様の効果を得ることができる。
<出力処理>
次に、図16のフローチャートを参照して、図11のCMOSイメージセンサ100のラインメモリ101およびセレクタ102による出力処理について説明する。尚、信号処理部118は、カラム処理部113より順次読み出されてくる受光信号を信号処理して、画素信号を生成し、生成した画素信号からなる画像情報を、順次行単位でラインメモリ101、およびセレクタ102に出力するものとする。この際、1行単位の画像情報には、各行の番号を指定するアドレス情報が含まれており、ダミー行の場合、ダミー行であることを示すアドレス情報が含まれている。
ステップS111において、セレクタ102は、信号処理部118より1行分の画像情報が出力されてきたか否かを判定し、1行分の画像情報が出力されてきたと判定されるまで、同様の処理を繰り返す。例えば、図17のタイミングチャートにおける、時刻t301乃至t302おいては、信号処理部118より第(n−1)行目の1行分の画像情報が出力されてきたと判定された場合、処理は、ステップS112に進む。尚、図17においては、上から順に、行期間のタイミングを示す時刻、信号処理部118の出力信号、ラインメモリ101の出力信号、セレクタ102が選択する選択信号がラインメモリ101側であるのか、または信号処理部118側であるかを示すものであり、さらに、最下段が出力信号を示している。
ステップS112において、ラインメモリ101、およびセレクタ102は、供給されてきた1行分の画像情報を取得する。例えば、図17の時刻t301乃至t302においては、ラインメモリ101、およびセレクタ102は、信号処理部118より第(n−1)行目の1行分の画像情報を取得する。
ステップS113において、ラインメモリ101は、それまでに格納していた直前の1行分の画像情報をセレクタ102に供給すると共に、取得した新しい1行分の画像情報を格納する。すなわち、例えば、図17の時刻t301乃至t302においては、ラインメモリ101は、それまでに格納していた第(n−2)行目の1行分の画像情報を出力すると共に、信号処理部118より取得した第(n−1)行目の1行分の画像情報を格納する。
ステップS114において、セレクタ102は、ラインメモリ101より供給されてきた1行分の画像情報のアドレス情報に基づいて、ラインメモリ101より供給されてきた1行分の画像情報がダミー行の画像情報であるか否かを判定する。
例えば、図17の時刻t301乃至t302の場合、ラインメモリ101より供給されてくる1行分の画像情報は、第(n−2)行目の1行分の画像情報であり、ダミー行の画像情報ではない。従って、ステップS114において、このような場合、処理はステップS115に進む。また、図17の時刻t302乃至t303の場合、ラインメモリ101より供給されてくる1行分の画像情報は、第(n−1)行目の1行分の画像情報であり、ダミー行の画像情報ではないので、このような場合も、処理はステップS115に進む。
ステップS115において、セレクタ102は、信号処理部118より出力されてきた1行分の画像情報を破棄し、ラインメモリ101より供給されてきた、直前の1行分の画像情報を出力する。そして、処理は、ステップS111に戻る。すなわち、図17の時刻t301乃至t302の場合、セレクタ102は、ラインメモリ101より供給されてくる第(n−2)行目の1行分の画像情報を出力する。また、図17の時刻t302乃至t303の場合、セレクタ102は、ラインメモリ101より供給されてくる第(n−1)行目の1行分の画像情報を出力する。
一方、ステップS114において、例えば、図17の時刻t303乃至t304の場合、ラインメモリ101より供給されてくる1行分の画像情報は、ダミー行の1行分の画像情報であり、このような場合、処理はステップS116に進む。
ステップS116において、セレクタ102は、ラインメモリ101より供給されてきた画像情報を破棄して、信号処理部118より出力されてきた、取得した1行分の画像情報を出力する。すなわち、図17の時刻t303乃至t304の場合、セレクタ102は、信号処理部118より出力されてくる第n行目の1行分の画像情報を出力する。
ステップS117において、セレクタ102は、ステップS116の処理で出力した1行分の画像情報のアドレス情報から、出力した1行分の画像情報が1フレーム分の画像の最終行の画像情報であるか否かを判定する。
ステップS117において、最終行の画像情報ではないと判定された場合、処理は、ステップS118に進む。
ステップS118において、セレクタ102は、1行分の画像情報が信号処理部118より出力されてきたか否かを判定し、1行分の画像情報が信号処理部118より出力されてくるまで、同様の処理を繰り返す。そして、ステップS118において、例えば、1フレーム分の画像の画像情報が出力されてきた場合、処理は、ステップS116に戻り、信号処理部118より取得した1行分の画像情報をそのまま出力する。すなわち、例えば、時刻t304乃至t305の場合、セレクタ102は、信号処理部118より出力されてくる第(n+1)行目の1行分の画像情報を出力する。
一方、ステップS117において、最終行であると判定された場合、処理は、ステップS111に戻る。
以上の処理によりダミー行の画像情報が供給されてくるまでは、ラインメモリ101により1行分前のタイミングで取得した画像情報が出力され、ダミー行の画像情報が供給されてくると信号処理部118より出力されてきた1行分の画像情報がそのまま出力される。結果として、ダミー行の画像情報が供給されてきても、1フレーム分の画像を連続的に行単位で順次出力することが可能となる。
尚、以上においては、ラインメモリ101よりダミー行の画像情報が送られてきた場合に、セレクタ102が、ラインメモリ101より供給されてきた1行分の画像情報を破棄し、信号処理部118より出力されてきた1行分の画像信号を出力する例について説明してきた。しかしながら、画像に寄与しない画像情報が供給されてきた場合、信号処理部118より出力されてきた1行分の画像情報が出力されるようにすればよいので、図8のCMOSイメージセンサ100を用いて、ダミー行の画像信号に代えて、既に、読み出し済みの行を再度読み出した画像情報の場合、同様に、信号処理部118からの画像信号を出力するようにしてもよい。
<4.第4の実施の形態>
<単位画素のその他の構造>
本技術は、以上のように説明してきた単位画素の構成のみならず、様々な単位画素の構成においても適用することが可能である。以降においては、適用が可能な単位画素の構造について説明する。
単位画素120は、浮遊拡散領域(容量)(フローティングディフュージョンとも称する)とは別に、光電変換素子から転送される光電荷を保持(蓄積)する電荷保持領域(以下、「メモリ部」とも称する)を有する構造とすることができる。
図18は、単位画素120の構造の実施の形態の構成例を示す単位画素120Aの構成を示す図である。
単位画素120Aは、光電変換素子として例えばフォトダイオード(PD)121を有している。フォトダイオード121は、例えば、N型基板131上に形成されたP型ウェル層132に対して、P型層133を基板表面側に形成してN型埋め込み層134を埋め込むことによって形成される埋め込み型フォトダイオードである。
単位画素120Aは、フォトダイオード121に加えて、第1転送ゲート122、メモリ部(MEM)123、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125を有する。なお、メモリ部123および浮遊拡散領域125は遮光されている。
第1転送ゲート122は、フォトダイオード121で光電変換され、その内部に蓄積された電荷を、ゲート電極122Aに転送パルスTRXが印加されることによって転送する。メモリ部123は、ゲート電極122Aの下に形成されたN型の埋め込みチャネル135によって形成され、第1転送ゲート122によってフォトダイオード121から転送された電荷を蓄積する。メモリ部123が埋め込みチャネル135によって形成されていることで、Si−SiO2界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
このメモリ部123において、その上部にゲート電極122Aを配置し、そのゲート電極122Aに転送パルスTRXを印加することでメモリ部123に変調をかけることができる。すなわち、ゲート電極122Aに転送パルスTRXが印加されることで、メモリ部123のポテンシャルが深くなる。これにより、メモリ部123の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
第2転送ゲート124は、メモリ部123に蓄積された電荷を、ゲート電極124Aに転送パルスTRGが印加されることによって転送する。浮遊拡散領域125は、N型層からなる電荷電圧変換部であり、第2転送ゲート124によってメモリ部123から転送された電荷を電圧に変換する。
単位画素120Aはさらに、リセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128を有している。リセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128は、図18の例では、NチャネルのMOSトランジスタを用いている。しかし、図18で例示したリセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
リセットトランジスタ126は、電源VDDと浮遊拡散領域125との間に接続されており、ゲート電極にリセットパルスRSTが印加されることによって浮遊拡散領域125をリセットする。増幅トランジスタ127は、ドレイン電極が電源VDDに接続され、ゲート電極が浮遊拡散領域125に接続されており、浮遊拡散領域125の電圧を読み出す。
選択トランジスタ128は、例えば、ドレイン電極が増幅トランジスタ127のソース電極に、ソース電極が垂直信号線117にそれぞれ接続されており、ゲート電極に選択パルスSELが印加されることで、画素信号を読み出すべき単位画素120Aを選択する。なお、選択トランジスタ128については、電源VDDと増幅トランジスタ127のドレイン電極との間に接続した構成を採ることも可能である。
なお、浮遊拡散領域125、リセットトランジスタ126、増幅トランジスタ127および選択トランジスタ128については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
単位画素120Aはさらに、フォトダイオード121の蓄積電荷を排出するための電荷排出部129を有している。この電荷排出部129は、露光開始時にゲート電極129Aに制御パルスABGが印加されることで、フォトダイオード121の電荷をN型層のドレイン部136に排出する。電荷排出部129はさらに、露光終了後の読み出し期間中にフォトダイオード121が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部136には、所定の電圧VDDが印加されている。
また、単位画素120Aでは、フォトダイオード121の蓄積電荷を排出したり、フォトダイオード121で電荷が溢れるのを防止したりするために電荷排出部129を設ける構成を採っている。これに対して、転送パルスTRX,TRGおよびリセットパルスRSTを全てアクティブ(本例では、“H”レベル)状態にする構成を採ることによっても、電荷排出部129と同等の作用効果を得ることができる。
ここで、電荷保持領域としてのメモリ部123のゲート電極、即ち、第1転送ゲート122のゲート電極122Aの電位について説明する。
本実施形態においては、電荷保持領域としてのメモリ部123のゲート電極の電位が、第1転送ゲート122および第2転送ゲート124のうち少なくともいずれか、たとえば第1転送ゲート122を非導通状態とする期間に、ピニング状態とする電位に設定される。より具体的には、第1転送ゲート122若しくは第2転送ゲート124のいずれか一方、または両方を非導通状態とする際に、ゲート電極122A,124Aに印加する電圧が、ゲート電極直下のSi表面にキャリアを蓄積できるピニング状態となるように設定される。
本実施形態のように、転送ゲートを形成するトランジスタがN型の場合、第1転送ゲート122を非導通状態とする際に、ゲート電極122Aに印加する電圧がP型ウェル層132に対しグランドGNDよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがP型である場合、P型ウェル層がN型ウェル層となり、このN型ウェル層に対して電源電圧VDDよりも高い電圧に設定される。
第1転送ゲート122を非導通状態とする際に、ゲート電極122Aに印加する電圧を、ゲート電極直下のSi表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
第1転送ゲート122のゲート電極122Aの電位を、P型ウェル層132に対して同電位(例えば0V)とすると、Si表面の結晶欠陥から発生するキャリアがメモリ部123に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部123上に形成されるゲート電極122Aのオフ(OFF)電位を、P型ウェル層132に対して負電位、例えば−2.0Vとする。これにより、本実施形態においては、電荷保持期間中はメモリ部123のSi表面に正孔(ホール:Hole)を発生させ、Si表面で発生した電子(エレクトロン:Electron)を再結合させることが可能で、その結果、暗電流を低減することが可能である。
なお、図18の構成においては、メモリ部123の端部に、第2転送ゲート124のゲート電極124Aが存在することから、このゲート電極124Aも負電位とすることで、メモリ部123の端部で発生す暗電流を同様に抑えることが可能である。
CMOSイメージセンサ100は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード121に蓄積された電荷を、遮光されたメモリ部123および浮遊拡散領域125へ転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。
なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素なども含まれる。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行(例えば、数十行)ずつに高速に走査するものも含まれる。
尚、図18のフォトダイオード121、第1転送ゲート122、メモリ部(MEM)123、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125は、それぞれ、図12のフォトダイオードPD、第2の転送ゲートTR_TRG、浮遊拡散領域FD2、第1の転送ゲートTR_ROG、および浮遊拡散領域FDに対応するものであり、対応した動作により、同様の作用効果を奏する。
<単位画素のその他の第1構成例>
本技術は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。以下、本技術が適用可能なその他の単位画素の構造について説明する。なお、以下の図において、図18と対応する部分には同一符号を付してあり、その説明は適宜省略する。
図19は、単位画素120のその他の第1構成例である単位画素120Bの構造を示す図である。
単位画素120Bでは、図18の単位画素120Aにおける第1転送ゲート122とメモリ部123が省略され、P型ウェル層132を挟んで、フォトダイオード121と浮遊拡散領域125が隣接する配置となっている。フォトダイオード121と浮遊拡散領域125の間のP型ウェル層132の上側には、第2転送ゲート124が配置されている。
単位画素120Bにおけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード121の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード121のPN接合容量に光電荷が蓄積される。露光期間終了時点で、第2転送ゲート124が全画素同時にONされ、蓄積された光電荷が全て浮遊拡散領域125へと転送される。第2転送ゲート124を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域125で保持される。その後、浮遊拡散領域125で保持された光電荷が、順次、画素信号として垂直信号線117を通して読み出される。最後に、浮遊拡散領域125がリセットされ、しかる後、リセットレベルが読み出される。
尚、図19のフォトダイオード121、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125は、それぞれ、図4のフォトダイオードPD、転送ゲートTR_ROG、および浮遊拡散領域FDに対応するものであり、対応した動作により、同様の作用効果を奏する。
<単位画素のその他の第2構成例>
図20は、単位画素120のその他の第2構成例である単位画素120Cの構造を示す図である。
単位画素120Cでは、ゲート電極122Aの下で、かつ、フォトダイオード121とメモリ部123との境界部分に、P−の不純物拡散領域137を設けることによりオーバーフローパス130を形成した点が図18の単位画素120Aと異なる。
オーバーフローパス130を形成するためには、不純物拡散領域137のポテンシャルを低くする必要がある。不純物拡散領域137に軽くN不純物をドープしてP不純物濃度を下げることで、P−の不純物拡散領域137を形成することができる。あるいはポテンシャルバリア形成の際に不純物拡散領域137にP不純物をドープする場合はその濃度を下げることで、P−の不純物拡散領域137を形成することができる。
単位画素120Cでは、低照度での発生電荷を優先的にフォトダイオード121で蓄積する手段として、フォトダイオード121とメモリ部123との境界部分に形成されたオーバーフローパス130が用いられる。
フォトダイオード121とメモリ部123との境界部分に、P−の不純物拡散領域137を設けることで境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス130となる。そして、フォトダイオード121で発生し、オーバーフローパス130のポテンシャルを超えた電荷は、自動的にメモリ部123に漏れて、蓄積される。換言すれば、オーバーフローパス130のポテンシャル以下の発生電荷はフォトダイオード121に蓄積される。
オーバーフローパス130は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス130は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード121での光電変換によって発生し、オーバーフローパス130のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部123へ転送する。
なお、図20の例では、P−の不純物拡散領域137を設けることによりオーバーフローパス130を形成した構造が採用されている。しかし、P−の不純物拡散領域137を設ける代わりに、N−の不純物拡散領域137を設けることによりオーバーフローパス130を形成した構造をとることも可能である。
尚、図20のフォトダイオード121、第1転送ゲート122、メモリ部(MEM)123、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125は、それぞれ、図12のフォトダイオードPD、第2の転送ゲートTR_TRG、メモリ部MEM、第1の転送ゲートTR_ROG、および浮遊拡散領域FDに対応するものであり、対応した動作により、同様の作用効果を奏する。
<単位画素のその他の第3構成例>
図21は、単位画素120のその他の第3構成例である単位画素120Dの構造を示す図である。
単位画素120Dは、図19の単位画素120Bの構成に、浮遊拡散領域125と同様のメモリ部123が設けられた構成となっている。即ち、単位画素120Dでは、第1転送ゲート122のゲート電極122Aがフォトダイオード121とメモリ部123の境界のP型ウェル層132の上部に設けられている。また、単位画素120Dでは、メモリ部123が浮遊拡散領域125と同様のN型層138によって形成される。
単位画素120Dにおけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード121に蓄積される。露光終了時点で、第1転送ゲート122が全画素同時にONされ、蓄積された光電荷がメモリ部123へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域125がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部123の保持電荷が浮遊拡散領域125へ転送され、信号レベルが読み出される。
尚、図21のフォトダイオード121、第1転送ゲート122、メモリ部(MEM)123、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125は、それぞれ、図12のフォトダイオードPD、第2の転送ゲートTR_TRG、メモリ部MEM、第1の転送ゲートTR_ROG、および浮遊拡散領域FDに対応するものであり、対応した動作により、同様の作用効果を奏する。
<単位画素のその他の第4構成例>
図22は、単位画素120のその他の第4構成例である単位画素120Eの構造を示す図である。
図20の単位画素120Cでは、メモリ部123が埋め込みチャネル135によって形成された構成となっている。これに対して、図22の単位画素120Eでは、メモリ部123を、埋め込み型のN型拡散領域139によって形成した構成が採用されている。
メモリ部123をN型拡散領域139によって形成した場合であっても、埋め込みチャネル135によって形成した場合と同様の作用効果を得ることができる。具体的には、P型ウェル層132の内部にN型拡散領域139を形成し、基板表面側にP型層140を形成することで、Si−SiO2界面で発生する暗電流がメモリ部123のN型拡散領域139に蓄積されることを回避できるため画質の向上に寄与できる。
ここで、メモリ部123のN型拡散領域139の不純物濃度は、浮遊拡散領域125の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第2転送ゲート124によるメモリ部123から浮遊拡散領域125への電荷の転送効率を高めることができる。単位画素120Eにおけるグローバル露光動作は、図20の単位画素120Cと同様である。
なお、図22に示した単位画素120Eの構成では、メモリ部123を埋め込み型のN型拡散領域139によって形成したが、メモリ部123で発生する暗電流が増加することがあるものの、埋め込み型にしない構造としてもよい。
また、単位画素120Eの構成においても、図20の単位画素120Cにおける場合と同様に電荷排出部129を省略し、転送パルスTRX,TRGおよびリセットパルスRSTを全てアクティブ状態にする構成を採ることができる。この構成を採ることにより、電荷排出部129と同等の作用効果、即ちフォトダイオード121の電荷を排出し、また、読み出し期間中にフォトダイオード121で溢れた電荷を基板側に逃がすことができる。
尚、図22のフォトダイオード121、第1転送ゲート122、メモリ部(MEM)123、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125は、それぞれ、図12のフォトダイオードPD、第2の転送ゲートTR_TRG、メモリ部MEM、第1の転送ゲートTR_ROG、および浮遊拡散領域FDに対応するものであり、対応した動作により、同様の作用効果を奏する。
<単位画素のその他の第5構成例>
図23は、単位画素120のその他の第5構成例である単位画素120Fの構造を示す図である。
図20の単位画素120Cでは、フォトダイオード121と浮遊拡散領域125の間に1つのメモリ部(MEM)123が配置されていたが、図23の単位画素120Fでは、さらにもう1つのメモリ部(MEM2)142が配置されている。即ち、メモリ部が2段構成となっている。
第3転送ゲート141は、メモリ部123に蓄積された電荷を、ゲート電極141Aに転送パルスTRX2が印加されることによって転送する。メモリ部142は、ゲート電極141Aの下に形成されたN型の埋め込みチャネル143によって形成され、第3転送ゲート141によってメモリ部123から転送された電荷を蓄積する。メモリ部142が埋め込みチャネル143によって形成されていることで、Si−SiO2界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
メモリ部142は、メモリ部123と同様の構成とされているので、メモリ部123と同様、変調を掛けた場合には、メモリ部142の飽和電荷量を変調を掛けない場合よりも増やすことができる。
単位画素120Fにおけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード121またはメモリ部123で保持される。メモリ部142は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。
尚、図23のフォトダイオード121、第1転送ゲート122、メモリ部(MEM)123、第2転送ゲート124および浮遊拡散領域(FD:Floating Diffusion)125は、それぞれ、図12のフォトダイオードPD、第2の転送ゲートTR_TRG、メモリ部MEM、第1の転送ゲートTR_ROG、および浮遊拡散領域FDに対応するものであり、対応した動作により、同様の作用効果を奏する。
本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部(光電変換部)に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
なお、上述した単位画素120、および120A乃至120Fにおけるデバイス構造の導電型は一例に過ぎず、N型、P型が逆でも構わないし、また、N型基板131の導電型についてもN型、P型のどちらでも構わない
また、以上においては、信号レベルの読み出し等を行単位とする例について説明してきたが、必ずしも行単位の処理とする必要はなく、例えば、複数の画素単位であっても良いし、複数の行単位と複数の画素単位とであってもよい。
<5.第5の実施の形態>
<本技術の固体撮像素子を適用したCMOSイメージセンサを備えた電子機器の構成例>
図24は、本技術の固体撮像素子を適用したCMOSイメージセンサを備えた電子機器としての、撮像装置の構成例を示すブロック図である。
図24の撮像装置300は、レンズ群などからなる光学部301、上述した単位画素120の各構成が採用される固体撮像素子(撮像デバイス)302、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路303を備える。また、撮像装置300は、フレームメモリ304、表示部305、記録部306、操作部307、および電源部308も備える。DSP回路303、フレームメモリ304、表示部305、記録部306、操作部307および電源部308は、バスライン309を介して相互に接続されている。
光学部301は、被写体からの入射光(像光)を取り込んで固体撮像素子302の撮像面上に結像する。固体撮像素子302は、光学部301によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子302として、上述した実施の形態に係るCMOSイメージセンサ100等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
表示部305は、例えば、液晶パネルや有機EL(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子302で撮像された動画または静止画を表示する。記録部306は、固体撮像素子302で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
操作部307は、ユーザによる操作の下に、撮像装置300が持つ様々な機能について操作指令を発する。電源部308は、DSP回路303、フレームメモリ304、表示部305、記録部306および操作部307の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像素子302として、上述した実施の形態に係るCMOSイメージセンサ100を用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いS/Nを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置300においても、撮像画像の高画質化を図ることができる。
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子(物理量分布検知装置)全般に対して適用可能である。
尚、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理は、もちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理を含むものである。
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
尚、本技術は、以下のような構成も取ることができる。
(1) 画素領域は、第1の領域と第2の領域とを含み、
前記第1の領域は、複数の画素からなる第1のセットであり、前記第1のセットの各画素は、第1の受光素子と、排出部とを含み、
前記第1の受光素子は、受光することにより受光信号として電荷を発生し、
前記排出部は、前記第1の受光素子の受光信号として発生された電荷を排出し、
前記第2の領域は、複数の画素からなる第2のセットであり、前記第2のセットの各画素は、第2の受光素子を含み、
前記第2の受光素子は、画像に寄与しない画素について、受光することにより受光信号として電荷を発生し、
前記第1の受光素子に対応する前記排出部からの電荷の排出が停止するタイミングにおいて、前記第2の受光素子に蓄積された受光信号が読み出される
固体撮像素子。
(2) 前記複数の画素からなる第2のセットは、前記画像に寄与しない所定行数分のダミー行からなる
(1)に記載の固体撮像素子。
(3) 前記第2の受光素子は、遮光されている
(1)または(2)に記載の固体撮像素子。
(4) 前記第2の受光素子は、既に、前記第1の受光素子として受光信号が読み出されている画素の受光素子である
(1)または(2)に記載の固体撮像素子。
(5) 前記第2のセットの各画素の回路構成、および回路配置は、前記第1のセットの各画素の回路構成、および回路配置と略同一である
(1)乃至(3)のいずれかに記載の固体撮像素子。
(6) 画素領域は、第1の領域と第2の領域とを含み、
前記第1の領域は、複数の画素からなる第1のセットであり、前記第1のセットの各画素は、第1の受光素子と、排出部とを含み、
前記第1の受光素子は、受光することにより受光信号として電荷を発生し、
前記排出部は、前記第1の受光素子の受光信号として発生された電荷を排出し、
前記第2の領域は、複数の画素からなる第2のセットであり、前記第2のセットの各画素は、第2の受光素子を含み、
前記第2の受光素子は、画像に寄与しない画素について、受光することにより受光信号として電荷を発生する固体撮像素子の駆動方法において、
前記第1の受光素子に対応する前記排出部からの電荷の排出が停止するタイミングにおいて、前記第2の受光素子に蓄積された受光信号を読み出す
固体撮像素子の駆動方法。
(7) 前記複数の画素からなる第2のセットは、前記画像に寄与しない所定行数分のダミー行からなる
(6)に記載の固体撮像素子の駆動方法。
(8) 前記第2の受光素子は、遮光されている
(6)または(7)に記載の固体撮像素子の駆動方法。
(9) 前記第2の受光素子は、既に、前記第1の受光素子として受光信号が読み出されている画素の受光素子である
(6)または(7)に記載の固体撮像素子の駆動方法。
(10) 前記第2のセットの各画素の回路構成、および回路配置は、前記第1のセットの各画素の回路構成、および回路配置と略同一である
(6)乃至(8)のいずれかに記載の固体撮像素子の駆動方法。
(11) 画素領域は、第1の領域と第2の領域とを含み、
前記第1の領域は、複数の画素からなる第1のセットであり、前記第1のセットの各画素は、第1の受光素子と、排出部とを含み、
前記第1の受光素子は、受光することにより受光信号として電荷を発生し、
前記排出部は、前記第1の受光素子の受光信号として発生された電荷を排出し、
前記第2の領域は、複数の画素からなる第2のセットであり、前記第2のセットの各画素は、第2の受光素子を含み、
前記第2の受光素子は、画像に寄与しない画素について、受光することにより受光信号として電荷を発生し、
前記第1の受光素子に対応する前記排出部からの電荷の排出が停止するタイミングにおいて、前記第2の受光素子に蓄積された受光信号が読み出される
電子機器。