JP5652532B2 - 固体撮像素子および駆動方法、並びに電子機器 - Google Patents

Description

本技術は、固体撮像素子および固体撮像素子の駆動方法、並びに電子機器に関し、特に、画像を撮像する際、ノイズの発生を低減するようにした固体撮像素子および固体撮像素子の駆動方法、並びに電子機器に関する。

一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサは二次元配列された画素アレイを画素行ごとに順次走査し、読出しを行う機構を有している。この行順次走査により画素行ごとの蓄積期間は時間のずれが発生し、動被写体撮像時に撮像画像が歪むフォーカルプレーン歪みと呼ばれる現象を引き起こす。

このような画像歪みが許容できない高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、画素アレイ中のフォトダイオード（ＰＤ）の全行同時リセット駆動により画素アレイ全面の蓄積を同時に開始し、フローティングディフュージョン（ＦＤ）などの電荷蓄積部への全行同時転送駆動により全面の蓄積を同時に終了させることにより、画素アレイの蓄積期間の同時性を持たせる駆動を行うものがある。

その中でも、行順次読み出し期間と露光期間とに時間的自由度を持たせるため、フォトダイオードに一括電荷排出手段(オーバーフローゲート)を設けたものが提案されている（特許文献１参照）。特許文献１では、行順次読み出し期間の途中で、オーバーフローゲートが全行一括して開かれ、フォトダイオードＰＤの電荷が排出される動作と、所定行の時点での排出動作を停止する、すなわちオーバーフローゲートを一括して閉じたままにして、フォトダイオードＰＤの露光を一括して開始し、継続するという動作が行われる。そして、次のフレーム期間の先頭において、フォトダイオードＰＤの信号が、フローティングディフュージョンＦＤなどの電荷蓄積部への全行同時転送駆動により露光が終了されて、その信号の順次読み出し動作が行われる。これら一連の動作により、露光期間の開始が行単位で、順次読み出される期間を含む自由な行タイミングに設定でき、露光期間の時間的自由度の向上を実現している。

特開２００４−１４０１４９号公報

ところで、上述したオーバーフローゲートの一括駆動の信号の遷移タイミングにおいては、画素全面の配線容量やゲート容量などを含んだ回路全体において、充電動作、および放電動作がなされる。このため、電源線のIRドロップが発生したり、画素全面の信号の遷移により、他の信号線がカップリングの影響を受けるなど、信号の読み取りに悪影響が発生する。さらに、遷移タイミングの時間は多くの容量負荷を駆動するため、数マイクロ秒といった、他の動作に比べると比較的長い時間のオーダーになることもある。

一般的にこのようなオーバーフローゲートの一括駆動は、センサの動作タイミングである行期間の中でも、画素からのアナログ信号を読み出し、Ａ／Ｄ（アナログ／デジタル）変換するような期間は避け、その悪影響を最小限にしているのが通常である。

例えば、センサの行期間の動作は、図１の左部で示されるように、時刻ｔ１乃至ｔ２においては、画素からの読み出しとＡ／Ｄ変換処理を実行し、時刻ｔ２乃至ｔ３においては、水平転送動作により信号を外部出力する。そして、その後の時刻ｔ３乃至ｔ４において、何もしない（ビデオタイミングなどのシステム的な要因で行期間が決められるために発生する）アイドル期間となる。

オーバーフローゲートの一括駆動は、このうち何もしないアイドル期間（時刻ｔ３乃至ｔ４）であるか、または、水平転送期間（時刻ｔ２乃至ｔ３）に割り振るのが良い。また、図１の右部の時刻ｔ１１乃至ｔ１２で示されるように、読み出し時にはＡ／Ｄ変換を行わず、時刻ｔ１２乃至ｔ１３において、水平転送中にＡ／Ｄ変換を行うようなセンサでは、時刻ｔ１３乃至ｔ１４で示される、何もしないアイドル期間で行うのが良い。

しかしながら、近年の映像信号は多画素化、高フレームレート化が進み、行期間は短くなる方向となっている。例えば、横1920画素×縦1080画素の画像からなる動画をフレームレート1/60秒で撮像および表示するハイビジョン規格では、行期間は7.6マイクロ秒であり、オーバーフローゲート駆動の遷移に占める割合が増加して、確保可能な期間が非常に短くなっている。

また、高速化に対応した例として、特開２０１０−２２０６３号公報に記載されている技術では、読み出しおよびＡ／Ｄ変換動作と水平転送をパイプライン状に動作させ、動作の高速化を図ったものがある。この場合、図２の時刻ｔ３１乃至ｔ３２、およびｔ３１乃至ｔ３３で示されるように、行期間の全域に画素からの読み出しとＡ／Ｄ変換に割り当てることが可能であり、時刻ｔ３３乃至ｔ３４で示されるように、読出しに悪影響のないオーバーフローゲート駆動の期間としての何もしないアイドル期間は、確保可能な期間が極限られた短い状態となる。

本技術はこのような状況に鑑みてなされたものであり、特に、順次読み出し動作にオーバーフローゲートの一括駆動を行い、時間的自由度の高い同時性を持った蓄積期間を持ちながら、その一括駆動による悪影響を最小限にして、撮像される画像に含まれるノイズを低減するものである。

本技術の一側面の固体撮像素子は、画素領域は、第１の領域と第２の領域とを含み、前記第１の領域は、複数の画素からなる第１の領域であり、前記第１の領域の各画素は、第１の受光素子、第１の排出部、および第１の保持部を含み、前記第１の受光素子は、受光することにより電荷を生成し、前記第１の排出部は、前記第１の受光素子で生成された前記電荷を排出し、前記第１の保持部は、前記第１の受光素子で生成した前記電荷を保持し、前記第２の領域は、複数の画素からなる第２の領域であり、前記第２の領域の各画素は、第２の受光素子、第２の排出部、および第２の保持部を含み、前記第２の受光素子は、画像に寄与しない、前記画像とは無関係の画素の電荷を生成し、前記第２の排出部は、前記第２の受光素子で生成された前記電荷を排出し、前記第２の保持部は、前記第２の受光素子で生成された前記電荷を保持し、前記第１および前記第２の受光素子は注目フレームより前のフレームの画像として保持した前記電荷を一括して前記第１および前記第２の保持部に転送し、その後、行単位で前記第１および前記第２の受光素子により保持された前記電荷を排出し、かつ、行単位で、前記第１および前記第２の保持部から前記電荷を読み出し、前記第１および前記第２の排出部により、前記第１および前記第２の受光素子の前記電荷の排出が停止され、前記第１および前記第２の受光素子による前記電荷の蓄積が開始され、読み出しが終了したフレームの次のフレームである前記注目フレームの先頭のタイミングで、前記第１および前記第２の保持部により、保持された前記電荷をリセットした後、前記第１および前記第２の受光素子に蓄積された前記電荷が転送され、再び前記第１および前記第２の排出部により、行単位で前記第１および前記第２の受光素子に蓄積された前記電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出される一連の動作が繰り返される場合、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出されているとき、前記第１の受光素子に対応する前記第１の排出部からの前記電荷の排出が停止するタイミングで、前記第２の受光素子に蓄積された前記電荷が読み出される。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する前記第２の受光素子からなる、前記複数の画素からなる第２の領域は、前記画像に寄与しない所定行数分のダミー行からなるようにすることができる。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、遮光されているようにすることができる。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、既に、前記第１の受光素子として受光信号が読み出されている画素の受光素子とすることができる。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する複数の画素からなる、前記第２の領域の各画素の回路構成、および回路配置は、前記第１の領域の各画素の回路構成、および回路配置と略同一とすることができる。

本技術の一側面の固体撮像素子の駆動方法は、画素領域は、第１の領域と第２の領域とを含み、前記第１の領域は、複数の画素からなる第１の領域であり、前記第１の領域の各画素は、第１の受光素子、第１の排出部、および第１の保持部を含み、前記第１の受光素子は、受光することにより電荷を生成し、前記第１の排出部は、前記第１の受光素子で生成された前記電荷を排出し、前記第１の保持部は、前記第１の受光素子で生成した前記電荷を保持し、前記第２の領域は、複数の画素からなる第２の領域であり、前記第２の領域の各画素は、第２の受光素子、第２の排出部、および第２の保持部を含み、前記第２の受光素子は、画像に寄与しない、前記画像とは無関係の画素の電荷を生成し、前記第２の排出部は、前記第２の受光素子で生成された前記電荷を排出し、前記第２の保持部は、前記第２の受光素子で生成された前記電荷を保持する固体撮像素子の駆動方法において、前記第１および前記第２の受光素子注目フレームより前のフレームの画像として保持した前記電荷を一括して前記第１および前記第２の保持部に転送し、その後、行単位で前記第１および前記第２の受光素子により保持された前記電荷を排出し、かつ、行単位で、前記第１および前記第２の保持部から前記電荷を読み出し、前記第１および前記第２の排出部により、前記第１および前記第２の受光素子の前記電荷の排出が停止され、前記第１および前記第２の受光素子による前記電荷の蓄積が開始され、読み出しが終了したフレームの次のフレームである前記注目フレームの先頭のタイミングで、前記第１および前記第２の保持部により、保持された前記電荷をリセットした後、前記第１および前記第２の受光素子に蓄積された前記電荷が転送され、再び前記第１および前記第２の排出部により、行単位で前記第１および前記第２の受光素子に蓄積された電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出される一連の動作が繰り返される場合、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出されているとき、前記第１の受光素子に対応する前記第１の排出部からの前記電荷の排出が停止するタイミングで、前記第２の受光素子に蓄積された前記電荷を読み出す。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する前記第２の受光素子からなる、前記複数の画素からなる第２の領域は、前記画像に寄与しない所定行数分のダミー行からなるようにすることができる。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、遮光されているようにすることができる。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、既に、前記第１の受光素子として受光信号が読み出されている画素の受光素子とすることができる。

前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する複数の画素からなる、前記第２の領域の各画素の回路構成、および回路配置は、前記第１の領域の各画素の回路構成、および回路配置と略同一とすることができる。

本技術の一側面の電子機器は、画素領域は、第１の領域と第２の領域とを含み、前記第１の領域は、複数の画素からなる第１の領域であり、前記第１の領域の各画素は、第１の受光素子、第１の排出部、および第１の保持部を含み、前記第１の受光素子は、受光することにより電荷を生成し、前記第１の排出部は、前記第１の受光素子で生成された前記電荷を排出し、前記第１の保持部は、前記第１の受光素子で生成した前記電荷を保持し、前記第２の領域は、複数の画素からなる第２の領域であり、前記第２の領域の各画素は、第２の受光素子、第２の排出部、および第２の保持部を含み、前記第２の受光素子は、画像に寄与しない、前記画像とは無関係の画素の電荷を生成し、前記第２の排出部は、前記第２の受光素子で生成された前記電荷を排出し、前記第２の保持部は、前記第２の受光素子で生成された前記電荷を保持し、前記第１および前記第２の受光素子は注目フレームより前のフレームの画像として保持した前記電荷を一括して前記第１および前記第２の保持部に転送し、その後、行単位で前記第１および前記第２の受光素子により保持された前記電荷を排出し、かつ、行単位で、前記第１および前記第２の保持部から前記電荷を読み出し、前記第１および前記第２の排出部により、前記第１および前記第２の受光素子の前記電荷の排出が停止され、前記第１および前記第２の受光素子による前記電荷の蓄積が開始され、読み出しが終了したフレームの次のフレームである前記注目フレームの先頭のタイミングで、前記第１および前記第２の保持部により、保持された前記電荷をリセットした後、前記第１および前記第２の受光素子に蓄積された前記電荷が転送され、再び前記第１および前記第２の排出部により、行単位で前記第１および前記第２の受光素子に蓄積された前記電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出される一連の動作が繰り返される場合、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出されているとき、前記第１の受光素子に対応する前記第１の排出部からの前記電荷の排出が停止するタイミングで、前記第２の受光素子に蓄積された前記電荷が読み出される。

本技術の一側面においては、画素領域に、第１の領域と第２の領域とが含まれ、前記第１の領域が、複数の画素からなる第１の領域とされ、前記第１の領域の各画素は、第１の受光素子、第１の排出部、および第１の保持部が含まれ、前記第１の受光素子により、受光することにより電荷が生成され、前記第１の排出部により、前記第１の受光素子で生成された前記電荷が排出され、前記第１の保持部により、前記第１の受光素子で生成した前記電荷が保持され、前記第２の領域が、複数の画素からなる第２の領域とされ、前記第２の領域の各画素には、第２の受光素子、第２の排出部、および第２の保持部が含まれ、前記第２の受光素子により、画像に寄与しない、前記画像とは無関係の画素の電荷が生成され、前記第２の排出部により、前記第２の受光素子で生成された前記電荷が排出され、前記第２の保持部により、前記第２の受光素子で生成された前記電荷が保持され、前記第１および前記第２の受光素子には注目フレームより前のフレームの画像として保持した前記電荷が一括して前記第１および前記第２の保持部に転送され、その後、行単位で前記第１および前記第２の受光素子により保持された前記電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部から前記電荷が読み出され、前記第１および前記第２の排出部により、前記第１および前記第２の受光素子の前記電荷の排出が停止され、前記第１および前記第２の受光素子による前記電荷の蓄積が開始され、読み出しが終了したフレームの次のフレームである前記注目フレームの先頭のタイミングで、前記第１および前記第２の保持部により、保持された前記電荷がリセットされた後、前記第１および前記第２の受光素子に蓄積された前記電荷が転送され、再び前記第１および前記第２の排出部により、行単位で前記第１および前記第２の受光素子に蓄積された前記電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出される一連の動作が繰り返される場合、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出されているとき、前記第１の受光素子に対応する前記第１の排出部からの前記電荷の排出が停止するタイミングで、前記第２の受光素子に蓄積された前記電荷が読み出される。

本技術の一側面によれば、順次読み出し動作にオーバーフローゲートの一括駆動を行い、時間的自由度の高い同時性を持った蓄積期間を持ちながら、その一括駆動による悪影響を最小限にして、撮像される画像に含まれるノイズを低減することが可能となる。

本技術の一側面によれば、イメージセンサにより画像を撮像する際、ノイズの発生を低減することが可能となる。

従来のＣＭＯＳイメージセンサの動作を説明する図である。 従来のＣＭＯＳイメージセンサの動作を説明する図である。 本技術の固体撮像素子を適用したＣＭＯＳイメージセンサの第１の実施の形態の構成例を示すブロック図である。 図３の画素アレイ部における単位画素の構成例を説明する回路図である。 図３の画素アレイ部における単位画素の構成例を説明する側面断面図である。 図３のＣＭＯＳイメージセンサの駆動処理を説明するフローチャートである。 図３のＣＭＯＳイメージセンサの駆動処理を説明するタイミングチャートである。 ＣＭＯＳイメージセンサの第２の実施の形態の構成例を示すブロック図である。 図８のＣＭＯＳイメージセンサの駆動処理を説明するフローチャートである。 図８のＣＭＯＳイメージセンサの駆動処理を説明するタイミングチャートである。 ＣＭＯＳイメージセンサの第３の実施の形態の構成例を示すブロック図である。 図１１の画素アレイ部における単位画素の構成例を説明する回路図である。 図１１の画素アレイ部における単位画素の構成例を説明する側面断面図である。 図１１のＣＭＯＳイメージセンサの駆動処理を説明するフローチャートである。 図１１のＣＭＯＳイメージセンサの駆動処理を説明するタイミングチャートである。 図１１のＣＭＯＳイメージセンサの出力処理を説明するフローチャートである。 図１１のＣＭＯＳイメージセンサの出力処理を説明する図である。 その他の単位画素のその他の構成例を説明する図である。 その他の単位画素の第１構成例を説明する図である。 その他の単位画素の第２構成例を説明する図である。 その他の単位画素の第３構成例を説明する図である。 その他の単位画素の第４構成例を説明する図である。 その他の単位画素の第５構成例を説明する図である。 本技術の固体撮像素子を適用したＣＭＯＳイメージセンサを備えた電子機器の構成例を説明するブロック図である。

以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ダミー行を設けた構成例）
２．第２の実施の形態（ダミー行を設けない構成例）
３．第３の実施の形態（セレクタを設けた構成例）
４．第４の実施の形態（単位画素のその他の構造例）
５．第５の実施の形態（本技術の固体撮像素子を用いたＣＭＯＳイメージセンサを備えた電子機器の構成例）

＜１．第１の実施の形態＞
＜固体撮像素子の構成例＞
図３は、本技術が適用される固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。

ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。画素アレイ部１１１には、定電流源部１１９が設けられている。

画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を受光信号として発生し内部に蓄積する光電変換素子を有する単位画素が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。

画素アレイ部１１１には、さらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図３では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。また、画素アレイ部１１１には、画像に寄与する画素と別に、画像に寄与しない画素からなる行であるダミー行１１１ａが設けられている。

ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８を備えている。信号処理部１１８については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。

垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、定電流源部１１９および垂直信号線１１７の各々を通してカラム処理部１１３に供給される。定電流源部１１９は、各画素にバイアス電流を供給するものであり、各画素列に配置される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号（受光信号）に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。また、カラム処理部１１３は、読み出された信号レベルの受光信号と、リセットレベルの受光信号とをそれぞれ記憶し、その差分を求めて、信号レベルとして信号処理部１１８に供給する。

水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。

システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。

信号処理部１１８は、読み出された行単位の受光信号の情報を信号処理して出力する。

＜図２のＣＭＯＳイメージセンサ１００の単位画素の回路構成例＞
次に、図４，図５を参照して、図３の画素アレイ部１１１に配設される単位画素の構成例について説明する。尚、図４は、画素アレイ部１１１に配設される単位画素１２０の回路構成を説明する図であり、図５は、単位画素１２０の断面構成を説明する図である。

図４中の点線で囲まれた範囲内の回路構成が単位画素１２０の回路構成例である。単位画素１２０は、フォトダイオードＰＤ、排出トランジスタＴＲ＿ＯＦＧ、リセットトランジスタＴＲ＿ＲＳＴ、転送ゲートＴＲ＿ＲＯＧ、選択トランジスタＴＲ＿ＳＥＬ、および浮遊拡散領域ＦＤを含む。

光電変換素子であるフォトダイオードＰＤは、フォトダイオードＰＤのアノード電極は接地され、カソード電極は、トランジスタからなる転送ゲートＴＲ＿ＲＯＧのソースに接続されている。フォトダイオードＰＤは、例えば、Ｎ型基板Ｎ−ｓｕｂ上に形成されたＰ型ウェル層Ｐ−Ｗｅｌｌに対して、Ｐ型層Ｐ＋を基板表面側に形成してＮ型埋め込み層Ｎ−を埋め込むことによって形成される埋め込み型フォトダイオードである。

排出トランジスタＴＲ＿ＯＦＧは、ゲート電極が、排出パルス線ＯＦＧに接続され、ソース電極がフォトダイオードＰＤのカソード、および転送ゲートＴＲ＿ＲＯＧのドレイン電極に接続され、ドレイン電極が、排出ドレイン線ＯＦＤに接続されている。すなわち、フォトダイオードＰＤの蓄積中においては、その動作に影響の無いように、排出パルス線ＯＦＧからローレベル（ＧＮＤレベル）の排出パルスＯＦＧが発生され、排出トランジスタＴＲ＿ＯＦＧのゲート電極がオフの状態となる。また、全ての画素に対して、フォトダイオードＰＤの受光信号としての電荷が浮遊拡散領域ＦＤへと一括転送された後においては、排出パルス線ＯＦＧを介して、ハイレベルの排出パルスＯＦＧが発生され、排出トランジスタＴＲ＿ＯＦＧがオンの状態にされる。これにより、フォトダイオードＰＤと排出ドレイン線ＯＦＤとが接続されて、フォトダイオードＰＤに残存する電荷が排出される。すなわち、排出トランジスタＴＲ＿ＯＦＧは、露光開始時に図５の「ＯＦＧ」の引き出し線が引かれているゲート電極に排出パルスＯＦＧが印加されることで、フォトダイオードＰＤの電荷を図５中左部の「Ｎ＋」で示されるＮ型層の排出ドレイン線ＯＦＤに排出する。排出トランジスタＴＲ＿ＯＦＧはさらに、露光終了後の読み出し期間中にフォトダイオードＰＤが飽和して電荷が溢れるのを防ぐ作用をなす。排出ドレイン線ＯＦＤには、所定の電圧ＶＤＤが印加されている。

転送ゲートＴＲ＿ＲＯＧは、ドレイン電極がフォトダイオードＰＤのアノード、および排出トランジスタＴＲ＿ＯＦＧのソース電極に接続され、ソース電極が浮遊拡散領域（フローティングディフュージョン）ＦＤ、増幅トランジスタＴＲ＿ＡＭＰのゲート電極、リセットトランジスタＴＲ＿ＲＳＴのソース電極に接続されている。また、転送ゲートＴＲ＿ＲＯＧのゲート電極が転送パルス線ＲＯＧに接続されている。すなわち、転送ゲートＴＲ＿ＲＯＧは、図３のシステム制御部１１５の制御により転送パルス線ＲＯＧを介して転送パルスＲＯＧが供給されると、フォトダイオードＰＤにより光電変換により蓄積された電荷を浮遊拡散領域ＦＤに転送する。すなわち、転送ゲートＴＲ＿ＲＯＧは、図５で示されるように、フォトダイオードＰＤに蓄積された電荷を、図５の「ＲＯＧ」の引き出し線が引かれているゲート電極に転送パルスＲＯＧが印加されることによって浮遊拡散領域ＦＤに転送する。

浮遊拡散領域ＦＤは、Ｎ型層Ｎ＋（図５中右部のＮ＋）からなる電荷電圧変換部であり、フォトダイオードＰＤにより光電変換されて蓄積され、転送ゲートＴＲ＿ＲＯＧより転送された電荷を一旦保持し、電荷を電圧信号に変換する。このため、図４では、コンデンサとして表記されている。

リセットトランジスタＴＲ＿ＲＳＴは、ゲート電極がリセットパルス線ＲＳＴに接続されており、ソース電極が浮遊拡散領域ＦＤ、転送ゲートＴＲ＿ＲＯＧのソース電極、増幅トランジスタＴＲ＿ＡＭＰのゲート電極に接続されている。また、リセットトランジスタＴＲ＿ＲＳＴは、ドレイン電極が電源ＶＤＤ、および増幅トランジスタＴＲ＿ＡＭＰのドレイン電極に接続されている。すなわち、システム制御部１１５の制御により、リセットパルス線ＲＳＴよりリセットパルスＲＳＴが供給されると、浮遊拡散領域ＦＤの電荷を開放し、リセットする。このとき、転送ゲートＴＲ＿ＲＯＧも転送パルスＲＯＧによりオンの状態になると、フォトダイオードＰＤで光電変換により蓄積された電荷も浮遊拡散領域ＦＤを介して、リセットトランジスタＴＲ＿ＲＳＴより開放される。

増幅トランジスタＴＲ＿ＡＭＰは、ゲート電極が、リセットトランジスタＴＲ＿ＲＳＴのソース電極、転送ゲートＴＲ＿ＲＯＧのソース電極、および浮遊拡散領域ＦＤに接続されており、ドレイン電極が電源ＶＤＤ、およびリセットトランジスタＴＲ＿ＲＳＴのドレイン電極に接続されている。また、増幅トランジスタＴＲ＿ＡＭＰは、ソース電極が選択トランジスタＴＲ＿ＳＥＬのドレイン電極に接続されている。増幅トランジスタＴＲ＿ＡＭＰは、ゲートに印加される浮遊拡散領域ＦＤの充電電圧である受光信号を増幅して転送ゲートのソース電極から出力する。

選択トランジスタＴＲ＿ＳＥＬは、ゲート電極が選択パルス線ＳＥＬに接続され、ドレイン電極が増幅トランジスタＴＲ＿ＡＭＰのソース電極に接続され、ソース電極が垂直信号線ＶＳＬに接続されている。このため、システム制御部１１５の制御により選択パルス線ＳＥＬより選択パルスＳＥＬが供給されると、選択トランジスタＴＲ＿ＳＥＬは、増幅トランジスタＴＲ＿ＡＭＰのソースより出力される浮遊拡散領域ＦＤの電圧である受光信号が増幅された信号を垂直信号線ＶＳＬより出力する。垂直信号線ＶＳＬには、定電流源Ｉが設けられており、垂直信号線ＶＳＬに流れる電流値を一定の状態にする。尚、定電流源Ｉは、図３における定電流源部１１９を構成するものである。

尚、ダミー行の単位画素については、図示しないが、上述した画像に寄与する画素の単位画素と同様の構成となっている。しかしながら、ダミー行の単位画素におけるフォトダイオードＰＤは、画像に寄与しないものとするため、光電変換が発生しないように構成されている。従って、ダミー行の単位画素の構成については、例えば、物理的に受光面が遮光されている構成となっているか、または、回路構成からフォトダイオードＰＤのＮ型埋込み層Ｎ−を形成しないなどの構成である。

＜図３のＣＭＯＳイメージセンサ１００の駆動処理＞
次に、図６のフローチャート、および図７のタイミングチャートを参照して、図３のＣＭＯＳイメージセンサ１００の駆動処理について説明する。尚、図７においては、上から３段目までにおいては、それぞれ画素アレイ部１１１の第（ｎ−１）行乃至第（ｎ＋１）行の画素に対するリセットパルスＲＳＴ、転送パルスＲＯＧ、排出パルスＯＦＧ、および選択パルスＳＥＬの発生タイミングを示している。また、４段目においては、ダミー行の画素に対するリセットパルスＲＳＴ、転送パルスＲＯＧ、排出パルスＯＦＧ、および選択パルスＳＥＬの発生タイミングを示している。さらに、最下段には、サンプルホールドタイミングパルスＳＨＳ，ＳＨＮの発生タイミングが示されている。

ステップＳ１１において、システム制御部１１５は、図７においては、図示しないが、全画素のリセットパルス線ＲＳＴ、および転送パルス線ＲＯＧに対して、リセットパルスＲＳＴ、および転送パルスＲＯＧを発生させ、さらに、排出パルスＯＦＧをローレベルにして発生する。すなわち、この処理により、いわゆる、全ての画素について、同時にフォトダイオードＰＤがリセットされるグローバルリセットがなされる。

そして、ステップＳ１２において、フォトダイオードＰＤによる光電変換に基づいて発生する電荷の蓄積が開始される。

ステップＳ１３において、システム制御部１１５は、例えば、図７の時刻ｔ１０１乃至ｔ１０２で示されるように、所定の露光期間が経過したところで、全画素のリセットパルス線ＲＳＴに対して、リセットパルスＲＳＴを発生させる。その後、システム制御部１１５は、リセットパルスＲＳＴの直後となるタイミング、すなわち、例えば、図７の時刻ｔ１０３乃至ｔ１０４で示されるように、全画素の転送パルス線ＲＯＧに対して、転送パルスＲＯＧを発生させる。

この結果、転送パルスＲＯＧにより、転送ゲートＴＲ＿ＲＯＧは、オンの状態となるため、露光期間内にフォトダイオードＰＤに蓄積された受光信号としての電荷が浮遊拡散領域ＦＤに転送される。すなわち、いわゆる、グローバル転送がなされる。

ステップＳ１４において、システム制御部１１５は、例えば、図７の時刻ｔ１０５で示されるように、排出パルスＯＦＧをハイレベルの状態にして発生する。この処理により、フォトダイオードＰＤに残されている電荷は、排出ドレイン線ＯＦＤに排出されて、リセットされる。

ステップＳ１５において、システム制御部１１５は、行をカウントするためのカウンタｎを１にリセットする。

ステップＳ１６において、システム制御部１１５は、露光期間を開始するために排出パルスＯＦＧをローレベルにして発生すべきタイミングであるか否かを判定する。ステップＳ１６において、例えば、排出パルスＯＦＧをローレベルにして発生するタイミングではないと判定された場合、処理は、ステップＳ１７に進む。

ステップＳ１７において、システム制御部１１５は、第ｎ行を処理対象行とみなし、処理対象行の画素に対して、選択パルス線ＳＥＬより選択パルスＳＥＬを発生する。例えば、処理対象行が第（ｎ−１）行である場合、図７の時刻ｔ１１１乃至ｔ１１８において、選択パルスＳＥＬを発生する。これにより、垂直信号線ＶＳＬが有効となり、浮遊拡散領域ＦＤより受光信号としての電荷を転送させる。このとき、同時に、システム制御部１１５は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＳを発生する。すなわち、処理対象行が第（ｎ−１）行である場合、図７の時刻ｔ１１２乃至ｔ１１３といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＳが発生される。

ステップＳ１８において、サンプルホールドタイミングパルスＳＨＳにより、カラム処理部１１３は、垂直信号線１１７（ＶＳＬ）を介して読み出される受光信号を信号レベルの情報として記憶する。すなわち、第（ｎ−１）行目の単位画素の場合、図７における点線で示される時刻ｔ１１２乃至ｔ１１３近傍のタイミングにおいて、信号レベルの受光信号が読み出される。

ステップＳ１９において、システム制御部１１５は、処理対象行の画素のリセットパルス線ＲＳＴにリセットパルスＲＳＴを発生する。すなわち、例えば、処理対象行が（ｎ−１）行である場合、選択パルスＳＥＬの発生期間の中間タイミングである時刻ｔ１１４乃至ｔ１１５において、リセットパルスＲＳＴが発生される。この処理により、処理対象行の画素の浮遊拡散領域ＦＤがリセットされる。さらに、システム制御部１１５は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＮを発生する。すなわち、処理対象行が第（ｎ−１）行である場合、時刻ｔ１１６乃至ｔ１１７といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＮが発生される。

ステップＳ２０において、サンプルホールドタイミングパルスＳＨＮにより、カラム処理部１１３は、垂直信号線１１７（ＶＳＬ）より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第（ｎ−１）行目の単位画素の場合、図７における点線で示される時刻ｔ１１６乃至ｔ１１７近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。

ステップＳ２１において、カラム処理部１１３は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部１１４により列選択されたタイミングで順次受光信号を信号処理部１１８に供給する。

ステップＳ２２において、システム制御部１１５は、全ての行での読み出しが完了したか否かを判定する。例えば、未処理の行が存在する場合、ステップＳ２３において、カウンタｎを１インクリメントして、処理は、ステップＳ１６に戻る。すなわち、全ての行の画素の受光レベルとリセットレベルのそれぞれの受光信号が読み出され、その差分が信号レベルとして格納されるまで、ステップＳ１６乃至Ｓ２８の処理が繰り返される。

ステップＳ２２において、全ての行の画素の受光信号が読み出されたと判定された場合、処理は、ステップＳ２９に進む。

ステップＳ２９において、信号処理部１１８は、１枚の画像分の画素情報としての受光信号を出力する。

ステップＳ３０において、システム制御部１１５は、動作の終了が指示されたか否かを判定し、動作の終了が指示されていない場合、処理は、ステップＳ１３に戻る。また、ステップＳ３０において、例えば、図示せぬ操作部が操作されて、動作の終了が指示された場合、処理は終了する。

一方、ステップＳ１６において、例えば、排出パルスＯＦＧを発生するタイミングであると判定された場合、処理は、ステップＳ２４に進む。

ステップＳ２４において、システム制御部１１５は、ダミー行１１１ａを処理対象行とみなし、ダミー行の画素に対して、選択パルス線ＳＥＬより選択パルスＳＥＬを発生する。例えば、第（ｎ−１）行の処理の後のタイミングで露光期間を開始する場合、図７の時刻ｔ１１９乃至ｔ１２６において、ダミー行に対して、選択パルスＳＥＬを発生する。これにより、ダミー行の垂直信号線ＶＳＬが有効となり、浮遊拡散領域ＦＤより受光信号としての電荷を転送させる。ただし、ダミー行のフォトダイオードＰＤは、光電変換をしないため、出力される受光信号は理想的にはゼロとなる。このとき、同時に、システム制御部１１５は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＳを発生する。すなわち、ダミー行の画素に対して、図７の時刻ｔ１２０乃至ｔ１２１といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＳが発生される。

ステップＳ２５において、システム制御部１１５は、全画素について、例えば、図７で示されるように、時刻ｔ１２０において、排出パルス線ＯＦＧよりローレベルの排出パルスＯＦＧを発生する。

ステップＳ２６において、ローレベルの排出パルスＯＦＧにより、全ての画素の排出トランジスタＴＲ＿ＯＦＧのゲート電極がオフの状態となり、全ての画素のフォトダイオードＰＤの受光信号としての電荷が蓄積される状態となり、いわゆる、露光期間が開始される。

ステップＳ２７において、サンプルホールドタイミングパルスＳＨＳにより、カラム処理部１１３は、垂直信号線１１７（ＶＳＬ）を介して読み出される受光信号を信号レベルの情報として記憶する。すなわち、ここでは、処理対象行はダミー行であるので、例えば、図７における点線で示される時刻ｔ１２０乃至ｔ１２１近傍のタイミングにおいて、信号レベルの受光信号が読み出される。

ステップＳ２８において、システム制御部１１５は、処理対象行であるダミー行１１１ａの画素に対して、リセットパルス線ＲＳＴよりリセットパルスＲＳＴを発生する。例えば、第（ｎ−１）行の処理の後のタイミングで露光期間を開始する場合、図７の時刻ｔ１２２乃至ｔ１２３において、ダミー行に対して、リセットパルスＲＳＴを発生する。これにより、ダミー行の浮遊拡散領域ＦＤに蓄積されていた受光信号としての電荷が開放されて、リセットされる。ただし、ダミー行のフォトダイオードＰＤは、光電変換をしないので、理想的には浮遊拡散領域ＦＤに蓄積されている受光信号はゼロとなる。このとき、同時に、システム制御部１１５は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＮを発生する。すなわち、ダミー行の画素に対して、図７の時刻ｔ１２４乃至ｔ１２５といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＮが発生される。

そして、処理は、ステップＳ２０に戻り、カラム処理部１１３は、サンプルホールドタイミングパルスＳＨＮに基づいて、垂直信号線１１７（ＶＳＬ）より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第（Ｎ−１）行目の次のタイミングで露光期間が開始される場合、図７における点線で示される時刻ｔ１２４乃至ｔ１２５近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。

ステップＳ２１において、カラム処理部１１３は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部１１４により列選択されたタイミングで順次受光信号を信号処理部１１８に供給する。

すなわち、露光期間が開始される場合、全画素に対して排出パルスＯＦＧが発生されるので、遷移時には先に述べたように画素全面の配線容量やゲート容量などをチャージ、またはディスチャージするため、電源線のＩＲドロップが発生することや、画素全面の信号の遷移により、他の信号線がカップリングの影響を受けるなどの悪影響が発生する。

従来の技術であればこの遷移をノイズの影響を受けやすい信号読み出しやＡ／Ｄ変換の期間を避けて行うところであるが、近年の高速化に対応したタイミングおよび前記パイプライン構成のセンサでは、その期間を確保するのが困難である。

このような事態に対応するため、以上の処理においては、全画素について、排出パルス線ＯＦＧに一括してローレベルの排出パルス線ＯＦＧが入力する行期間において、本来の撮像により得られる画像信号とは無関係の光電変換をせず、また、電荷の蓄積を行っていないダミー行の受光信号が読み出されるように制御した。上述したように、ダミー行とは、例えば、本来の画素と同じような回路構成及びレイアウト構成をとりつつ、主として光電変換を行わないようなものである。すなわち、光電変換を行わないことで、光が入射した際でも周辺の画素にブルーミングなどの悪影響を及ぼさないと同時に、それ以外の構成を同じようなものにすることで、垂直駆動部１１２は行期間での負荷変動を最小にすることが可能となる。

ノイズを発生させるといった悪影響の主要因は、全画素の排出パルス線ＯＦＧが、ハイレベルからローレベルに一括して遷移する際に発生するものであるため、その行期間のみ、読み出しやＡ／Ｄ変換の期間以外の時間を強制的に設定するようにしている。尚、以上においては、排出パルス線ＯＦＧがハイレベルからローレベルに一括して遷移する際、ダミー行の受光信号の読み出し処理を実行させるようにする例について説明してきたが、悪影響の主要因である全画素の排出パルスＯＦＧがハイレベルからローレベルに一括して遷移する処理がなされる間、全ての画素における読み出し処理を実施しないように制御しても良い。

しかしながら、読み出し、Ａ／Ｄ変換、および水平転送といった一連の動作は一定の行期間の周期で行われているもので、上述した動作はその周期を乱すものである。電源の消費電流の変化による電源のＩＲドロップが、行期間を延長した行や、読み出し自体を止めてしまった後の行の読み出し時に、規則的に読み出しを行っている行と異なるものになり、出力した画像に行の段差などのノイズとなって表れることがわかっている。従って、ダミー行の読み出しは、読み出しを行期間で一定にするという動作に加え、通常の画素構造と類似の構造とすることで、その様な電源変動を最小限にすることが可能となり、結果として、ノイズを低減することが可能となり、より高い精度で信号レベルを測定することが可能となる。

尚、ダミー行の読み出しが終了すると、再び、次の排出パルスＯＦＧが開始されるタイミングまで、読み出し処理が繰り返される。

従って、ダミー行の読み出しが終了すると、例えば、第ｎ行の選択パルスＳＥＬが時刻ｔ１２７乃至ｔ１３４において発生される。その間に時刻ｔ１２８乃至ｔ１２９において、サンプルホールドタイミングパルスＳＨＳが発生され、時刻ｔ１３０乃至ｔ１３１においてリセットパルスＲＳＴが発生されて、第ｎ行の各画素の信号レベルが読み出される。さらに、時刻ｔ１３２乃至ｔ１３３の近傍において、サンプルホールドタイミングパルスＳＨＮが発生され、第ｎ行の各画素のリセットレベルが読み出される。

そして、第ｎ行の処理が終了すると、第（ｎ＋１）行の処理となるため、第（ｎ＋１）行の選択パルスＳＥＬが時刻ｔ１３５乃至ｔ１４２において発生される。その間に時刻ｔ１３６乃至ｔ１３７において、サンプルホールドタイミングパルスＳＨＳが発生され、時刻ｔ１３８乃至ｔ１３９において、リセットパルスＲＳＴが発生され、第（ｎ＋１）行の各画素のリセットレベルが読み出される。さらに、時刻ｔ１４０乃至ｔ１４１において、サンプルホールドタイミングパルスＳＨＮが発生され、第（ｎ＋１）行の各画素のリセットレベルが読み出される。

すなわち、以上の処理により、排出パルスＯＦＧが発生されて排出トランジスタＴＲ＿ＯＦＧがオフにされるタイミングにおいて、画像に寄与しないダミー行に対して、行単位の読み出し処理と同様の処理を実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避することが可能となり、結果として、ノイズの発生を低減することが可能となる。

尚、実質的に、ノイズの影響を受け易いタイミングにおける読み出しが回避できればよいので、ダミー行の画素に対する選択パルスＳＥＬ、リセットパルスＲＳＴ、およびサンプルホールドタイミングパルスＳＨＳ，ＳＨＮのみを発生させ、選択トランジスタＴＲ＿ＳＥＬ、リセットトランジスタＴＲ＿ＲＳＴ、およびカラム処理部１１３等の動作を停止させておくようにしてもよい。さらには、ダミー行における処理タイミングに係る期間、すなわち、ノイズの影響を受け易いタイミングにおいては、排出パルスＯＦＧを発生させ、排出トランジスタＴＲ＿ＯＦＧを動作させるだけとし、その他の動作を一切しないようにしてもよい。また、以上においては、ダミー行を１行のみ設け、１行分の読み出し動作をさせる例について説明してきたが、ノイズの影響を受け易いタイミングがそれ以上の長さである場合、その長さに対応して、複数行のダミー行を設けて、複数行のダミー行の画素を繰り返し読み出すようにしてもよいし、同一のダミー行の画素を複数回数読み出すようにしてもよい。

さらに、画像に寄与しない画素に対して読み出しを指示するためのパルスを発生させる、または、さらに読み出しもさせるればよいので、例えば、画素単位のノイズのみを読み出す画素、いわゆるオプティカルブラックＯＰＢをダミー行と同様に利用するようにしてもよい。

また、全画素に対してリセットパルスＲＳＴ、転送パルスＲＯＧ、および排出パルスＯＦＧを発生させる場合、図７における各波形が急峻な立上りとなっておらず、鈍った波形となっている。これは全画素の配線容量やゲート容量などについて、チャージ、またはディスチャージがなされるため、１行だけの駆動の場合、数10乃至数100nsのオーダであるのに対し、全行を駆動させる場合、数乃至数十μsといったオーダになることに起因するものである。

＜２．第２の実施の形態＞
＜その他の固体撮像素子の構成例＞
以上においては、画像に寄与する画素と同一の構成のダミー行を設けて、ノイズの影響を受け易いタイミングにダミー行の読出処理を強制的に実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避する例について説明してきた。しかしながら、読み出されるのは、画像に起因しない画素からなる行の読み出しがなされればよいことになるので、例えば、ノイズの影響を受け易いタイミングにおいては、一旦受光信号を読み出した行を再び読み出すようにしてもよい。

図８は、一旦受光信号を読み出した行を再び読み出すようにしたＣＭＯＳイメージセンサ１００の構成例を示している。尚、図８において、図３のＣＭＯＳイメージセンサ１００と同様の機能を備えた構成については、同一の名称、および同一の符号を付しており、その説明は、適宜省略するものとする。

すなわち、図８のＣＭＯＳイメージセンサ１００における、図３のＣＭＯＳイメージセンサ１００と異なる構成は、画素アレイ部１１１にダミー行１１１ａが含まれていない点と、システム制御部１１５に代えて、システム制御部１１５’を備えた点である。

システム制御部１１５’は、システム制御部１１５と基本的な機能は同様であるが、さらに、ノイズを受け易いタイミングにおいては、一旦、受光信号を読み出した行を再び読み出すように制御する。尚、図８におけるＣＭＯＳイメージセンサ１００の画素アレイ部１１１に配設される単位画素１２０は、図３におけるものと同様であるので、その説明は省略するものとする。

＜図８のＣＭＯＳイメージセンサ１００の駆動処理＞
次に、図９のフローチャート、および図１０のタイミングチャートを参照して、図８のＣＭＯＳイメージセンサ１００の駆動処理について説明する。尚、図１０においては、上から３段目までにおいては、それぞれ画素アレイ部１１１の第（ｎ−１）行乃至第（ｎ＋１）行の画素に対するリセットパルスＲＳＴ、転送パルスＲＯＧ、および選択パルスＳＥＬの発生タイミングを示している。さらに、最下段には、サンプルホールドタイミングパルスＳＨＳ，ＳＨＮの発生タイミングが示されている。尚、図９のフローチャートにおけるステップＳ５１乃至Ｓ６３，Ｓ６９，Ｓ７０の処理については、図６のフローチャートにおけるステップＳ１１乃至Ｓ２３、Ｓ２９，Ｓ３０の処理と同様であるので、その説明は省略する。

すなわち、ステップＳ５６において、例えば、排出パルスＯＦＧを発生するタイミングであると判定された場合、処理は、ステップＳ６４に進む。

ステップＳ６４において、システム制御部１１５’は、第（ｎ−１）行を処理対象行とみなし、第（ｎ−１）行の画素に対して、選択パルス線ＳＥＬより選択パルスＳＥＬを発生する。例えば、第（ｎ−１）行の処理の後のタイミングで露光期間を開始する場合、図１０の時刻ｔ１１９乃至ｔ１２６において、直前に読み出された行と同一の第（ｎ−１）行に対して、選択パルスＳＥＬを発生する。これにより、直前の処理により既に受光信号が読み出されている第（ｎ−１）行の垂直信号線ＶＳＬが有効となり、浮遊拡散領域ＦＤより受光信号としての電荷を転送させる。ただし、第（ｎ−１）行のフォトダイオードＰＤは、直前の処理により受光信号は読み出されているので、出力される受光信号は理想的にはゼロとなる。このとき、同時に、システム制御部１１５’は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＳを発生する。すなわち、第（ｎ−１）行の画素に対して、図１０の時刻ｔ１２０乃至ｔ１２１といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＳが発生される。

ステップＳ６５において、システム制御部１１５’は、全画素について、例えば、図１０で示されるように、時刻ｔ１２０において、排出パルス線ＯＦＧよりローレベルの排出パルスＯＦＧを発生する。

ステップＳ６６において、ローレベルの排出パルスＯＦＧにより、全ての画素の排出トランジスタＴＲ＿ＯＦＧのゲート電極がオフの状態となり、全ての画素のフォトダイオードＰＤの受光信号としての電荷が蓄積される状態となり、いわゆる、露光期間が開始される。

ステップＳ６７において、システム制御部１１５’は、処理対象行である第（ｎ−１）行の画素に対して、リセットパルス線ＲＳＴよりリセットパルスＲＳＴを発生する。例えば、第（ｎ−１）行の処理の後のタイミングで露光期間を開始する場合、図１０の時刻ｔ１２２乃至ｔ１２３において、第（ｎ−１）行に対して、リセットパルスＲＳＴを発生する。これにより、第（ｎ−１）行の浮遊拡散領域ＦＤに蓄積されていた受光信号としての電荷が開放されて、リセットされる。ただし、第（ｎ−１）行の浮遊拡散領域ＦＤに蓄積されている受光信号は、直前の処理で既に読み出されているので、理想的には浮遊拡散領域ＦＤに蓄積されている受光信号はゼロとなる。このとき、同時に、システム制御部１１５’は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＮを発生する。すなわち、第（ｎ−１）行の画素に対して、図１０の時刻ｔ１２４乃至ｔ１２５といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＮが発生される。

そして、ステップＳ６０において、カラム処理部１１３は、サンプルホールドタイミングパルスＳＨＮに基づいて、垂直信号線１１７（ＶＳＬ）より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第（Ｎ−１）行目の次のタイミングで露光期間が開始される場合、図１０における点線で示される時刻ｔ１２４乃至ｔ１２５近傍のタイミングにおいて、第（Ｎ−１）行目の画素のリセットレベルの受光信号が読み出される。

ステップＳ６１において、カラム処理部１１３は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部１１４により列選択されたタイミングで順次受光信号を信号処理部１１８に供給する。

すなわち、以上の処理においては、全画素について、排出パルス線ＯＦＧに一括してローレベルの排出パルスが入力する行期間において、本来の撮像により得られる画像信号とは無関係の既に受光信号の読み出しが終わっている行の受光信号が読み出すように制御している。換言すれば、上述したダミー行に対する処理を、既に受光信号の読み出しが終了している行に対して実行させるようにしている。このため、ダミー行を設けた場合と同様の作用効果を奏する。尚、ダミー行を設けた場合よりも、実質的に必要な画素のみで同様の処理が実行できるため、ソフトウェアプログラムにより既存の画素アレイ部１１１に対しても適用することが可能となる。また、ダミー行に掛かる回路を不要とするため、低コストで実現できる他、ダミー行に掛かる回路がないので、ＩＲドロップの発生も低減することができる。

＜３．第３の実施の形態＞
＜その他の固体撮像素子の構成例＞
以上においては、ノイズの影響を受け易いタイミングに画像に寄与しない、既に受光信号を読み出している画素からなる行と同一の行の読出処理を強制的に実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避する例について説明してきた。しかしながら、このようにすると、不要な行の受光信号が読み出されるタイミングが発生することにより、画像信号が不連続に供給され、後段の信号処理などでその不要な行を取り去るなどの追加的な処理を行う必要がある。そこで、ラインメモリおよびセレクタを設けるなどして、画像信号が連続的に供給されるようにしてもよい。

図１１は、ラインメモリおよびセレクタを設け、ノイズの影響を受け易いタイミングにおける読み出しを回避しても、画像信号が連続的に供給されるようにしたＣＭＯＳイメージセンサ１００の構成例を示している。尚、図１１において、図３のＣＭＯＳイメージセンサ１００と同様の機能を備えた構成については、同一の名称、および同一の符号を付しており、その説明は、適宜省略するものとする。

すなわち、図１１のＣＭＯＳイメージセンサ１００における、図３のＣＭＯＳイメージセンサ１００と異なる構成は、画素アレイ部１１１を構成する単位画素の構造と、システム制御部１１５’に代えて、システム制御部１１５’’を備えた点である。さらに、図１１のＣＭＯＳイメージセンサ１００においては、ラインメモリ１０１、およびセレクタ１０２が設けられている。

システム制御部１１５’’は、システム制御部１１５’と基本的な機能は同様であるが、さらに、ノイズを受け易いタイミングにおいては、一旦、受光信号を読み出した行を再び読み出すように制御する。

ラインメモリ１０１は、信号処理部１１８より行単位で出力される画素情報を行単位で記憶し、セレクタ１０２に行単位で供給する。セレクタ１０２は、ダミー行以外の画素情報が信号処理部１１８より供給されてくる場合、ラインメモリ１０１に記憶されている直前の行の画素情報を読み出して出力する。また、セレクタ１０２は、１フレームの画像を処理するにあたり、一旦ダミー行の情報が供給されてきた場合、それ以降は、順次信号処理部１１８より供給されてくる画素信号を出力する。

＜図１１のＣＭＯＳイメージセンサ１００の単位画素の回路構成例＞
次に、図１２，図１３を参照して、図１１の画素アレイ部１１１に配設される単位画素の構成例について説明する。尚、図１２は、画素アレイ部１１１に配設される単位画素１２０の回路構成を説明する図であり、図１３は、図１１の画素アレイ部１１１に配設される単位画素１２０の断面構成を説明する図である。尚、図４，図５における構成と同一の機能を備える構成については、同一の名称、および同一の符号を付しており、その説明は適宜省略するものとする。

すなわち、図１２，図１３の単位画素１２０において、図４，図５の単位画素１２０と異なる点は、転送ゲートＴＲ＿ＲＯＧと、フォトダイオードＰＤとの間に第２の転送ゲートＴＲ＿ＴＲＧが設けられ、さらに、転送ゲートＴＲ＿ＲＯＧと第２の転送ゲートＴＲ＿ＴＲＧとの接続部位にメモリ部ＭＥＭが設けられている点である。尚、以降においては、転送ゲートＴＲ＿ＲＯＧは、第１の転送ゲートＴＲ＿ＲＯＧと称するものとし、対応する転送パルス線ＲＯＧ、および転送パルスＲＯＧについても、それぞれ第１の転送パルス線ＲＯＧ、および第１の転送パルスＲＯＧと称するものとする。

第２の転送ゲートＴＲ＿ＴＲＧは、フォトダイオードＰＤで光電変換され、その内部に蓄積された電荷を、ゲート電極に転送パルス線ＴＲＧより転送パルスＴＲＧが印加されることによって転送する。メモリ部ＭＥＭは、図１３で示されるように、第２の転送ゲートＴＲ＿ＴＲＧのゲート電極の下に形成されたＮ型の埋め込みチャネル（図１３中では「Ｎ」と表記されている領域）によって形成され、第２の転送ゲートＴＲ＿ＴＲＧによってフォトダイオードＰＤから転送された電荷を蓄積する。メモリ部ＭＥＭが埋め込みＮ型のチャネルによって形成されていることで、Ｓｉ−ＳｉＯ２界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。

このメモリ部ＭＥＭにおいて、その上部に第２の転送ゲートＴＲ＿ＴＲＧのゲート電極を配置し、そのゲート電極に第２の転送パルスＴＲＧを印加することでメモリ部ＭＥＭに変調をかけることができる。すなわち、第２の転送ゲートＴＲ＿ＴＲＧのゲート電極に第２の転送パルスＴＲＧが印加されることで、メモリ部ＭＥＭのポテンシャルが深くなる。これにより、メモリ部ＭＥＭの飽和電荷量を、変調を掛けない場合よりも増やすことができる。

＜図１１のＣＭＯＳイメージセンサ１００の駆動処理＞
次に、図１４のフローチャート、および図１５のタイミングチャートを参照して、図１１のＣＭＯＳイメージセンサ１００の駆動処理について説明する。尚、図１５においては、上から３段目までにおいては、それぞれ画素アレイ部１１１の第（ｎ−１）行乃至第（ｎ＋１）行の画素に対するリセットパルスＲＳＴ、第２の転送パルスＴＲＧ、第１の転送パルスＲＯＧ、排出パルスＯＦＧ、および選択パルスＳＥＬの発生タイミングを示している。また、最下段には、サンプルホールドタイミングパルスＳＨＮ，ＳＨＳの発生タイミングが示されている。また、図１４のサンプルホールドタイミングパルスＳＨＮ，ＳＨＳは、図１０のサンプルホールドタイミングパルスＳＨＳ，ＳＨＮと表示位置が上下逆にされている点に注意されたい。また、図１４のフローチャートにおけるステップＳ８１，Ｓ８２，Ｓ９９，Ｓ１００の処理は、図９のフローチャートにおけるステップＳ５１，５２，Ｓ６９，Ｓ７０の処理と同様であるので、その説明は省略するものとする。

すなわち、ステップＳ８１において、グローバルリセットがなされ、ステップＳ８２において、フォトダイオードＰＤによる光電変換に基づいて発生する電荷の蓄積が開始される。

ステップＳ８３において、システム制御部１１５’’は、例えば、図１５の時刻ｔ１０１乃至ｔ１０２で示されるように、所定の露光期間が経過したところで、全画素のリセットパルス線ＲＳＴおよび第１の転送パルス線ＲＯＧに対して、リセットパルスＲＳＴおよび第１の転送パルスＲＯＧを発生させる。その後、システム制御部１１５’’は、リセットパルスＲＳＴおよび第１の転送パルスＲＯＧの直後となるタイミング、すなわち、例えば、図１５の時刻ｔ１０３乃至ｔ１０４で示されるように、全画素の第２の転送パルス線ＴＲＧに対して、第２の転送パルスＴＲＧを発生させる。

この結果、リセットパルスＲＳＴ、および第１の転送パルスＲＯＧにより、リセットトランジスタＴＲ＿ＲＳＴ、および第１の転送ゲートＴＲ＿ＲＯＧは、オンの状態となる。このため、浮遊拡散領域ＦＤに蓄積されていた電荷が一旦リセットされる。その後、第２の転送パルスＴＲＧにより露光期間内にフォトダイオードＰＤに蓄積された受光信号としての電荷がメモリ部ＭＥＭに転送される。すなわち、いわゆる、グローバル転送がなされる。

ステップＳ８４において、システム制御部１１５’’は、例えば、図１５の時刻ｔ１０５で示されるように、排出パルスＯＦＧをハイレベルの状態にして発生する。この処理により、フォトダイオードＰＤに残留する電荷は、排出ドレイン線ＯＦＤに排出されて、リセットされる。

ステップＳ８５において、システム制御部１１５’’は、行をカウントするためのカウンタｎを１にリセットする。

ステップＳ８６において、システム制御部１１５’’は、露光期間を開始するために排出パルスＯＦＧを発生すべきタイミングであるか否かを判定する。ステップＳ８６において、例えば、排出パルスＯＦＧを発生するタイミングではないと判定された場合、処理は、ステップＳ８７に進む。

ステップＳ８７において、システム制御部１１５’’は、第ｎ行を処理対象行とみなし、処理対象行の画素に対して、リセットパルス線ＲＳＴよりリセットパルスＲＳＴを発生する。例えば、処理対象行が第（ｎ−１）行である場合、図１５の時刻ｔ２０１乃至ｔ１１１において、リセットパルスＲＳＴを発生する。これにより、浮遊拡散領域ＦＤに蓄積されている電荷が開放されてリセットされる。さらに、システム制御部１１５’’は、選択パルス線ＳＥＬより選択パルスＳＥＬを発生する。例えば、処理対象行が第（ｎ−１）行である場合、図１５の時刻ｔ１１１乃至ｔ１１８において、選択パルスＳＥＬを発生する。これにより、垂直信号線ＶＳＬが有効となり、浮遊拡散領域ＦＤより受光信号としての電荷を転送させる。このとき、同時に、システム制御部１１５’’は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＮを発生する。すなわち、処理対象行が第（ｎ−１）行である場合、図１５の時刻ｔ１１２乃至ｔ１１３といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＮが発生される。

ステップＳ８８において、サンプルホールドタイミングパルスＳＨＮにより、カラム処理部１１３は、垂直信号線１１７（ＶＳＬ）を介して読み出される受光信号をリセットレベルの情報として記憶する。すなわち、第（ｎ−１）行目の単位画素の場合、図１５における点線で示される時刻ｔ１１２乃至ｔ１１３近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。

ステップＳ８９において、システム制御部１１５’’は、処理対象行の画素の第１の転送パルス線ＲＯＧに第１の転送パルスＲＯＧを発生する。すなわち、例えば、処理対象行が（ｎ−１）行である場合、選択パルスＳＥＬの発生期間の中間タイミングである時刻ｔ１１４乃至ｔ１１５において、第１の転送パルスＲＯＧが発生される。この処理により、処理対象行の画素のメモリ部ＭＥＭの蓄積されていた受光信号としての電荷が、浮遊拡散領域ＦＤに転送される。さらに、システム制御部１１５は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＳを発生する。すなわち、処理対象行が第（ｎ−１）行である場合、時刻ｔ１１６乃至ｔ１１７といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＳが発生される。

ステップＳ９０において、サンプルホールドタイミングパルスＳＨＳにより、カラム処理部１１３は、垂直信号線１１７（ＶＳＬ）より供給されてくる受光信号を信号レベルの情報として記憶する。すなわち、第（ｎ−１）行目の単位画素の場合、図１５における点線で示される時刻ｔ１１６乃至ｔ１１７近傍のタイミングにおいて、信号レベルの受光信号が読み出される。

ステップＳ９１において、カラム処理部１１３は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部１１４により列選択されたタイミングで順次受光信号を信号処理部１１８に供給する。

ステップＳ９２において、システム制御部１１５’’は、全ての行での読み出しが完了したか否かを判定する。例えば、未処理の行が存在する場合、ステップＳ９３において、カウンタｎを１インクリメントして、処理は、ステップＳ８６に戻る。すなわち、全ての行の画素の受光レベルとリセットレベルのそれぞれの受光信号が読み出され、その差分が信号レベルとして格納されるまで、ステップＳ８６乃至Ｓ９８の処理が繰り返される。

ステップＳ９２において、全ての行の画素の受光信号が読み出されたと判定された場合、処理は、ステップＳ９９に進む。

ステップＳ９９において、信号処理部１１８は、１枚の画像分の画素情報としての受光信号を出力する。

ステップＳ１００において、システム制御部１１５’’は、動作の終了が指示されたか否かを判定し、動作の終了が指示されていない場合、処理は、ステップＳ８３に戻る。また、ステップＳ８８において、例えば、図示せぬ操作部が操作されて、動作の終了が指示された場合、処理は終了する。

一方、ステップＳ８６において、例えば、排出パルスＯＦＧを発生するタイミングであると判定された場合、処理は、ステップＳ９４に進む。

ステップＳ９４において、システム制御部１１５’’は、ダミー行１１１ａを処理対象行とみなし、ダミー行の画素に対して、リセットパルス線ＲＳＴよりリセットパルスＲＳＴを発生する。例えば、第（ｎ−１）行の処理の後のタイミングで露光期間を開始する場合、図１５の時刻ｔ２０２乃至ｔ１１９において、ダミー行に対して、リセットパルスＲＳＴを発生する。これにより、ダミー行の浮遊拡散領域ＦＤに蓄積されていた受光信号としての電荷が開放されて、リセットされる。ただし、ダミー行のフォトダイオードＰＤは、光電変換をしないので、理想的には浮遊拡散領域ＦＤに蓄積されている受光信号はゼロとなる。このとき、同時に、システム制御部１１５’’は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＮを発生する。すなわち、ダミー行の画素に対して、図１５の時刻ｔ１２０乃至ｔ１２１といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＮが発生される。

ステップＳ９５において、システム制御部１１５’’は、全画素について、例えば、図１５で示されるように、時刻ｔ１２０において、排出パルス線ＯＦＧより排出パルスＯＦＧをローレベルにして発生する。

ステップＳ９６において、ローレベルの排出パルスＯＦＧにより、全ての画素の排出トランジスタＴＲ＿ＯＦＧのゲート電極がオフの状態となり、全ての画素のフォトダイオードＰＤの受光信号としての電荷が蓄積される状態となり、いわゆる、露光期間が開始される。

そして、ステップＳ９７において、カラム処理部１１３は、サンプルホールドタイミングパルスＳＨＮに基づいて、垂直信号線１１７（ＶＳＬ）より供給されてくる受光信号をリセットレベルの情報として記憶する。すなわち、第（ｎ−１）行目の次のタイミングで露光期間が開始される場合、図１５における点線で示される時刻ｔ１２０乃至ｔ１２１近傍のタイミングにおいて、リセットレベルの受光信号が読み出される。

ステップＳ９８において、システム制御部１１５’’は、処理対象行であるダミー行１１１ａの画素に対して、第１の転送パルス線ＲＯＧより第１の転送パルスＲＯＧを発生する。例えば、第（ｎ−１）行の処理の後のタイミングで露光期間を開始する場合、図１５の時刻ｔ１２２乃至ｔ１２３において、ダミー行に対して、第１の転送パルスＲＯＧを発生する。これにより、ダミー行のメモリ部ＭＥＭに蓄積されていた電荷が、浮遊拡散領域ＦＤに転送される。ただし、ダミー行のフォトダイオードＰＤは、光電変換をしないので、メモリ部ＭＥＭに蓄積されている電荷はゼロであるので、理想的には浮遊拡散領域ＦＤに転送されている受光信号もゼロとなる。このとき、同時に、システム制御部１１５’’は、カラム処理部１１３に対してサンプルホールドタイミングパルスＳＨＳを発生する。すなわち、ダミー行の画素に対して、図１５の時刻ｔ１２４乃至ｔ１２５といった、選択パルスＳＥＬの発生期間内に、サンプルホールドタイミングパルスＳＨＳが発生され、処理は、ステップＳ９０に進む。

そして、ステップＳ９０において、カラム処理部１１３は、サンプルホールドタイミングパルスＳＨＳに基づいて、垂直信号線１１７（ＶＳＬ）より供給されてくる受光信号を信号レベルの情報として記憶する。すなわち、第（ｎ−１）行目の次のタイミングで露光期間が開始される場合、図１５における点線で示される時刻ｔ１２４乃至ｔ１２５近傍のタイミングにおいて、信号レベルの受光信号が読み出される。

ステップＳ９１において、カラム処理部１１３は、記憶している信号レベルの受光信号から、リセットレベルの受光信号の値を減算することにより差分を求め、求めた差分を対応する行における各画素の信号レベルとして、水平駆動部１１４により列選択されたタイミングで順次受光信号を信号処理部１１８に供給する。

以上のような処理により、実質的に、図３のＣＭＯＳイメージセンサ１００における場合と同様に、電源変動を最小限にすることが可能となり、結果として、ノイズを低減することが可能となる。さらに、リセットレベルの受光信号を先に読み出し、その後に、信号レベルの受光信号を読み出すようにしたことにより、信号レベルの大きさにより生じるリセットレベルのばらつきを低減することができるので、図１１のＣＭＯＳイメージセンサ１００は、図３におけるＣＭＯＳイメージセンサ１００におけるよりも、より高い精度で信号レベルを測定することが可能となり、さらに高い精度でのノイズの低減を図ることが可能となる。

尚、ダミー行の読み出しが終了すると、第ｎ行の処理となるため、図１５で示されるように、第ｎ行のリセットパルスＲＳＴが時刻ｔ２０３乃至ｔ１２７において発生される。そして、その後、選択パルスＳＥＬが時刻ｔ１２７乃至ｔ１３４において発生される。その間に時刻ｔ１２８乃至ｔ１２９において、サンプルホールドタイミングパルスＳＨＮが発生され、時刻ｔ１３０乃至ｔ１３１において第１の転送パルスＲＯＧが発生されて、第ｎ行の各画素のリセットレベルが読み出される。さらに、時刻ｔ１３２乃至ｔ１３３の近傍において、サンプルホールドタイミングパルスＳＨＳが発生され、第ｎ行の各画素の信号レベルが読み出される。

そして、第ｎ行の処理が終了すると、第（ｎ＋１）行の処理となるため、図１５で示されるように、第（ｎ＋１）行のリセットパルスＲＳＴが時刻ｔ２０４乃至ｔ１３５において発生される。そして、その後、選択パルスＳＥＬが時刻ｔ１３５乃至ｔ１４２において発生される。その間に時刻ｔ１３６乃至ｔ１３７において、サンプルホールドタイミングパルスＳＨＮが発生され、第（ｎ＋１）行の各画素のリセットレベルが読み出される。さらに、時刻ｔ１３８乃至ｔ１３９において第１の転送パルスＲＯＧが発生されて、時刻ｔ１４０乃至ｔ１４１において、サンプルホールドタイミングパルスＳＨＳが発生され、第（ｎ＋１）行の各画素の信号レベルが読み出される。

すなわち、以上の処理により、排出パルスＯＦＧが発生されて排出トランジスタＴＲ＿ＯＦＧがオフにされるタイミングにおいて、画像に寄与しないダミー行に対して、行単位の読み出し処理と同様の処理を実行することで、ノイズの影響を受け易いタイミングにおける読み出しを回避することが可能となり、結果として、ノイズの発生を低減することが可能となる。さらに、リセットレベルの受光信号を先に読み出し、後に信号レベルの受光信号を読み出すようにしたので、信号レベルに伴って発生するリセットレベルのばらつきを抑制することが可能となり、より高い精度で信号レベルを読み出すことができるので、ノイズによる影響をさらに低減することが可能となる。

尚、以上においては、排出パルスＯＦＧがローレベルに設定されて、排出トランジスタＴＲ＿ＯＦＧがオフにされるとき、ダミー行の画素のリセットレベルの受光信号を読み出した後、信号レベルの受光信号を読み出す例について説明してきた。しかしながら、例えば、図８のＣＭＯＳイメージセンサ１００のようにダミー行１１１ａを含まない構成により、既に受光信号を読み出した行の画素のリセットレベルの受光信号を読み出した後、信号レベルの受光信号を読み出すようにしても同様の効果を得ることができる。

＜出力処理＞
次に、図１６のフローチャートを参照して、図１１のＣＭＯＳイメージセンサ１００のラインメモリ１０１およびセレクタ１０２による出力処理について説明する。尚、信号処理部１１８は、カラム処理部１１３より順次読み出されてくる受光信号を信号処理して、画素信号を生成し、生成した画素信号からなる画像情報を、順次行単位でラインメモリ１０１、およびセレクタ１０２に出力するものとする。この際、１行単位の画像情報には、各行の番号を指定するアドレス情報が含まれており、ダミー行の場合、ダミー行であることを示すアドレス情報が含まれている。

ステップＳ１１１において、セレクタ１０２は、信号処理部１１８より１行分の画像情報が出力されてきたか否かを判定し、１行分の画像情報が出力されてきたと判定されるまで、同様の処理を繰り返す。例えば、図１７のタイミングチャートにおける、時刻ｔ３０１乃至ｔ３０２おいては、信号処理部１１８より第（ｎ−１）行目の１行分の画像情報が出力されてきたと判定された場合、処理は、ステップＳ１１２に進む。尚、図１７においては、上から順に、行期間のタイミングを示す時刻、信号処理部１１８の出力信号、ラインメモリ１０１の出力信号、セレクタ１０２が選択する選択信号がラインメモリ１０１側であるのか、または信号処理部１１８側であるかを示すものであり、さらに、最下段が出力信号を示している。

ステップＳ１１２において、ラインメモリ１０１、およびセレクタ１０２は、供給されてきた１行分の画像情報を取得する。例えば、図１７の時刻ｔ３０１乃至ｔ３０２においては、ラインメモリ１０１、およびセレクタ１０２は、信号処理部１１８より第（ｎ−１）行目の１行分の画像情報を取得する。

ステップＳ１１３において、ラインメモリ１０１は、それまでに格納していた直前の１行分の画像情報をセレクタ１０２に供給すると共に、取得した新しい１行分の画像情報を格納する。すなわち、例えば、図１７の時刻ｔ３０１乃至ｔ３０２においては、ラインメモリ１０１は、それまでに格納していた第（ｎ−２）行目の１行分の画像情報を出力すると共に、信号処理部１１８より取得した第（ｎ−１）行目の１行分の画像情報を格納する。

ステップＳ１１４において、セレクタ１０２は、ラインメモリ１０１より供給されてきた１行分の画像情報のアドレス情報に基づいて、ラインメモリ１０１より供給されてきた１行分の画像情報がダミー行の画像情報であるか否かを判定する。

例えば、図１７の時刻ｔ３０１乃至ｔ３０２の場合、ラインメモリ１０１より供給されてくる１行分の画像情報は、第（ｎ−２）行目の１行分の画像情報であり、ダミー行の画像情報ではない。従って、ステップＳ１１４において、このような場合、処理はステップＳ１１５に進む。また、図１７の時刻ｔ３０２乃至ｔ３０３の場合、ラインメモリ１０１より供給されてくる１行分の画像情報は、第（ｎ−１）行目の１行分の画像情報であり、ダミー行の画像情報ではないので、このような場合も、処理はステップＳ１１５に進む。

ステップＳ１１５において、セレクタ１０２は、信号処理部１１８より出力されてきた１行分の画像情報を破棄し、ラインメモリ１０１より供給されてきた、直前の１行分の画像情報を出力する。そして、処理は、ステップＳ１１１に戻る。すなわち、図１７の時刻ｔ３０１乃至ｔ３０２の場合、セレクタ１０２は、ラインメモリ１０１より供給されてくる第（ｎ−２）行目の１行分の画像情報を出力する。また、図１７の時刻ｔ３０２乃至ｔ３０３の場合、セレクタ１０２は、ラインメモリ１０１より供給されてくる第（ｎ−１）行目の１行分の画像情報を出力する。

一方、ステップＳ１１４において、例えば、図１７の時刻ｔ３０３乃至ｔ３０４の場合、ラインメモリ１０１より供給されてくる１行分の画像情報は、ダミー行の１行分の画像情報であり、このような場合、処理はステップＳ１１６に進む。

ステップＳ１１６において、セレクタ１０２は、ラインメモリ１０１より供給されてきた画像情報を破棄して、信号処理部１１８より出力されてきた、取得した１行分の画像情報を出力する。すなわち、図１７の時刻ｔ３０３乃至ｔ３０４の場合、セレクタ１０２は、信号処理部１１８より出力されてくる第ｎ行目の１行分の画像情報を出力する。

ステップＳ１１７において、セレクタ１０２は、ステップＳ１１６の処理で出力した１行分の画像情報のアドレス情報から、出力した１行分の画像情報が１フレーム分の画像の最終行の画像情報であるか否かを判定する。

ステップＳ１１７において、最終行の画像情報ではないと判定された場合、処理は、ステップＳ１１８に進む。

ステップＳ１１８において、セレクタ１０２は、１行分の画像情報が信号処理部１１８より出力されてきたか否かを判定し、１行分の画像情報が信号処理部１１８より出力されてくるまで、同様の処理を繰り返す。そして、ステップＳ１１８において、例えば、１フレーム分の画像の画像情報が出力されてきた場合、処理は、ステップＳ１１６に戻り、信号処理部１１８より取得した１行分の画像情報をそのまま出力する。すなわち、例えば、時刻ｔ３０４乃至ｔ３０５の場合、セレクタ１０２は、信号処理部１１８より出力されてくる第（ｎ＋１）行目の１行分の画像情報を出力する。

一方、ステップＳ１１７において、最終行であると判定された場合、処理は、ステップＳ１１１に戻る。

以上の処理によりダミー行の画像情報が供給されてくるまでは、ラインメモリ１０１により１行分前のタイミングで取得した画像情報が出力され、ダミー行の画像情報が供給されてくると信号処理部１１８より出力されてきた１行分の画像情報がそのまま出力される。結果として、ダミー行の画像情報が供給されてきても、１フレーム分の画像を連続的に行単位で順次出力することが可能となる。

尚、以上においては、ラインメモリ１０１よりダミー行の画像情報が送られてきた場合に、セレクタ１０２が、ラインメモリ１０１より供給されてきた１行分の画像情報を破棄し、信号処理部１１８より出力されてきた１行分の画像信号を出力する例について説明してきた。しかしながら、画像に寄与しない画像情報が供給されてきた場合、信号処理部１１８より出力されてきた１行分の画像情報が出力されるようにすればよいので、図８のＣＭＯＳイメージセンサ１００を用いて、ダミー行の画像信号に代えて、既に、読み出し済みの行を再度読み出した画像情報の場合、同様に、信号処理部１１８からの画像信号を出力するようにしてもよい。

＜４．第４の実施の形態＞
＜単位画素のその他の構造＞
本技術は、以上のように説明してきた単位画素の構成のみならず、様々な単位画素の構成においても適用することが可能である。以降においては、適用が可能な単位画素の構造について説明する。

単位画素１２０は、浮遊拡散領域（容量）（フローティングディフュージョンとも称する）とは別に、光電変換素子から転送される光電荷を保持（蓄積）する電荷保持領域（以下、「メモリ部」とも称する）を有する構造とすることができる。

図１８は、単位画素１２０の構造の実施の形態の構成例を示す単位画素１２０Ａの構成を示す図である。

単位画素１２０Ａは、光電変換素子として例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１上に形成されたＰ型ウェル層１３２に対して、Ｐ型層１３３を基板表面側に形成してＮ型埋め込み層１３４を埋め込むことによって形成される埋め込み型フォトダイオードである。

単位画素１２０Ａは、フォトダイオード１２１に加えて、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。なお、メモリ部１２３および浮遊拡散領域１２５は遮光されている。

第１転送ゲート１２２は、フォトダイオード１２１で光電変換され、その内部に蓄積された電荷を、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることによって転送する。メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を蓄積する。メモリ部１２３が埋め込みチャネル１３５によって形成されていることで、Ｓｉ−ＳｉＯ２界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。

このメモリ部１２３において、その上部にゲート電極１２２Ａを配置し、そのゲート電極１２２Ａに転送パルスＴＲＸを印加することでメモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることで、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。

第２転送ゲート１２４は、メモリ部１２３に蓄積された電荷を、ゲート電極１２４Ａに転送パルスＴＲＧが印加されることによって転送する。浮遊拡散領域１２５は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。

単位画素１２０Ａはさらに、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８を有している。リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８は、図１８の例では、ＮチャネルのＭＯＳトランジスタを用いている。しかし、図１８で例示したリセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

リセットトランジスタ１２６は、電源ＶＤＤと浮遊拡散領域１２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによって浮遊拡散領域１２５をリセットする。増幅トランジスタ１２７は、ドレイン電極が電源ＶＤＤに接続され、ゲート電極が浮遊拡散領域１２５に接続されており、浮遊拡散領域１２５の電圧を読み出す。

選択トランジスタ１２８は、例えば、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１２０Ａを選択する。なお、選択トランジスタ１２８については、電源ＶＤＤと増幅トランジスタ１２７のドレイン電極との間に接続した構成を採ることも可能である。

なお、浮遊拡散領域１２５、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。

単位画素１２０Ａはさらに、フォトダイオード１２１の蓄積電荷を排出するための電荷排出部１２９を有している。この電荷排出部１２９は、露光開始時にゲート電極１２９Ａに制御パルスＡＢＧが印加されることで、フォトダイオード１２１の電荷をＮ型層のドレイン部１３６に排出する。電荷排出部１２９はさらに、露光終了後の読み出し期間中にフォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部１３６には、所定の電圧ＶＤＤが印加されている。

また、単位画素１２０Ａでは、フォトダイオード１２１の蓄積電荷を排出したり、フォトダイオード１２１で電荷が溢れるのを防止したりするために電荷排出部１２９を設ける構成を採っている。これに対して、転送パルスＴＲＸ，ＴＲＧおよびリセットパルスＲＳＴを全てアクティブ（本例では、“Ｈ”レベル）状態にする構成を採ることによっても、電荷排出部１２９と同等の作用効果を得ることができる。

ここで、電荷保持領域としてのメモリ部１２３のゲート電極、即ち、第１転送ゲート１２２のゲート電極１２２Ａの電位について説明する。

本実施形態においては、電荷保持領域としてのメモリ部１２３のゲート電極の電位が、第１転送ゲート１２２および第２転送ゲート１２４のうち少なくともいずれか、たとえば第１転送ゲート１２２を非導通状態とする期間に、ピニング状態とする電位に設定される。より具体的には、第１転送ゲート１２２若しくは第２転送ゲート１２４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１２２Ａ，１２４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるように設定される。

本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧がＰ型ウェル層１３２に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。

第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。

第１転送ゲート１２２のゲート電極１２２Ａの電位を、Ｐ型ウェル層１３２に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１２３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１２３上に形成されるゲート電極１２２Ａのオフ（ＯＦＦ）電位を、Ｐ型ウェル層１３２に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１２３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。

なお、図１８の構成においては、メモリ部１２３の端部に、第２転送ゲート１２４のゲート電極１２４Ａが存在することから、このゲート電極１２４Ａも負電位とすることで、メモリ部１２３の端部で発生す暗電流を同様に抑えることが可能である。

ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１２１に蓄積された電荷を、遮光されたメモリ部１２３および浮遊拡散領域１２５へ転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。

なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素なども含まれる。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつに高速に走査するものも含まれる。

尚、図１８のフォトダイオード１２１、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５は、それぞれ、図１２のフォトダイオードＰＤ、第２の転送ゲートＴＲ＿ＴＲＧ、浮遊拡散領域ＦＤ２、第１の転送ゲートＴＲ＿ＲＯＧ、および浮遊拡散領域ＦＤに対応するものであり、対応した動作により、同様の作用効果を奏する。

＜単位画素のその他の第１構成例＞
本技術は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。以下、本技術が適用可能なその他の単位画素の構造について説明する。なお、以下の図において、図１８と対応する部分には同一符号を付してあり、その説明は適宜省略する。

図１９は、単位画素１２０のその他の第１構成例である単位画素１２０Ｂの構造を示す図である。

単位画素１２０Ｂでは、図１８の単位画素１２０Ａにおける第１転送ゲート１２２とメモリ部１２３が省略され、Ｐ型ウェル層１３２を挟んで、フォトダイオード１２１と浮遊拡散領域１２５が隣接する配置となっている。フォトダイオード１２１と浮遊拡散領域１２５の間のＰ型ウェル層１３２の上側には、第２転送ゲート１２４が配置されている。

単位画素１２０Ｂにおけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード１２１の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード１２１のＰＮ接合容量に光電荷が蓄積される。露光期間終了時点で、第２転送ゲート１２４が全画素同時にＯＮされ、蓄積された光電荷が全て浮遊拡散領域１２５へと転送される。第２転送ゲート１２４を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域１２５で保持される。その後、浮遊拡散領域１２５で保持された光電荷が、順次、画素信号として垂直信号線１１７を通して読み出される。最後に、浮遊拡散領域１２５がリセットされ、しかる後、リセットレベルが読み出される。

尚、図１９のフォトダイオード１２１、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５は、それぞれ、図４のフォトダイオードＰＤ、転送ゲートＴＲ＿ＲＯＧ、および浮遊拡散領域ＦＤに対応するものであり、対応した動作により、同様の作用効果を奏する。

＜単位画素のその他の第２構成例＞
図２０は、単位画素１２０のその他の第２構成例である単位画素１２０Ｃの構造を示す図である。

単位画素１２０Ｃでは、ゲート電極１２２Ａの下で、かつ、フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した点が図１８の単位画素１２０Ａと異なる。

オーバーフローパス１３０を形成するためには、不純物拡散領域１３７のポテンシャルを低くする必要がある。不純物拡散領域１３７に軽くＮ不純物をドープしてＰ不純物濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。あるいはポテンシャルバリア形成の際に不純物拡散領域１３７にＰ不純物をドープする場合はその濃度を下げることで、Ｐ−の不純物拡散領域１３７を形成することができる。

単位画素１２０Ｃでは、低照度での発生電荷を優先的にフォトダイオード１２１で蓄積する手段として、フォトダイオード１２１とメモリ部１２３との境界部分に形成されたオーバーフローパス１３０が用いられる。

フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ−の不純物拡散領域１３７を設けることで境界部分のポテンシャルが下がる。このポテンシャルが下がった部分がオーバーフローパス１３０となる。そして、フォトダイオード１２１で発生し、オーバーフローパス１３０のポテンシャルを超えた電荷は、自動的にメモリ部１２３に漏れて、蓄積される。換言すれば、オーバーフローパス１３０のポテンシャル以下の発生電荷はフォトダイオード１２１に蓄積される。

オーバーフローパス１３０は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス１３０は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード１２１での光電変換によって発生し、オーバーフローパス１３０のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部１２３へ転送する。

なお、図２０の例では、Ｐ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造が採用されている。しかし、Ｐ−の不純物拡散領域１３７を設ける代わりに、Ｎ−の不純物拡散領域１３７を設けることによりオーバーフローパス１３０を形成した構造をとることも可能である。

尚、図２０のフォトダイオード１２１、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５は、それぞれ、図１２のフォトダイオードＰＤ、第２の転送ゲートＴＲ＿ＴＲＧ、メモリ部ＭＥＭ、第１の転送ゲートＴＲ＿ＲＯＧ、および浮遊拡散領域ＦＤに対応するものであり、対応した動作により、同様の作用効果を奏する。

＜単位画素のその他の第３構成例＞
図２１は、単位画素１２０のその他の第３構成例である単位画素１２０Ｄの構造を示す図である。

単位画素１２０Ｄは、図１９の単位画素１２０Ｂの構成に、浮遊拡散領域１２５と同様のメモリ部１２３が設けられた構成となっている。即ち、単位画素１２０Ｄでは、第１転送ゲート１２２のゲート電極１２２Ａがフォトダイオード１２１とメモリ部１２３の境界のＰ型ウェル層１３２の上部に設けられている。また、単位画素１２０Ｄでは、メモリ部１２３が浮遊拡散領域１２５と同様のＮ型層１３８によって形成される。

単位画素１２０Ｄにおけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード１２１に蓄積される。露光終了時点で、第１転送ゲート１２２が全画素同時にＯＮされ、蓄積された光電荷がメモリ部１２３へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域１２５がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部１２３の保持電荷が浮遊拡散領域１２５へ転送され、信号レベルが読み出される。

尚、図２１のフォトダイオード１２１、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５は、それぞれ、図１２のフォトダイオードＰＤ、第２の転送ゲートＴＲ＿ＴＲＧ、メモリ部ＭＥＭ、第１の転送ゲートＴＲ＿ＲＯＧ、および浮遊拡散領域ＦＤに対応するものであり、対応した動作により、同様の作用効果を奏する。

＜単位画素のその他の第４構成例＞
図２２は、単位画素１２０のその他の第４構成例である単位画素１２０Ｅの構造を示す図である。

図２０の単位画素１２０Ｃでは、メモリ部１２３が埋め込みチャネル１３５によって形成された構成となっている。これに対して、図２２の単位画素１２０Ｅでは、メモリ部１２３を、埋め込み型のＮ型拡散領域１３９によって形成した構成が採用されている。

メモリ部１２３をＮ型拡散領域１３９によって形成した場合であっても、埋め込みチャネル１３５によって形成した場合と同様の作用効果を得ることができる。具体的には、Ｐ型ウェル層１３２の内部にＮ型拡散領域１３９を形成し、基板表面側にＰ型層１４０を形成することで、Ｓｉ−ＳｉＯ２界面で発生する暗電流がメモリ部１２３のＮ型拡散領域１３９に蓄積されることを回避できるため画質の向上に寄与できる。

ここで、メモリ部１２３のＮ型拡散領域１３９の不純物濃度は、浮遊拡散領域１２５の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第２転送ゲート１２４によるメモリ部１２３から浮遊拡散領域１２５への電荷の転送効率を高めることができる。単位画素１２０Ｅにおけるグローバル露光動作は、図２０の単位画素１２０Ｃと同様である。

なお、図２２に示した単位画素１２０Ｅの構成では、メモリ部１２３を埋め込み型のＮ型拡散領域１３９によって形成したが、メモリ部１２３で発生する暗電流が増加することがあるものの、埋め込み型にしない構造としてもよい。

また、単位画素１２０Ｅの構成においても、図２０の単位画素１２０Ｃにおける場合と同様に電荷排出部１２９を省略し、転送パルスＴＲＸ，ＴＲＧおよびリセットパルスＲＳＴを全てアクティブ状態にする構成を採ることができる。この構成を採ることにより、電荷排出部１２９と同等の作用効果、即ちフォトダイオード１２１の電荷を排出し、また、読み出し期間中にフォトダイオード１２１で溢れた電荷を基板側に逃がすことができる。

尚、図２２のフォトダイオード１２１、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５は、それぞれ、図１２のフォトダイオードＰＤ、第２の転送ゲートＴＲ＿ＴＲＧ、メモリ部ＭＥＭ、第１の転送ゲートＴＲ＿ＲＯＧ、および浮遊拡散領域ＦＤに対応するものであり、対応した動作により、同様の作用効果を奏する。

＜単位画素のその他の第５構成例＞
図２３は、単位画素１２０のその他の第５構成例である単位画素１２０Ｆの構造を示す図である。

図２０の単位画素１２０Ｃでは、フォトダイオード１２１と浮遊拡散領域１２５の間に１つのメモリ部（ＭＥＭ）１２３が配置されていたが、図２３の単位画素１２０Ｆでは、さらにもう１つのメモリ部（ＭＥＭ２）１４２が配置されている。即ち、メモリ部が２段構成となっている。

第３転送ゲート１４１は、メモリ部１２３に蓄積された電荷を、ゲート電極１４１Ａに転送パルスＴＲＸ２が印加されることによって転送する。メモリ部１４２は、ゲート電極１４１Ａの下に形成されたＮ型の埋め込みチャネル１４３によって形成され、第３転送ゲート１４１によってメモリ部１２３から転送された電荷を蓄積する。メモリ部１４２が埋め込みチャネル１４３によって形成されていることで、Ｓｉ−ＳｉＯ２界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。

メモリ部１４２は、メモリ部１２３と同様の構成とされているので、メモリ部１２３と同様、変調を掛けた場合には、メモリ部１４２の飽和電荷量を変調を掛けない場合よりも増やすことができる。

単位画素１２０Ｆにおけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード１２１またはメモリ部１２３で保持される。メモリ部１４２は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。

尚、図２３のフォトダイオード１２１、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５は、それぞれ、図１２のフォトダイオードＰＤ、第２の転送ゲートＴＲ＿ＴＲＧ、メモリ部ＭＥＭ、第１の転送ゲートＴＲ＿ＲＯＧ、および浮遊拡散領域ＦＤに対応するものであり、対応した動作により、同様の作用効果を奏する。

本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

なお、上述した単位画素１２０、および１２０Ａ乃至１２０Ｆにおけるデバイス構造の導電型は一例に過ぎず、Ｎ型、Ｐ型が逆でも構わないし、また、Ｎ型基板１３１の導電型についてもＮ型、Ｐ型のどちらでも構わない

また、以上においては、信号レベルの読み出し等を行単位とする例について説明してきたが、必ずしも行単位の処理とする必要はなく、例えば、複数の画素単位であっても良いし、複数の行単位と複数の画素単位とであってもよい。

＜５．第５の実施の形態＞
＜本技術の固体撮像素子を適用したＣＭＯＳイメージセンサを備えた電子機器の構成例＞
図２４は、本技術の固体撮像素子を適用したＣＭＯＳイメージセンサを備えた電子機器としての、撮像装置の構成例を示すブロック図である。

図２４の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。

光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。

表示部３０５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いＳ／Ｎを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。

また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。

また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。

尚、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理は、もちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理を含むものである。

また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。

尚、本技術は、以下のような構成も取ることができる。
（１） 画素領域は、第１の領域と第２の領域とを含み、
前記第１の領域は、複数の画素からなる第１のセットであり、前記第１のセットの各画素は、第１の受光素子と、排出部とを含み、
前記第１の受光素子は、受光することにより受光信号として電荷を発生し、
前記排出部は、前記第１の受光素子の受光信号として発生された電荷を排出し、
前記第２の領域は、複数の画素からなる第２のセットであり、前記第２のセットの各画素は、第２の受光素子を含み、
前記第２の受光素子は、画像に寄与しない画素について、受光することにより受光信号として電荷を発生し、
前記第１の受光素子に対応する前記排出部からの電荷の排出が停止するタイミングにおいて、前記第２の受光素子に蓄積された受光信号が読み出される
固体撮像素子。
（２） 前記複数の画素からなる第２のセットは、前記画像に寄与しない所定行数分のダミー行からなる
（１）に記載の固体撮像素子。
（３） 前記第２の受光素子は、遮光されている
（１）または（２）に記載の固体撮像素子。
（４） 前記第２の受光素子は、既に、前記第１の受光素子として受光信号が読み出されている画素の受光素子である
（１）または（２）に記載の固体撮像素子。
（５） 前記第２のセットの各画素の回路構成、および回路配置は、前記第１のセットの各画素の回路構成、および回路配置と略同一である
（１）乃至（３）のいずれかに記載の固体撮像素子。
（６） 画素領域は、第１の領域と第２の領域とを含み、
前記第１の領域は、複数の画素からなる第１のセットであり、前記第１のセットの各画素は、第１の受光素子と、排出部とを含み、
前記第１の受光素子は、受光することにより受光信号として電荷を発生し、
前記排出部は、前記第１の受光素子の受光信号として発生された電荷を排出し、
前記第２の領域は、複数の画素からなる第２のセットであり、前記第２のセットの各画素は、第２の受光素子を含み、
前記第２の受光素子は、画像に寄与しない画素について、受光することにより受光信号として電荷を発生する固体撮像素子の駆動方法において、
前記第１の受光素子に対応する前記排出部からの電荷の排出が停止するタイミングにおいて、前記第２の受光素子に蓄積された受光信号を読み出す
固体撮像素子の駆動方法。
（７） 前記複数の画素からなる第２のセットは、前記画像に寄与しない所定行数分のダミー行からなる
（６）に記載の固体撮像素子の駆動方法。
（８） 前記第２の受光素子は、遮光されている
（６）または（７）に記載の固体撮像素子の駆動方法。
（９） 前記第２の受光素子は、既に、前記第１の受光素子として受光信号が読み出されている画素の受光素子である
（６）または（７）に記載の固体撮像素子の駆動方法。
（１０） 前記第２のセットの各画素の回路構成、および回路配置は、前記第１のセットの各画素の回路構成、および回路配置と略同一である
（６）乃至（８）のいずれかに記載の固体撮像素子の駆動方法。
（１１） 画素領域は、第１の領域と第２の領域とを含み、
前記第１の領域は、複数の画素からなる第１のセットであり、前記第１のセットの各画素は、第１の受光素子と、排出部とを含み、
前記第１の受光素子は、受光することにより受光信号として電荷を発生し、
前記排出部は、前記第１の受光素子の受光信号として発生された電荷を排出し、
前記第２の領域は、複数の画素からなる第２のセットであり、前記第２のセットの各画素は、第２の受光素子を含み、
前記第２の受光素子は、画像に寄与しない画素について、受光することにより受光信号として電荷を発生し、
前記第１の受光素子に対応する前記排出部からの電荷の排出が停止するタイミングにおいて、前記第２の受光素子に蓄積された受光信号が読み出される
電子機器。

１００ ＣＭＯＳイメージセンサ， １１１ 画素アレイ部， １１２ 垂直駆動部， １１３ カラム処理部， １１４ 水平駆動部， １１５，１１５’，１１５’’ システム制御部， １１８ 信号処理部

Claims (11)

1. 画素領域は、第１の領域と第２の領域とを含み、
   前記第１の領域は、複数の画素からなる第１の領域であり、前記第１の領域の各画素は、第１の受光素子、第１の排出部、および第１の保持部を含み、
   前記第１の受光素子は、受光することにより電荷を生成し、
   前記第１の排出部は、前記第１の受光素子で生成された前記電荷を排出し、
   前記第１の保持部は、前記第１の受光素子で生成した前記電荷を保持し、
   前記第２の領域は、複数の画素からなる第２の領域であり、前記第２の領域の各画素は、第２の受光素子、第２の排出部、および第２の保持部を含み、
   前記第２の受光素子は、画像に寄与しない、前記画像とは無関係の画素の電荷を生成し、
   前記第２の排出部は、前記第２の受光素子で生成された前記電荷を排出し、
   前記第２の保持部は、前記第２の受光素子で生成された前記電荷を保持し、
   前記第１および前記第２の受光素子は注目フレームより前のフレームの画像として保持した前記電荷を一括して前記第１および前記第２の保持部に転送し、その後、行単位で前記第１および前記第２の受光素子により保持された前記電荷を排出し、かつ、行単位で、前記第１および前記第２の保持部から前記電荷を読み出し、
   前記第１および前記第２の排出部により、前記第１および前記第２の受光素子の前記電荷の排出が停止され、前記第１および前記第２の受光素子による前記電荷の蓄積が開始され、読み出しが終了したフレームの次のフレームである前記注目フレームの先頭のタイミングで、前記第１および前記第２の保持部により、保持された前記電荷をリセットした後、前記第１および前記第２の受光素子に蓄積された前記電荷が転送され、
   再び前記第１および前記第２の排出部により、行単位で前記第１および前記第２の受光素子に蓄積された前記電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出される一連の動作が繰り返される場合、
   行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出されているとき、前記第１の受光素子に対応する前記第１の排出部からの前記電荷の排出が停止するタイミングで、前記第２の受光素子に蓄積された前記電荷が読み出される
   固体撮像素子。
2. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する前記第２の受光素子からなる、前記複数の画素からなる第２の領域は、所定行数分のダミー行からなる
   請求項１に記載の固体撮像素子。
3. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、遮光されている
   請求項２に記載の固体撮像素子。
4. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、既に、前記第１の受光素子として受光信号が読み出されている画素の受光素子である
   請求項２に記載の固体撮像素子。
5. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する複数の画素からなる、前記第２の領域の各画素の回路構成、および回路配置は、前記第１の領域の各画素の回路構成、および回路配置と略同一である
   請求項１に記載の固体撮像素子。
6. 画素領域は、第１の領域と第２の領域とを含み、
   前記第１の領域は、複数の画素からなる第１の領域であり、前記第１の領域の各画素は、第１の受光素子、第１の排出部、および第１の保持部を含み、
   前記第１の受光素子は、受光することにより電荷を生成し、
   前記第１の排出部は、前記第１の受光素子で生成された前記電荷を排出し、
   前記第１の保持部は、前記第１の受光素子で生成した前記電荷を保持し、
   前記第２の領域は、複数の画素からなる第２の領域であり、前記第２の領域の各画素は、第２の受光素子、第２の排出部、および第２の保持部を含み、
   前記第２の受光素子は、画像に寄与しない、前記画像とは無関係の画素の電荷を生成し、
   前記第２の排出部は、前記第２の受光素子で生成された前記電荷を排出し、
   前記第２の保持部は、前記第２の受光素子で生成された前記電荷を保持する固体撮像素子の駆動方法において、
   前記第１および前記第２の受光素子注目フレームより前のフレームの画像として保持した前記電荷を一括して前記第１および前記第２の保持部に転送し、その後、行単位で前記第１および前記第２の受光素子により保持された前記電荷を排出し、かつ、行単位で、前記第１および前記第２の保持部から前記電荷を読み出し、
   前記第１および前記第２の排出部により、前記第１および前記第２の受光素子の前記電荷の排出が停止され、前記第１および前記第２の受光素子による前記電荷の蓄積が開始され、読み出しが終了したフレームの次のフレームである前記注目フレームの先頭のタイミングで、前記第１および前記第２の保持部により、保持された前記電荷をリセットした後、前記第１および前記第２の受光素子に蓄積された前記電荷が転送され、
   再び前記第１および前記第２の排出部により、行単位で前記第１および前記第２の受光素子に蓄積された電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出される一連の動作が繰り返される場合、
   行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出されているとき、前記第１の受光素子に対応する前記第１の排出部からの前記電荷の排出が停止するタイミングで、前記第２の受光素子に蓄積された前記電荷を読み出す
   固体撮像素子の駆動方法。
7. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する前記第２の受光素子からなる、前記複数の画素からなる第２の領域は、前記画像に寄与しない所定行数分のダミー行からなる
   請求項６に記載の固体撮像素子の駆動方法。
8. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、遮光されている
   請求項７に記載の固体撮像素子の駆動方法。
9. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する、前記第２の受光素子は、既に、前記第１の受光素子として受光信号が読み出されている画素の受光素子である
   請求項７に記載の固体撮像素子の駆動方法。
10. 前記画像に寄与しない、前記画像とは無関係の画素の前記電荷を発生する複数の画素からなる、前記第２の領域の各画素の回路構成、および回路配置は、前記第１の領域の各画素の回路構成、および回路配置と略同一である
    請求項６に記載の固体撮像素子の駆動方法。
11. 画素領域は、第１の領域と第２の領域とを含み、
    前記第１の領域は、複数の画素からなる第１の領域であり、前記第１の領域の各画素は、第１の受光素子、第１の排出部、および第１の保持部を含み、
    前記第１の受光素子は、受光することにより電荷を生成し、
    前記第１の排出部は、前記第１の受光素子で生成された前記電荷を排出し、
    前記第１の保持部は、前記第１の受光素子で生成した前記電荷を保持し、
    前記第２の領域は、複数の画素からなる第２の領域であり、前記第２の領域の各画素は、第２の受光素子、第２の排出部、および第２の保持部を含み、
    前記第２の受光素子は、画像に寄与しない、前記画像とは無関係の画素の電荷を生成し、
    前記第２の排出部は、前記第２の受光素子で生成された前記電荷を排出し、
    前記第２の保持部は、前記第２の受光素子で生成された前記電荷を保持し、
    前記第１および前記第２の受光素子は注目フレームより前のフレームの画像として保持した前記電荷を一括して前記第１および前記第２の保持部に転送し、その後、行単位で前記第１および前記第２の受光素子により保持された前記電荷を排出し、かつ、行単位で、前記第１および前記第２の保持部から前記電荷を読み出し、
    前記第１および前記第２の排出部により、前記第１および前記第２の受光素子の前記電荷の排出が停止され、前記第１および前記第２の受光素子による前記電荷の蓄積が開始され、読み出しが終了したフレームの次のフレームである前記注目フレームの先頭のタイミングで、前記第１および前記第２の保持部により、保持された前記電荷をリセットした後、前記第１および前記第２の受光素子に蓄積された前記電荷が転送され、
    再び前記第１および前記第２の排出部により、行単位で前記第１および前記第２の受光素子に蓄積された前記電荷が排出され、かつ、行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出される一連の動作が繰り返される場合、
    行単位で、前記第１および前記第２の保持部により保持された前記電荷が読み出されているとき、前記第１の受光素子に対応する前記第１の排出部からの前記電荷の排出が停止するタイミングで、前記第２の受光素子に蓄積された前記電荷が読み出される
    電子機器。

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