JP2014038155A - 光電気集積パッケージモジュール - Google Patents
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Abstract
【課題】 実装を容易にすると共に信号品質の低下を防止することが可能な光電気集積パッケージモジュールを提供する。
【解決手段】 光電気集積パッケージモジュールであって、シリコン基板４３上に電気配線４１及び光導波路４２が形成されたシリコンインターポーザ６０と、インターポーザ６０内に形成され、電気配線４１に電気接続されると共に光導波路４２に光結合された光半導体素子５０と、インターポーザ６０内に形成され、光半導体素子５０に電気接続された電気回路素子２０と、インターポーザ６０上に搭載され、電気回路素子２０と電気接続された半導体集積回路チップ１０と、を具備している。そして、半導体集積回路チップ１０は、電気回路素子２０を介して光半導体素子５０に電気信号を送信するか、又は電気回路素子２０を介して光半導体素子５０から電気信号を受信する。
【選択図】 図１
【解決手段】 光電気集積パッケージモジュールであって、シリコン基板４３上に電気配線４１及び光導波路４２が形成されたシリコンインターポーザ６０と、インターポーザ６０内に形成され、電気配線４１に電気接続されると共に光導波路４２に光結合された光半導体素子５０と、インターポーザ６０内に形成され、光半導体素子５０に電気接続された電気回路素子２０と、インターポーザ６０上に搭載され、電気回路素子２０と電気接続された半導体集積回路チップ１０と、を具備している。そして、半導体集積回路チップ１０は、電気回路素子２０を介して光半導体素子５０に電気信号を送信するか、又は電気回路素子２０を介して光半導体素子５０から電気信号を受信する。
【選択図】 図１
Description
本発明の実施形態は、光電気集積パッケージモジュールに関する。
近年、電子デバイスの高性能化とマルチメディアコンテンツの大容量化により、情報通信機器における信号処理量が増大している。これに伴って、電子デバイス内外の配線における信号伝送速度が増大し、伝送損失や電磁ノイズ干渉が問題となってきている。このため、高速かつ低ノイズという特徴を有する光信号伝送に注目が集まってきており、種々の光電気集積パッケージモジュールが提案されている。
発明が解決しようとする課題は、実装を容易にすると共に信号品質の低下を防止することが可能な光電気集積パッケージモジュールを提供することである。
実施形態の光電気集積パッケージモジュールは、シリコン基板上に電気配線及び光導波路が形成されたシリコンインターポーザと、前記シリコンインターポーザ内に形成され、前記電気配線に電気接続されると共に前記光導波路に光結合された光半導体素子と、前記シリコンインターポーザ内に形成され、前記光半導体素子に電気接続された電気回路素子と、前記シリコンインターポーザ上に搭載され、前記電気回路素子と電気接続された半導体集積回路チップと、を具備している。そして、前記半導体集積回路チップは、前記電気回路素子を介して前記光半導体素子に電気信号を送信するか、又は前記電気回路素子を介して前記光半導体素子から電気信号を受信する。
以下、実施形態の光電気集積パッケージモジュールを、図面を参照して説明する。
（第１の実施形態）
＜光電気集積パッケージモジュールの構成＞
図１（ａ）〜（ｃ）は、第１の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は光電気集積パッケージモジュールの上面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は光電気集積パッケージモジュールの回路図である。
＜光電気集積パッケージモジュールの構成＞
図１（ａ）〜（ｃ）は、第１の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は光電気集積パッケージモジュールの上面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は光電気集積パッケージモジュールの回路図である。
本実施形態に係わる光電気集積パッケージモジュールは、シリコン基板４３上に電気回路素子２０（２０ａ，２０ｂ）、電気配線４１、光導波路４２、及び光半導体素子５０（５０ａ，５０ｂ）を形成したシリコンインターポーザ６０上に、半導体集積回路チップ１０（１０ａ，１０ｂ）を搭載することにより形成されている。
光半導体素子５０は、シリコンインターポーザ６０のシリコン基板４３上に相互に離間して設けられており、一方が発光素子５０ａであり、他方が受光素子５０ｂである。半導体集積回路チップ１０及び電気回路素子２０は、発光素子５０ａ及び受光素子５０ｂ側にそれぞれ設けられている。即ち、発光素子５０ａ側でシリコンインターポーザ６０内に第１の電気回路素子２０ａが設けられ、受光素子５０ｂ側でシリコンインターポーザ６０内に第２の電気回路素子２０ｂが設けられている。さらに、発光素子５０ａ側でシリコンインターポーザ６０上に第１の半導体集積回路チップ１０ａが搭載され、受光素子５０ｂ側でシリコンインターポーザ６０上に第２の半導体集積回路チップ１０ｂが搭載されている。
半導体集積回路チップ１０は、例えば２２ｎｍ世代のＣＭＯＳプロセスにより製造された１０ｍｍ×１０ｍｍのシステムＬＳＩであり、様々な数値計算や情報処理、機器制御などを行う。この半導体集積回路チップ１０は、例えば直径５０μｍ、ピッチ１００μｍのはんだバンプ３１（３１ａ，３１ｂ）を介してシリコンインターポーザ６０上に搭載され、シリコンインターポーザ６０の電気配線４１に電気接続されている。
シリコンインターポーザ６０は、シリコン基板４３上に電気回路素子２０（２０ａ，２０ｂ）、電気配線４１、光導波路４２、及び光半導体素子５０（５０ａ，５０ｂ）を形成したものであり、例えば３０ｍｍ×２０ｍｍで厚さ４００μｍとする。
光導波路４２は、例えばクラッドがシリコン酸化膜、コアがシリコンで形成された光導波路であり、コアの断面積は３００ｎｍ×３００ｎｍである。光導波路４２ではクラッドよりも屈折率が高いコアに光を閉じ込めることができるため、光導波路４２に沿って光信号の伝搬が可能となっている。
光半導体素子５０は、例えば外形５０μｍ、内径３０μｍのリング形状を有する光半導体素子であり、発光素子５０ａは電気信号（電流信号）を光信号に変換し、受光素子５０ｂは光信号を電気信号（電流信号）に変換する。光半導体素子５０は、電気配線４１に電気接続されると共に光導波路４２に光結合されており、発光素子５０ａと受光素子５０ｂの間で電気信号入出力の光信号伝送が可能となっている。
発光素子５０ａは、より具体的にはレーザダイオード素子である。発光素子５０ａでは、電流を流すことにより活性層にキャリアが注入され、注入キャリアの再結合により誘導放出が生じる。誘導放出された光は、全反射によりリング状の共振器内を周回し、リング周長で決まる特定の波長においてレーザ発振する。
受光素子５０ｂは、より具体的にはフォトダイオード素子である。受光素子５０ｂでは、ｐｎ接合部の空乏層に光信号が入射されると、キャリアが励起されることにより電気信号が生成される。また、受光素子５０ｂにダイオードの逆方向電圧を加えることにより、感度の向上や高速応答が可能となる。
光半導体素子５０と光導波路４２は、より具体的には分布結合（或いはエバネッセント結合）により光結合している。即ち、光半導体素子５０と光導波路４２は直接接してはいないが、発光素子５０ａからの染み出し成分（エバネッセント成分）が光導波路４２に結合するか、光導波路４２からの染み出し成分が受光素子５０ｂに結合することにより、光半導体素子５０と光導波路４２の光結合が実現している。このような光結合では、ビーム径の拡大又は縮小を行うスポットサイズ変換器や光路変換を行う偏向ミラーが不要なため、シリコンインターポーザ６０の形成プロセスが簡易になるだけでなく、シリコンインターポーザの小型化及び薄型化が可能となる。
光半導体素子５０は、例えば後述するように、化合物半導体基板上に形成した厚さ１μｍの多層構造を光導波路４２が形成されたシリコン基板４３に転写して光導波路４２に位置合わせしてパターニングすることによりシリコン基板４３上（シリコンインターポーザ６０内）に形成されている。これにより、光半導体素子５０と光導波路４２の位置合わせを正確に行うことができ、高い光結合効率を実現することが可能となる。
なお、光半導体素子５０は、別チップからなる光半導体素子をシリコン基板４３若しくはシリコンインターポーザ６０上に実装したものではなく、上述のように、シリコン基板４３上で直接パターニング形成され、シリコンインターポーザ６０内に埋め込まれているものである。即ち、光半導体素子５０は、電気配線４１よりも下層（シリコン基板４３側）に配置されて絶縁体で完全に埋め込まれており、シリコンインターポーザ６０の表面には露出していないものとする。これにより、光半導体素子５０の表面が保護されるため、後述する半導体集積回路チップモジュール３０の実装において、加熱や物理的衝撃によって光半導体素子５０にダメージが入ることを防ぐことができる。また、上述の高い光結合効率や、分布結合による小型の光結合を実現することが可能となる。
逆に、光半導体素子５０として端面出射型の半導体レーザチップや面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting LASER）チップ、或いは表面入射型のフォトダイオードチップを用い、シリコンインターポーザ６０に例えばダイボンド実装した場合、光導波路４２のサイズ（本例では断面サイズが３００ｎｍ×３００ｎｍ）よりも大きな実装位置ずれ（例えば１０μｍ）が発生して光結合効率が著しく低下する恐れがある。また、光導波路４２との光結合のために、ビーム径の拡大又は縮小を行うスポットサイズ変換器や光路変換を行う４５°ミラーを光導波路との光結合部分に形成する必要があり、シリコンインターポーザ６０の形成プロセスが複雑になるだけでなく、シリコンインターポーザ６０が大型若しくは厚型になる。
電気回路素子２０は、例えばＴａ−ＳｉＯ2 などのサーメット材料で形成された厚さ１００ｎｍの薄膜抵抗体であり、５０μｍ×５０μｍのサイズで抵抗値は１ｋΩである。電気回路素子２０は電気配線４１上に形成されており、これにより光半導体素子５０と電気接続されている。また、電気回路素子２０は、上層に絶縁膜が形成されることにより、光半導体素子５０と同様、シリコンインターポーザ６０内に埋め込まれている。即ち、上層を絶縁体で完全に覆われることにより、シリコンインターポーザ６０の表面には露出していないものとする。これにより電気回路素子２０が保護されるため、後述する半導体集積回路チップ１０の実装において、加熱や物理的衝撃によって電気回路素子２０にダメージが入ることを防ぐことができる。
電気配線４１は、例えばＴｉ／Ｐｔ／Ａｕの３層構造を有する合計厚さ１μｍの電気配線で形成されている。なお、電気配線４１及び電気回路素子２０の上部に、例えば感光性ポリイミドを形成してパターニングを行うことにより、表面の保護と絶縁を行うと共に、電気配線４１を一部露出させて電気接続端子を形成することが望ましい。
＜信号伝送動作＞
半導体集積回路チップ１０は、先述の通りはんだバンプ３１を介してシリコンインターポーザ６０上に搭載され、電気回路素子２０と電気接続されている。半導体集積回路チップ１０ａは、電気回路素子２０ａを介して発光素子５０ａに電気信号を送信し、発光素子５０ａは受信した電気信号（電流信号）を光信号に変換して送信する。また、受光素子５０ｂは、受信した光信号を電気信号（電流信号）に変換して出力し、半導体集積回路チップ１０ｂは電気回路素子２０ｂを介して受光素子５０ｂが出力した電気信号を受信する。このため、半導体集積回路チップ１０ａから半導体集積回路チップ１０ｂに向けて、高速かつ低ノイズの光信号伝送が可能となっている。光信号伝送の速度は例えば１０Ｇｂｐｓ以上とする。
半導体集積回路チップ１０は、先述の通りはんだバンプ３１を介してシリコンインターポーザ６０上に搭載され、電気回路素子２０と電気接続されている。半導体集積回路チップ１０ａは、電気回路素子２０ａを介して発光素子５０ａに電気信号を送信し、発光素子５０ａは受信した電気信号（電流信号）を光信号に変換して送信する。また、受光素子５０ｂは、受信した光信号を電気信号（電流信号）に変換して出力し、半導体集積回路チップ１０ｂは電気回路素子２０ｂを介して受光素子５０ｂが出力した電気信号を受信する。このため、半導体集積回路チップ１０ａから半導体集積回路チップ１０ｂに向けて、高速かつ低ノイズの光信号伝送が可能となっている。光信号伝送の速度は例えば１０Ｇｂｐｓ以上とする。
図１（ｃ）に示すように、半導体集積回路チップ１０ａは、インターフェース回路（送信回路）として、例えばｎＭＯＳトランジスタＭ１、ｐＭＯＳトランジスタＭ２からなるＣＭＯＳインバータ回路を有している。半導体集積回路チップ１０ｂは、インターフェース回路（受信回路）として、例えばｎＭＯＳトランジスタＭ３、ｐＭＯＳトランジスタＭ４からなるＣＭＯＳインバータ回路を有している。
半導体集積回路チップ１０ａ側では、出力がハイレベル（ｐＭＯＳトランジスタＭ２がＯＮ）のとき、電源電位ＶＤＤ（例えば３．３Ｖ）からｐＭＯＳトランジスタＭ２、電気回路素子２０ａ、発光素子５０ａを通って接地電位ＧＮＤまで電流が流れることにより光信号が生成される。一方、出力がロウレベル（ｎＭＯＳトランジスタＭ１がＯＮ）のとき、電気回路素子２０ａの半導体集積回路チップ１０ａ側の端子が接地電位ＧＮＤと同電位となるため発光素子５０ａに電流は流れず、光信号も生成されない。
出力がハイレベルのときに流れる電流は、抵抗素子である電気回路素子２０ａの電流電圧特性とダイオード素子である発光素子５０ａの電流電圧特性から求めることができる。即ち、図２に示したように、
Ｉ＝（ＶＤＤ−Ｖ）／Ｒ …（式１）
で表される電気回路素子２０ａの電流電圧特性（図２破線）と、
Ｉ＝Ｉｓ×［ｅｘｐ｛Ｖ／（ｎ×Ｖｔ）｝−１］ …（式２）
で表される発光素子５０ａの電流電圧特性（図２実線）の交点における電流となる。ここで、Ｉ：発光素子５０ａ及び電気回路素子２０ａの電流、Ｖ：発光素子５０ａの電圧、ＶＤＤ：半導体集積回路チップ１０ａの電源電圧、Ｒ：電気回路素子２０ａの抵抗値、Ｉｓ：飽和電流、ｎ：定数、Ｖｔ：熱電圧である。この電流値は電気回路素子２０ａの抵抗値Ｒ（図２破線の傾きに相当）によって決まるため、電気回路素子２０ａは電流制限素子として機能している。
Ｉ＝（ＶＤＤ−Ｖ）／Ｒ …（式１）
で表される電気回路素子２０ａの電流電圧特性（図２破線）と、
Ｉ＝Ｉｓ×［ｅｘｐ｛Ｖ／（ｎ×Ｖｔ）｝−１］ …（式２）
で表される発光素子５０ａの電流電圧特性（図２実線）の交点における電流となる。ここで、Ｉ：発光素子５０ａ及び電気回路素子２０ａの電流、Ｖ：発光素子５０ａの電圧、ＶＤＤ：半導体集積回路チップ１０ａの電源電圧、Ｒ：電気回路素子２０ａの抵抗値、Ｉｓ：飽和電流、ｎ：定数、Ｖｔ：熱電圧である。この電流値は電気回路素子２０ａの抵抗値Ｒ（図２破線の傾きに相当）によって決まるため、電気回路素子２０ａは電流制限素子として機能している。
ここで、発光素子５０ａにダイオードの立ち上がり電圧以上の電圧を印加すると、前記（式２）から電流が指数関数的に急激に増大する。そのため、電気回路素子２０ａを使用せず、半導体集積回路チップ１０ａの出力回路と発光素子５０ａを直接接続した場合、電源電位ＶＤＤから発光素子５０ａに多大な電流（例えば１００ｍＡ）が流れ、ｐＭＯＳトランジスタＭ２やこれに接続された電気配線の損傷、及び発光素子５０ａの素子破壊が生じる恐れがある。即ち本実施形態では、電流制限素子である電気回路素子２０ａの付加により、回路の信頼性向上をはかることが可能となっている。
一方、半導体集積回路チップ１０ｂ側では、受光素子５０ｂが光信号を受信して電流信号を生成する。これが電気回路素子２０ｂによって電圧信号に変換され、半導体集積回路チップ１０ｂのインターフェース回路で受信される。即ち、電気回路素子２０ｂは電流電圧変換素子として機能する。
発光素子５０ａからハイレベルに相当する光信号を受信した場合、受光素子５０ｂと電気回路素子２０ｂによってハイレベルに相当する電圧信号が生成される。これが半導体集積回路チップ１０ｂのインターフェース回路の閾値を超えれば、ハイレベルと判別される。また、発光素子５０ａからロウレベルに相当する光信号を受信した場合、受光素子５０ｂと電気回路素子２０ｂによってロウレベルに相当する電圧信号が生成される。これが半導体集積回路チップ１０ｂのインターフェース回路の閾値を超えなければ、ロウレベルと判別される。
例えば、発光素子５０ａのスロープ効率を０．５Ｗ／Ａ、発光素子５０ａから受光素子５０ｂへの光結合効率（導波路４２の損失を含む）を３ｄＢ、受光素子５０ｂの変換効率を０．６Ａ／Ｗ、受信回路の閾値を０．６Ｖとする。例えば、送信回路の出力がハイレベルのときに８ｍＡの電流が流れるとすると、発光素子５０ａにより４ｍＷの光信号が生成され、受光素子５０ｂは２ｍＷの光信号を受信する。次に、受光素子５０ｂは１．２ｍＡの電流信号を生成し、電気回路素子２０ｂは１．２Ｖの電圧信号を生成する。これは、受信回路の閾値よりも大きいためハイレベルと判別される。また、送信回路の出力がロウレベルのときに電流は流れないとすると、電気回路素子２０ｂによって生成される電圧信号は０Ｖである。これは受信回路の閾値よりも小さいためロウレベルと判別される。
一般に、電流電圧変換素子として抵抗素子を用いた場合、受光素子５０ｂの寄生容量値Ｃと抵抗素子の抵抗値Ｒで決まる遮断周波数（１／２πＣＲ）よりも高速の信号伝送ができない。しかしながら、本実施形態ではシリコンインターポーザ６０内に形成された寄生容量の小さい受光素子５０ｂを用いているため（例えば１０ｆＦ）、１ｋΩの電流電圧変換素子を用いた場合でも遮断周波数は約１６ＧＨｚ程度であり、１０Ｇｂｐｓ以上の高速信号伝送が可能である。
なお、図１（ｃ）では半導体集積回路チップ１０ａ，１０ｂ、受光素子５０ｂの電源電圧を全てＶＤＤとしたが、これらは必要に応じて適宜変更しても良い。例えば、発光素子５０ａの材料としてＧａＡｓ系を用いた場合、ダイオードの順方向電圧が例えば２Ｖになるため、半導体集積回路チップ１０ａの電源電圧は例えば３．３Ｖ以上とすることが望ましい。また、電気回路素子２０ｂに上述の通り１．２Ｖの電圧が発生した場合、受光素子５０ｂの両端電圧が１．２Ｖ低下することになり、受光素子５０ｂに十分な逆バイアス電圧を印加できなくなる恐れがある。そのため、受光素子１０ｂの電源電圧は３．３Ｖであることが望ましい。一方で、半導体集積回路チップ１０ｂのインターフェース回路はより小さな電圧振幅に感度を有する（より小さな閾値電圧を有する）ことが望ましく、電源電圧は例えば１．２Ｖであることが望ましい。
＜効果＞
半導体集積回路チップ１０とシリコンインターポーザ６０は共にシリコン基板を使用しているため、両者の熱膨張特性が略同一である。これにより、回路動作によってチップ温度が上昇した際、熱歪によるチップ破損や電気接続破壊などを防止し、信頼性の低下を抑制することが可能である。
半導体集積回路チップ１０とシリコンインターポーザ６０は共にシリコン基板を使用しているため、両者の熱膨張特性が略同一である。これにより、回路動作によってチップ温度が上昇した際、熱歪によるチップ破損や電気接続破壊などを防止し、信頼性の低下を抑制することが可能である。
半導体集積回路チップ１０は、上面から見て光半導体素子５０及び電気回路素子２０と重なるようにシリコンインターポーザ６０に搭載されている。これにより、光信号の送信または受信に必要な面積を最小化することが可能となっており、光電気集積パッケージモジュールの低コスト化が可能となっている。
本実施形態の光電気集積パッケージモジュールでは、電気回路素子２０及び光半導体素子５０がシリコンインターポーザ６０に内蔵されているため、半導体集積回路チップ１０をシリコンインターポーザ６０に搭載して電気接続するだけで光電気集積パッケージモジュールが完成する。このため、半導体集積回路チップ１０の搭載は位置合わせが容易であると共に、温度変化による光半導体素子５０と光導波路４２の光軸ずれ等の問題が起こらない。従って信頼性に優れている。
また、電気回路素子２０がシリコンインターポーザ６０内に予め形成されているため、例えばディスクリートの電気回路素子をシリコンインターポーザ６０上にはんだ実装する場合に比べて、はんだ量のばらつきや実装位置ずれに伴う寄生インピーダンスのばらつき抑制が可能である。従って、高品質の信号伝送が可能である。
光電気集積パッケージモジュールは、図３に示すように、電気配線４１に接続される貫通シリコン電極（ＴＳＶ、Thorough Si Via）６１（６１ａ，６１ｂ）やはんだバンプ６２（６２ａ，６２ｂ）をシリコンインターポーザ６０に形成すると共に、表面をモールド樹脂６３で保護し、パッケージ化しておくことが望ましい。これにより、本実施形態の光電気集積パッケージモジュールを外部基板に搭載することが可能となる。この結果、例えば本実施形態の光電気集積パッケージモジュールをサーバ等のシステム機器に組み込んで、システム機器の動作性能の向上をはかることが可能となる。
本実施形態では、光半導体素子５０が内部に形成されたシリコンインターポーザ６０を用いることにより、半導体集積回路チップ１０の近傍に光半導体素子５０を配置している。これにより、半導体集積回路チップ１０から光半導体素子５０までの距離が短くなるため、電気配線４１から放射される電磁ノイズの強度を低減し、電磁ノイズ干渉による電子機器の誤動作を防止して動作信頼性の向上が可能である。また、電気配線４１（伝送線路）での減衰や受信端での反射といった影響を低減して高品質の信号伝送が可能になる。なお、電気配線４１の距離は短ければ短いほど良いが、実効的には伝送信号の波長に比べて１／１０以下であることが望ましい。
このように本実施形態の光電気集積パッケージモジュールでは、送信側の半導体集積回路チップ１０ａと受信側の半導体集積回路チップ１０ｂとの間で、高速かつ低ノイズの光信号伝送が可能となっている。半導体集積回路チップ１０はシリコンインターポーザ６０上に搭載されており、両者の熱膨張特性が略同一のため信頼性の低下を抑制することが可能である。光電気集積パッケージモジュールは半導体集積回路チップ１０をシリコンインターポーザ６０に搭載するだけの簡単なプロセスで実現でき、光半導体素子５０と光導波路４２の光軸ずれ等の問題が起こらないため信頼性に優れている。半導体集積回路チップ１０は上面から見て光半導体素子５０と重なるようにシリコンインターポーザ６０に搭載されているため、実装面積を最小化することで光電気集積パッケージモジュールの低コスト化が可能である。
また、電気回路素子２０がシリコンインターポーザ６０内に予め形成されているため、寄生インピーダンスのばらつき抑制が可能であり、高品質の信号伝送が可能である。さらに、半導体集積回路チップモジュール３０の近傍に光半導体素子５０を配置することにより、電気配線４１から放射される電磁ノイズ強度を低減して電子機器の動作信頼性の向上が可能であると共に、電気配線４１での減衰や受信端での反射といった影響を低減して高品質の信号伝送が可能である。
＜製造方法＞
ここで、本実施形態の光電気集積パッケージモジュールの製造方法を示しておく。
ここで、本実施形態の光電気集積パッケージモジュールの製造方法を示しておく。
まず、シリコンインターポーザ６０の光導波路４２を形成する。具体的には、図４（ａ）に示すように、シリコン基板４３上に、ＣＶＤ（Chemical Vapor Deposition）によりシリコン酸化膜４４とシリコン層４５を順に形成する。次いで、図４（ｂ）に示すように、シリコン層４５をパターニングする。次いで、図４（ｃ）に示すように、ＣＶＤによりシリコン酸化膜４６を形成し、最後に、ＣＭＰ（Chemical Mechanical Polishing）により表面を平坦化する。
なお、シリコン基板４３として、シリコン基板と表面シリコンの間にＳｉＯ2 を挿入したＳＯＩ（Silicon On Insulator）基板を初めから用いても良い。この場合、表面シリコンは単結晶Ｓｉとすることができるため、光損失の小さい光導波路を形成することができる。一方、上述のようにＣＶＤによりシリコン層を形成した場合、表面シリコンは多結晶ＳｉやアモルファスＳｉとなり、単結晶Ｓｉに比べると光導波路の光損失が大きくなる。なお、光導波路４２のコアは、例えば単結晶Ｓｉ、微結晶Ｓｉ、多結晶Ｓｉ、アモルファスＳｉの他、ＳｉＮ、ＳｉＯＮ、ポリマー系の材料を用いても良い。
次に、化合物半導体基板上に形成した多層構造をシリコン基板４３に転写してパターニングすることにより、シリコン基板上にリング状の光半導体素子５０を形成する。
具体的には、図５（ａ）に示すように、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、ｎ−ＧａＡｓ基板５１上にｎ−ＧａＡｓバッファ層及びｎ−ＡｌＧａＡｓエッチングストップ層（図示せず）を形成した後、ｎ−ＧａＡｓコンタクト層５２、ｎ−ＡｌＧａＡｓクラッド層５３、ｎ−ＧａＡｓ光閉じ込め層５４、ＧａＡｓ活性層５５、ｐ−ＧａＡｓ光閉じ込め層５６、ｐ−ＡｌＧａＡｓクラッド層５７、ｐ−ＧａＡｓコンタクト層５８からなる多層構造５９を形成する。
次いで、図５（ｂ）に示すように、この化合物半導体基板の表面（多層構造５９側）及び先述のシリコン基板の表面（光導波路４２形成側）をＡｒプラズマ処理により活性化し、互いに対向させて接触させ、不活性ガス中において熱圧着して接合する。その後、図５（ｃ）に示すように、ウェットエッチングによりｎ−ＧａＡｓ基板５１、ｎ−ＧａＡｓバッファ層、ｎ−ＡｌＧａＡｓエッチングストップ層を除去し、ｎ−ＧａＡｓコンタクト層５２を露出させる。
次いで、図５（ｄ）に示すように、ｐ−ＧａＡｓコンタクト層５８が露出するまで多層構造５９をリング状にパターニングする。このときの上面図を図６に示す。続いて、図５（ｅ）に示すように、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８上に電気配線（電極）４１を形成する。
このようにして形成された光半導体素子５０は、発光素子としても受光素子としても機能することが可能である。これは、発光素子５０ａと受光素子５０ｂを同時に形成できることを意味する。即ち、発光素子５０ａと受光素子５０ｂの層構造を同一にすることで、結晶成長を１回で済ませることができる。また、発光素子５０ａと受光素子５０ｂは、それぞれの動作に適するようにパターニング形状を適宜変更しても良い。
なお、図５（ｅ）から分かるように、ｎ−ＧａＡｓコンタクト層５２とｐ−ＧａＡｓコンタクト層５８との表面高さが異なっている。そこで、図５（ｆ）に示すように、ＣＶＤによりシリコン酸化膜６５を形成してＣＭＰにより表面を平坦化し、感光性ポリイミド６６を塗布してパターニングを行った後に電気配線をパターニング形成する。これにより、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８に接続される電気配線４１を同じ高さに引き出すと共に、シリコンインターポーザ６０の電気配線４１を形成することが望ましい。
次いで、図５（ｇ）に示すように、スパッタによりＴａ及びＳｉを成膜し、酸素プラズマにてＳｉを酸化させてＴａ−ＳｉＯ2 膜を形成した後、パターニングを行って薄膜抵抗体からなる電気回路素子２０を形成すると共に、再び感光性ポリイミド６７を形成してパターニングを行う。これにより、シリコンインターポーザ６０の表面の保護と絶縁、及び電気接続端子の形成を行う。
最後に、リフローにより半導体集積回路チップ１０をシリコンインターポーザ６０に搭載することにより、光電気集積パッケージモジュールが完成する。リフロープロセスでは接合を補強するために、例えばアンダーフィル樹脂などを用いることが望ましい。
（第２の実施形態）
図７（ａ）〜（ｃ）は、第２の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は光電気集積パッケージモジュールの上面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は光電気集積パッケージモジュールの送信側の回路図である。なお、図１と同一部分には同一符号を付し、その詳しい説明は省略する。
図７（ａ）〜（ｃ）は、第２の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は光電気集積パッケージモジュールの上面図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は光電気集積パッケージモジュールの送信側の回路図である。なお、図１と同一部分には同一符号を付し、その詳しい説明は省略する。
＜構成・製造方法＞
本実施形態が先に説明した第１の実施形態と異なる点は、電気回路素子２０の構成である。本実施形態の電気回路素子２０は、単なる薄膜抵抗体ではなく、例えば９０ｎｍ世代のＣＭＯＳプロセスにより製造された１２ｍｍ×１２ｍｍ、厚さ５０μｍのドライバＩＣ（ドライバ回路素子）又はレシーバＩＣ（レシーバ回路素子）である。即ち、電気回路素子２０ａは、半導体集積回路チップ１０ａが出力した電気信号を元に発光素子５０ａを駆動するドライバＩＣであり、電気回路素子２０ｂは、受光素子５０ｂが出力した電気信号を増幅して半導体集積回路チップ１０ｂに送信するレシーバＩＣである。なお、電気回路素子２０は、トランシーバＩＣとレシーバＩＣの両方の回路を有するトランシーバＩＣであっても良い。
本実施形態が先に説明した第１の実施形態と異なる点は、電気回路素子２０の構成である。本実施形態の電気回路素子２０は、単なる薄膜抵抗体ではなく、例えば９０ｎｍ世代のＣＭＯＳプロセスにより製造された１２ｍｍ×１２ｍｍ、厚さ５０μｍのドライバＩＣ（ドライバ回路素子）又はレシーバＩＣ（レシーバ回路素子）である。即ち、電気回路素子２０ａは、半導体集積回路チップ１０ａが出力した電気信号を元に発光素子５０ａを駆動するドライバＩＣであり、電気回路素子２０ｂは、受光素子５０ｂが出力した電気信号を増幅して半導体集積回路チップ１０ｂに送信するレシーバＩＣである。なお、電気回路素子２０は、トランシーバＩＣとレシーバＩＣの両方の回路を有するトランシーバＩＣであっても良い。
半導体集積回路チップ１０と電気回路素子２０は、異なるプロセスにより製造された別チップとなっている。これは、次のような理由による。即ち、システムＬＳＩなどの主にロジック回路から構成される半導体集積回路チップでは、低コスト化、高速化、低消費電力化のために、最先端の微細プロセスが使用される。これに対し、ドライバＩＣ又はレシーバＩＣなどの主にアナログ回路から構成される電気回路素子２０では、最先端の微細プロセスでは使用できない高い電源電圧が必要とされること、更に微細化によりＭＯＳトランジスタの短チャネル効果や閾値ばらつきの影響が悪化することなどから、旧世代のプロセスが使用されるためである。
電気回路素子２０は、例えば直径５０μｍ、ピッチ１００μｍのはんだバンプ３１（３１ａ，３１ｂ）を介してシリコンインターポーザ６０に形成され、シリコンインターポーザ６０の電気配線４１に電気接続されている。また、電気回路素子２０は、例えばポリイミド樹脂４７によって、電気回路素子２０の表面高さまでシリコンインターポーザ６０内に埋め込まれている。即ち、下層及び側面を絶縁体で覆われることにより、シリコンインターポーザ６０の表面には電気回路素子２０の表面（電気接続端子）のみ露出しているものとする。これにより電気回路素子２０が保護されるため、後述する半導体集積回路チップ１０の実装において、加熱や物理的衝撃によって電気回路素子２０にダメージが入るのを防ぐことができる。
電気回路素子２０内には、ビア配線２１（２１ａ，２１ｂ）が形成され、表面（第１の主面）から電気回路素子２０内の素子形成層まで到達する電気配線経路、及び表面（第１の主面）からシリコンインターポーザ側の面（第２の主面）まで到達する電気配線経路が形成されている。電気回路素子２０には半導体集積回路チップ１０が搭載され、ビア配線２１の表面に形成された例えば直径２５μｍ、ピッチ５０μｍのＣｕマイクロバンプ２２（２２ａ，２２ｂ）を介して電気接続されている。これにより、半導体集積回路チップ１０の一部の電気入出力端子は、電気回路素子２０内の回路素子（例えばトランジスタや抵抗素子）に接続され、半導体集積回路チップ１０の別の一部の電気入出力端子は、シリコンインターポーザ６０の電気配線４１に接続されている。
電気回路素子２０のビア配線２１は、図８に示すようにして形成する。
即ち、図８（ａ）に示すような、バックグラインディングにより電気回路素子２０が切り出される前のウェハに対し、図８（ｂ）に示すように、ウェハの裏面を研削し、素子形成層２３から裏面までの距離が５０μｍ程度になるまで薄くする。その後、図８（ｃ）に示すように、エッチングにより裏面から多層配線層２４まで到達する直径１０μｍのビアホール２５を形成する。
次いで、図８（ｄ）に示すように、絶縁膜としてＳｉＯＮ、バリアメタルとしてＴｉ／ＴｉＮをビアホール２５の内壁に順に形成した後、スパッタによりＣｕシードメタル２６を形成する。その後、電解めっきによりビアホール２５内をＣｕで埋め込み、ＣＭＰにより表面を平坦化することにより、図８（ｅ）に示すようにビア配線２１を形成することができる。
次いで、再びＣｕシードメタルを形成し、レジストを塗布及びパターニングして電解めっきを行った後、レジスト及びＣｕシードメタルを除去することにより、図８（ｆ）に示すようにＣｕマイクロバンプ２２を形成する。最後に、ダイシングを行うことにより、ビア配線２１とＣｕマイクロバンプ２２が形成された電気回路素子２０が完成する。
ここで、半導体集積回路チップ１０のパッド電極表面にはＮｉ／Ａｕめっきを施し、電気回路素子２０のＣｕマイクロバンプ２２の表面にはＳｎ−Ａｇめっきを施しておく。これにより、半導体集積回路チップ１０のパッド電極を電気回路素子２０のＣｕマイクロバンプ２２に搭載して熱圧着することにより、両者をはんだ接続することが可能となる。なお、熱圧着の際にＮＣＰ（Non Conductive Paste）などの樹脂材を用いても良い。
電気回路素子２０は、半導体集積回路チップ１０よりも回路規模及び回路面積共に小さい。しかしながら、半導体集積回路チップ１０を搭載するため、電気回路素子２０の外形サイズは半導体集積回路チップ１０よりも大きくしている。この結果、電気回路素子２０内に十分な回路形成領域を確保できるため、例えば電気回路素子２０内にオンチップキャパシタを形成して、半導体集積回路チップ１０及び電気回路素子２０に供給される電源のデカップリングを行うことができる。これにより、電源ノイズを低減することができ、信号品質の向上が可能になる。
なお、電気回路素子２０のサイズは、半導体集積回路チップ１０のサイズよりも必ずしも大きくなくても良いが、少なくとも半導体集積回路チップ１０に形成された電気入出力端子領域のサイズよりも大きいことが望ましい。これにより、半導体集積回路チップ１０に形成された全ての電気入出力端子を、電気回路素子２０に接続することが可能となる。
＜効果＞
本実施形態の光電気集積パッケージモジュールでは、半導体集積回路チップ１０ａが出力した電気信号を元に電気回路素子２０ａが発光素子５０ａを駆動し、受光素子５０ｂが出力した電気信号を電気回路素子２０ｂが増幅して半導体集積回路チップ１０ｂに送信することにより、半導体集積回路チップ１０ａから半導体集積回路チップ１０ｂに向けて、高速かつ低ノイズの光信号伝送が可能となっている。
本実施形態の光電気集積パッケージモジュールでは、半導体集積回路チップ１０ａが出力した電気信号を元に電気回路素子２０ａが発光素子５０ａを駆動し、受光素子５０ｂが出力した電気信号を電気回路素子２０ｂが増幅して半導体集積回路チップ１０ｂに送信することにより、半導体集積回路チップ１０ａから半導体集積回路チップ１０ｂに向けて、高速かつ低ノイズの光信号伝送が可能となっている。
本実施形態の光電気集積パッケージモジュールにおいては、半導体集積回路チップ１０が電気回路素子２０に搭載され、Ｃｕマイクロバンプ２２とビア配線２１を介して電気接続されている。例えば、Ｃｕマイクロバンプ２２の高さを１０μｍ、ビア配線２１の高さを５０μｍとすると、半導体集積回路チップ１０と電気回路素子２０を接続する電気配線の距離は６０μｍとなる。これは、例えば周波数１０ＧＨｚの伝送信号が比誘電率４の誘電体中で有する波長１５ｍｍの約０．００４倍である。即ち、伝送信号の波長に比べて伝送線路の距離が十分小さいため、伝送線路での減衰や受信端での反射の影響は小さい。
このため、図７（ｃ）に示すように、半導体集積回路チップ１０ａの送信回路７１から電気回路素子２０ａに信号を伝送する場合、非終端の受信回路７２で信号を受信することができ、駆動回路７３で発光素子５０ａを駆動することができる。これにより、終端抵抗に受信回路７２の受信電圧を発生させるだけの電流を流す必要が無いため、消費電力の低減が可能である。なお、伝送線路での減衰や受信端での反射の影響が小さいと見なすためには、電気配線の距離が伝送信号の波長の１／１０以下であることが望ましい。
但しこの場合も、図９に示すように、電気信号の立ち上がりや立ち下がりの遷移が起きる箇所においてリンギングが発生する。これは、遷移が起きる箇所には伝送信号よりも高い周波数のスペクトル成分が含まれており、この成分が反射されるからである。このような反射には、大きな電磁ノイズが放射され、別の機器や素子に電磁ノイズが混入して誤動作を引き起こすという電磁ノイズ干渉（ＥＭＩ、Electromagnetic Interference）の問題がある。即ち、消費電力低減のために非終端の受信回路を用いただけの光電気集積パッケージモジュールには、実用性が低いという問題がある。
そのため本実施形態では、光半導体素子５０が内部に形成されたシリコンインターポーザ６０を用いることにより、半導体集積回路チップ１０の近傍に光半導体素子５０を配置している。これにより、半導体集積回路チップ１０と光半導体素子５０を接続する電気配線４１の距離が短くなるため、電気配線４１から放射される電磁ノイズの強度を低減することが可能になる。これにより、実用性が高い低消費電力の光電気集積パッケージモジュールの実現が可能になるものである。なお、電気配線４１の距離は短ければ短いほど良いが、実効的には伝送信号の波長に比べて１／１０以下であることが望ましい。これにより、半導体集積回路チップ１０と光半導体素子５０を接続する電気配線４１において、伝送線路での減衰や受信端での反射といった影響を低減することも可能であることは述べるまでもないことである。
このように本実施形態の光電気集積パッケージモジュールでは、第１の実施形態と同様に、半導体集積回路チップ１０ａ，１０ｂの間で、高速かつ低ノイズの光信号伝送が可能となっている。このとき、半導体集積回路チップ１０はシリコンインターポーザ６０に搭載されており、両者の熱膨張特性が略同一のため信頼性の低下を抑制することが可能である。また、半導体集積回路チップ１０をシリコンインターポーザ６０に搭載するだけの簡単なプロセスで実現でき、光半導体素子５０と光導波路４２の光軸ずれ等の問題が起こらないため信頼性に優れている。半導体集積回路チップ１０は上面から見て光半導体素子５０と重なるようにシリコンインターポーザ６０に搭載されているため、実装面積を最小化することで光電気集積パッケージモジュールの低コスト化が可能である。
また、電気回路素子２０がシリコンインターポーザ６０内に予め形成されているため、寄生インピーダンスのばらつき抑制が可能であり、高品質の信号伝送が可能である。さらに、電気配線４１から放射される電磁ノイズ強度を低減して電子機器の動作信頼性の向上が可能であると共に、電気配線４１での減衰や受信端での反射といった影響を低減して高品質の信号伝送が可能である。
また、本実施形態の光電気集積パッケージモジュールでは、半導体集積回路チップ１０と電気回路素子２０が積層され、電気回路素子２０は非終端の受信回路７２で信号を受信するため、消費電力の低減が可能である。さらに、半導体集積回路チップ１０の近傍に光半導体素子５０を配置することにより、非終端の受信回路７２が原因のリンギング発生による電磁ノイズ放射の影響を低減することができ、実用性の高い光電気集積パッケージモジュールを実現することが可能である。
（第３の実施形態）
図１０（ａ）（ｂ）は、第２の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。
図１０（ａ）（ｂ）は、第２の実施形態に係わる光電気集積パッケージモジュールの概略構成を説明するためのもので、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。
前記図１に示した光電気集積パッケージモジュールでは、上面から見て半導体集積回路チップ１０と重なるように光半導体素子５０が配置されている。これに対し本実施形態では、図１０に示すように、上面から見て半導体集積回路チップ１０の外側に光半導体素子５０を配置されている。この場合、光半導体素子５０の放熱が容易になる。ここで、伝送線路での減衰や受信端での反射の影響を十分小さくするために、電気配線の距離は伝送信号の波長の１／１０以下にするのが望ましい。
このような構成であれば、先に説明した第２の実施形態と同様の効果が得られるのは勿論のこと、半導体集積回路チップ１０からの発熱の影響を低減し、光半導体素子５０の温度特性の向上が可能となる。
（第４の実施形態）
図１１は、第４の実施形態に係わる光電気集積パッケージモジュールを説明するためのもので、半導体集積回路チップの送信回路と電気回路素子の受信回路を容量結合した例を示す回路構成図である。
図１１は、第４の実施形態に係わる光電気集積パッケージモジュールを説明するためのもので、半導体集積回路チップの送信回路と電気回路素子の受信回路を容量結合した例を示す回路構成図である。
前記図７に示した光電気集積パッケージモジュールでは、半導体集積回路チップ１０ａの送信回路７１と電気回路素子２０ａの受信回路７２が直流結合されているが、これは図１１に示すように、キャパシタＣ１，Ｃ２を使用して容量結合としても良い。これにより、例えば、半導体集積回路チップ１０ａの送信回路７１の電源電圧が電気回路素子２０ａの受信回路７２の電源電圧よりも高い場合に、電気回路素子２０ａの受信回路７２の入力トランジスタに直流の過電圧が印加されて素子が破壊されることを防止し、信頼性の向上が可能となる。
なお、半導体集積回路チップ１０ａの送信回路７１と電気回路素子２０ａの受信回路７２を容量結合した場合、図１１に示すように、抵抗Ｒ２，Ｒ３を用いて受信回路７２に所定の入力直流レベル（Ｖｂ）を与えることが望ましい。これにより、抵抗値がＲ２＋Ｒ３の抵抗が差動間に挿入されることになるが、抵抗Ｒ２とＲ３の合計の抵抗値を例えばキロオームのオーダとすることにより、抵抗Ｒ２とＲ３に流れる電流量を例えばマイクロアンペアのオーダとすることができる。このため、非終端回路で受信することによる消費電力低減の効果を依然として享受することが可能である。
（第５の実施形態）
第１の実施形態では、図５で示したように、ｎ−ＧａＡｓ基板５１上に形成した多層構造５９を、光導波路４２を形成したシリコン基板４３に転写してパターニングすることにより、シリコン基板４３上に光半導体素子５０を形成したが、これは図１２に示すように、シリコン基板４３に直接接するように光半導体素子５０を形成することもできる。
第１の実施形態では、図５で示したように、ｎ−ＧａＡｓ基板５１上に形成した多層構造５９を、光導波路４２を形成したシリコン基板４３に転写してパターニングすることにより、シリコン基板４３上に光半導体素子５０を形成したが、これは図１２に示すように、シリコン基板４３に直接接するように光半導体素子５０を形成することもできる。
即ち、図１２（ａ）に示すように、ｎ−ＧａＡｓ基板５１上に多層構造５９を形成する。次いで、図１２（ｂ）に示すように、この化合物半導体基板の表面（多層構造５９側）及びシリコン基板４３の表面をＡｒプラズマ処理により活性化し、互いに対向させて接触させ、不活性ガス中において熱圧着して接合する。その後、図１２（ｃ）に示すように、ウェットエッチングによりｎ−ＧａＡｓ基板５１、ｎ−ＧａＡｓバッファ層、ｎ−ＡｌＧａＡｓエッチングストップ層を除去し、ｎ−ＧａＡｓコンタクト層５２を露出させる。
次いで、図１２（ｄ）に示すように、ｐ−ＧａＡｓコンタクト層５８が露出するまで多層構造５９をリング状にパターニングすると共に、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８上に電気配線（電極）４１を形成する。その後、図１２（ｅ）に示すように、ＣＶＤにより光半導体素子５０が埋め込まれるまでシリコン酸化膜６５を形成し、ＣＭＰにより表面を平坦化した後、シリコン層（多結晶Ｓｉ層）を形成してパターニングを行い、コア４５を形成する。
次いで、図１２（ｆ）に示すように、感光性ポリイミド６６を塗布してパターニングを行い、ｎ−ＧａＡｓコンタクト層５２及びｐ−ＧａＡｓコンタクト層５８に接続される電気配線４１を形成する。
最後に、図１２（ｇ）に示すように、スパッタによりＴａ及びＳｉを成膜し、酸素プラズマにてＳｉを酸化させてＴａ−ＳｉＯ2 膜を形成した後、パターニングを行って薄膜抵抗体からなる電気回路素子２０を形成すると共に、再び感光性ポリイミド６７を形成してパターニングを行う。これにより、シリコンインターポーザ６０の表面の保護と絶縁、及び電気接続端子の形成を行う。
このようにして形成された光半導体素子５０は、シリコン酸化膜よりも熱伝導性に優れたシリコン基板４３に直接接するように形成されているため、シリコン酸化膜上に形成された光半導体素子に比べて放熱が容易であり、温度特性に優れている。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
なお、本発明は上述した各実施形態に限定されるものではない。
第１の半導体集積回路チップには、ＣＰＵの他、種々の半導体集積回路チップを適用可能である。例えば、ＧＰＵ（Graphics Processing Unit）、マイクロコントローラ、ＦＰＧＡ（Field-Programmable Gate Array）や、種々のデバイスを制御するコントローラ（センサ用コントローラやメモリ・ストレージ用コントローラ）であっても良い。
第１の実施形態において、電気回路素子２０として用いた薄膜抵抗体は、Ｔａ−ＳｉＯ2 の他、例えばＣｒ−ＳｉＯ2 やＮｂ−ＳｉＯ2 の他のサーメット材料を用いても良いし、ＮｉＣｒやＴａなどの高抵抗金属、ＴａＮなどの窒化物、数種のカーボン粉末とシリカやアルミ粉などの非導電性粉末を熱硬化性樹脂に分散混合したポリマー抵抗体を用いても良い。また、スパッタの他、例えば、スクリーン印刷やインクジェット法により形成することができる。
同様に、第２の実施形態において、電気回路素子２０として用いたドライバＩＣ又はレシーバＩＣは、例えばパラレル電気信号をシリアル電気信号に変換するシリアライズ回路や、シリアル電気信号をパラレル電気信号に変換するデシリアライズ回路等、種々の別の回路を有しても良い。送信側の電気回路素子２０にシリアライズ回路を搭載し、受信側の電気回路素子２０にデシリアライズ回路を搭載すれば、複数の電気入出力を、少数の光信号に変換して伝送することができるようになる。また、第２の実施形態では、電気回路素子２０に半導体集積回路チップを搭載する例を示したが、半導体集積回路チップ上に更に別のチップやモジュールを積層しても良い。
図１に示した光電気集積パッケージモジュールでは、半導体集積回路チップ１０のインターフェース回路としてインバータ回路を用いた例を示したが、他にも種々の回路を用いることができる。例えば、ＮＡＮＤ回路やＮＯＲ回路など、他のＣＭＯＳ回路を用いても良い。また、送信側は、ソースが電源電位に接続されたｐＭＯＳトランジスタ、又はソースがグランドに接続されたｎＭＯＳトランジスタのドレイン端子が出力され、受信側は、一端がグランド又は電源に接続された抵抗の他端を入力とするオープンドレイン回路であっても良い。その他、種々のインターフェース回路が使用可能である。同様に、前記図１に示した光電気集積パッケージモジュールでは、半導体集積回路チップ１０のインターフェース回路をシングルエンド回路としているが、これは差動回路であっても良い。
図１に示した光電気集積パッケージモジュールでは、半導体集積回路チップ１０ａの送信回路と発光素子５０ａ、及び半導体集積回路チップ１０ｂの受信回路と受光素子５０ｂが電気回路素子２０を介して直流結合されているが、これはキャパシタを使用して容量結合としても良い。但し、このとき発光素子５０ａ及び受光素子５０ｂに直流電圧を加える回路を別途用意しておくことが望ましい。このような構成により、半導体集積回路チップ１０の電源電圧に関係なく半導体集積回路チップ１０と光半導体素子５０を接続することが可能となる。
また、図１に示した光電気集積パッケージモジュールでは、半導体集積回路チップ１０ａの送信回路と発光素子５０ａを、電気回路素子２０を介して接続しただけの回路を示したが、発光素子５０ａにバイアス電流を印加するための回路を別途設けて、レーザの発振閾値よりも小さいが、電圧がダイオードの立ち上がり電圧よりも大きくなるようなバイアス電流を印加しておくことが望ましい。これにより、送信回路から見たダイオードの負荷（微分抵抗）が小さくなるため、高速動作が可能になる。
図１に示した光電気集積パッケージモジュールでは、半導体集積回路チップ１０ａ側に発光素子５０ａを、半導体集積回路チップ１０ｂ側に受光素子５０ｂを形成してあるが、半導体集積回路チップ１０ａ側に受光素子５０ｂを、半導体集積回路チップ１０ｂ側に発光素子５０ａを形成しても良い。さらに、半導体集積回路チップ１０ａ，１０ｂの両方の側に、発光素子５０ａと受光素子５０ｂの両方を形成しても良い。これにより、半導体集積回路チップ１０ｂから半導体集積回路チップ１０ａへの信号伝送や、半導体集積回路チップ１０ａ，１０ｂ間の双方向信号伝送が可能となる。
実施形態では、化合物半導体材料としてＧａＡｓ系を用いる例を示したが、例えばＩｎＰ系を用いても良い。使用する波長は材料に応じて適宜変更可能である。また、実施形態では化合物半導体基板上に形成した多層構造をシリコン基板上に転写する例を示したが、化合物半導体基板を用いることなくシリコン基板上に光半導体素子５０を直接形成しても良い。また、実施形態では光半導体素子５０の形状をリング状としたが、これは例えばディスク状や楕円状等、他の形状であっても良い。
第２の実施形態では、電気回路素子２０において、素子形成層２３と多層配線層２４の作製が終了した後にビア配線２１を形成するビアラストプロセスを示した。しかし、これに限らず、素子形成層２３の作製が終了した段階でビア配線を形成するビアミドルプロセスや、素子形成層２３を作製する前にビア配線を形成するビアファーストプロセスにより、ビア配線２１を形成しても良い。
電気回路素子２０において、第１の主面から第２の主面まで到達する電気配線経路は、第２の実施形態で示したように、電気回路素子２０内の一方の主面側に形成した多層配線層と、他方の主面からこの多層配線層まで到達するように形成したビア配線２１とによって形成されても良いし、第１の主面から第２の主面まで到達するように形成したビア配線２１によって形成されても良い。また、電気回路素子２０内の一方の主面から形成した第１のビア配線２１と、他方の主面から第１のビア配線まで到達するように形成した第２のビア配線２１とによって形成されても良い。
第２の実施形態では、電気回路素子２０の第１の主面側にＣｕマイクロバンプを形成する例を示したが、例えばはんだマイクロバンプ、Ａｕスタッドバンプなどを形成しても良い。また、半導体集積回路チップと電気回路素子の接続は、例えばＡＣＦ（Anisotropic Conductive Film）を介して熱圧着することにより行っても良い。
実施形態では、外部と電気接続される光電気集積パッケージモジュールの例を示したが、光電気集積パッケージモジュールは外部と光接続されるものであっても良い。また、実施形態では、送信と受信の両方が可能な光電気集積パッケージモジュールを示したが、これは、送信と受信のどちらか一方が可能な光電気集積パッケージモジュールであっても良い。さらに、実施形態で示した製造方法はあくまで一例であって、膜厚、形状、手法、材料等を必要に応じて適宜変更して良い。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０（１０ａ，１０ｂ）…半導体集積回路チップ
２０（２０ａ，２０ｂ）…電気回路素子
２１（２１ａ，２１ｂ）…ビア配線
２２…Ｃｕマイクロバンプ
３１（３１ａ，３１ｂ）…はんだバンプ
４１…電気配線
４２…光導波路
４３…シリコン基板
４７…ポリイミド樹脂
５０（５０ａ，５０ｂ）…光半導体素子
６０…シリコンインターポーザ
７１…送信回路
７２…受信回路
７３…駆動回路
２０（２０ａ，２０ｂ）…電気回路素子
２１（２１ａ，２１ｂ）…ビア配線
２２…Ｃｕマイクロバンプ
３１（３１ａ，３１ｂ）…はんだバンプ
４１…電気配線
４２…光導波路
４３…シリコン基板
４７…ポリイミド樹脂
５０（５０ａ，５０ｂ）…光半導体素子
６０…シリコンインターポーザ
７１…送信回路
７２…受信回路
７３…駆動回路
Claims (6)
- シリコン基板上に電気配線及び光導波路が形成されたシリコンインターポーザと、
前記シリコンインターポーザ内に形成され、前記電気配線に電気接続されると共に前記光導波路に光結合された光半導体素子と、
前記シリコンインターポーザ内に形成され、前記光半導体素子に電気接続された電気回路素子と、
前記シリコンインターポーザ上に搭載され、前記電気回路素子と電気接続された半導体集積回路チップと、
を具備し、
前記半導体集積回路チップは、前記電気回路素子を介して前記光半導体素子に電気信号を送信するか、又は前記電気回路素子を介して前記光半導体素子から電気信号を受信することを特徴とする、光電気集積パッケージモジュール。 - 前記電気回路素子は、抵抗素子であることを特徴とする、請求項１記載の光電気集積パッケージモジュール。
- 前記電気回路素子は、前記光半導体素子を駆動するドライバ回路素子、又は前記光半導体素子が出力した電気信号を増幅するレシーバ回路素子であることを特徴とする、請求項１記載の光電気集積パッケージモジュール。
- 前記半導体集積回路チップが、上面から見て、前記電気回路素子及び前記光半導体素子と重なるように前記シリコンインターポーザ上に搭載されていることを特徴とする、請求項１〜３の何れかに記載の光電気集積パッケージモジュール。
- 前記光半導体素子が前記シリコン基板に接するように形成されていることを特徴とする、請求項１〜４の何れかに記載の光電気集積パッケージモジュール。
- シリコン基板上に電気配線及び光導波路が形成されたシリコンインターポーザと、
前記シリコンインターポーザ内に形成され、前記電気配線に電気接続されると共に前記光導波路に光結合された発光素子と、
前記発光素子とは離間して前記シリコンインターポーザ内に形成され、前記電気配線に接続されると共に前記光導波路に光結合された受光素子と、
前記シリコンインターポーザ内に形成され、前記発光素子に電気接続された第１の電気回路素子と、
前記シリコンインターポーザ内に形成され、前記受光素子に電気接続された第２の電気回路素子と、
前記シリコンインターポーザ上に搭載され、前記第１の電気回路素子と電気接続された第１の半導体集積回路チップと、
前記シリコンインターポーザ上に搭載され、前記第２の電気回路素子と電気接続された第２の半導体集積回路チップと、
を具備し、
前記第１の半導体集積回路チップは、前記第１の電気回路素子を介して前記発光素子に電気信号を送信し、前記第２の半導体集積回路チップは、前記第２の電気回路素子を介して前記受光素子から電気信号を受信することを特徴とする、光電気集積パッケージモジュール。
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