JP2014036252A

JP2014036252A - Electronic circuit

Info

Publication number: JP2014036252A
Application number: JP2012174957A
Authority: JP
Inventors: Hiromi Ariyoshi; 博海有吉
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2012-08-07
Filing date: 2012-08-07
Publication date: 2014-02-24

Abstract

PROBLEM TO BE SOLVED: To reduce emission noise by reducing a through current instead of arranging a noise suppression component about a circuit.SOLUTION: The electronic circuit includes: a current mirror circuit 20 configured such that the same constant current flows through a secondary transistor 22 as through a primary transistor 21; a second current mirror circuit 30 configured such that the same current flows through a secondary transistor 32 as through a primary transistor 31; and a resistor 40 connected between the transistor 21 and the transistor 31. A CMOS series circuit 11 comprising a series connection of a transistor 11a and a transistor 11b with respective gates connected together is connected in series between the secondary transistor 22 and the secondary transistor 32.

Description

本発明は、互いのゲートが接続されたＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタを直列接続して成るＣＭＯＳ直列回路を有する電子回路に関するものである。 The present invention relates to an electronic circuit having a CMOS series circuit formed by serially connecting a P-channel CMOS transistor and an N-channel CMOS transistor whose gates are connected to each other.

従来、直列接続されたＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタを有する出力回路において、定電流回路に流れる電流のＭ倍、Ｎ倍の定電流がＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタに流れるようにして高速動作を可能とするようにした回路がある（例えば、特許文献１参照）。 Conventionally, in an output circuit having a PchMOS transistor and an NchMOS transistor connected in series, a constant current M times and N times the current flowing in the constant current circuit flows in the PchMOS transistor and the NchMOS transistor so as to enable high-speed operation. There is a circuit (for example, see Patent Document 1).

特開２００６−３５２７２６号公報JP 2006-352726 A

ところで、例えば、互いのゲートが接続されたＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタを直列接続して構成されるインバータ回路を有する電子回路においては、インバータ回路が論理反転するときにインバータ回路に貫通電流が流れ、この貫通電流の電流値の変化で、周囲の次回や電界が変化してエミッションノイズが発生する。このようなエミッションノイズは、車載用のＡＭラジオやＦＭラジオ等のノイズの原因となる。また、この貫通電流の大きさは、電子回路のトランジスタ数に比例するので、電子回路の回路規模が大きくなるほど大きなエミッションノイズが発生する。 By the way, for example, in an electronic circuit having an inverter circuit configured by serially connecting a P-channel type CMOS transistor and an N-channel type CMOS transistor having gates connected to each other, when the inverter circuit logically inverts, A through current flows, and a change in the current value of the through current changes the next time around and the electric field to generate emission noise. Such emission noise is a cause of noise in an in-vehicle AM radio or FM radio. Further, since the magnitude of the through current is proportional to the number of transistors in the electronic circuit, the emission noise increases as the circuit scale of the electronic circuit increases.

このようなエミッションノイズへの対策として、電子回路の周囲にバイパスコンデンサやフェライトビーズ等のノイズ対策部品を配置するのが一般的である。しかし、このようなノイズ対策部品を配置すると、回路周辺の部品点数が増加してしまうといった問題がある。 As a countermeasure against such emission noise, noise countermeasure parts such as a bypass capacitor and a ferrite bead are generally arranged around the electronic circuit. However, when such noise countermeasure components are arranged, there is a problem that the number of components around the circuit increases.

なお、上記特許文献１に記載されたような出力回路では、高速動作させるために、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタに大電流を流すように構成されたもので、貫通電流を十分に低減してエミッションノイズを抑制するといったことはできない。 Note that the output circuit as described in Patent Document 1 is configured to allow a large current to flow through the PchMOS transistor and the NchMOS transistor in order to operate at high speed. It cannot be suppressed.

本発明は上記問題に鑑みたもので、回路周辺にノイズ対策部品を配置することなく、貫通電流を低減してエミッションノイズの低減を図ることを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to reduce emission current by reducing a through current without arranging noise countermeasure components around a circuit.

上記目的を達成するため、請求項１に記載の発明は、互いのゲートが接続されたＰチャネル型ＣＭＯＳトランジスタ（１１ａ〜１５ａ、１３ｃ、１４ｃ）とＮチャネル型ＣＭＯＳトランジスタ（１１ｂ〜１５ｂ、１３ｄ、１４ｄ）を直列接続して成るＣＭＯＳ直列回路を有する電子回路であって、電源端子（Ｖｄｄ）に接続された一次側トランジスタ（２１）および二次側トランジスタ（２２〜２５）を有し、一次側トランジスタ（２１）に流れる電流と比例する定電流が二次側トランジスタ（２２〜２５）に流れるように構成された第１のカレントミラー回路（２０）と、接地端子（ＧＮＤ）に接続された一次側トランジスタ（３１）および二次側トランジスタ（３２〜３５）を有し、一次側トランジスタ（３１）に流れる電流と比例する電流が二次側トランジスタ（３２〜３５）に流れるように構成された第２のカレントミラー回路（３０）と、第１のカレントミラー回路（２０）の一次側トランジスタ（２１）と第２のカレントミラー回路（３０）の一次側トランジスタ（３１）の間に接続された抵抗（４０）と、を備え、ＣＭＯＳ直列回路は、第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）との間に直列に接続されていることを特徴とする電子回路。 In order to achieve the above object, the invention according to claim 1 is directed to a P-channel type CMOS transistor (11a-15a, 13c, 14c) and an N-channel type CMOS transistor (11b-15b, 13d, 14d) is an electronic circuit having a CMOS series circuit formed by connecting in series, and has a primary side transistor (21) and a secondary side transistor (22-25) connected to a power supply terminal (Vdd). A first current mirror circuit (20) configured such that a constant current proportional to a current flowing through the transistor (21) flows through the secondary side transistors (22 to 25), and a primary connected to the ground terminal (GND). Side transistor (31) and secondary side transistors (32 to 35), which are proportional to the current flowing through the primary side transistor (31) A second current mirror circuit (30) configured to flow through the secondary side transistors (32 to 35), a primary side transistor (21) of the first current mirror circuit (20), and a second current A resistor (40) connected between the primary side transistors (31) of the mirror circuit (30), and the CMOS series circuit includes secondary side transistors (22-25) of the first current mirror circuit (20). ) And the secondary side transistors (32 to 35) of the second current mirror circuit (30).

このような構成によれば、ＣＭＯＳ直列回路は、第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）との間に直列に接続されているので、ＣＭＯＳ直列回路が論理反転する際に、ＣＭＯＳ直列回路を構成しているＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタに大電流の貫通電流が流れそうになっても、第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）によって電流が制限されるので、回路周辺にノイズ対策部品を配置することなく、貫通電流を低減してエミッションノイズの低減を図ることができる。 According to such a configuration, the CMOS series circuit includes the secondary side transistors (22 to 25) of the first current mirror circuit (20) and the secondary side transistors (32 to 32) of the second current mirror circuit (30). 35) is connected in series to the P channel type CMOS transistor and the N channel type CMOS transistor constituting the CMOS series circuit when the CMOS series circuit is logically inverted. Even if it is likely to flow, the current is limited by the secondary transistors (22 to 25) of the first current mirror circuit (20) and the secondary transistors (32 to 35) of the second current mirror circuit (30). Therefore, it is possible to reduce the emission current by reducing the through current without arranging noise countermeasure parts around the circuit.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る電子回路の構成を示す図である。It is a figure which shows the structure of the electronic circuit which concerns on 1st Embodiment of this invention. 貫通電流Ｉｋｉの様子を示した図である。It is the figure which showed the mode of the through current Iki. 本発明の第２実施形態に係る電子回路の構成を示す図である。It is a figure which shows the structure of the electronic circuit which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る電子回路の構成を示す図である。It is a figure which shows the structure of the electronic circuit which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る電子回路の構成を示す図である。It is a figure which shows the structure of the electronic circuit which concerns on 4th Embodiment of this invention. 変形例について説明するための図である。It is a figure for demonstrating a modification.

（第１実施形態）
本発明の第１実施形態に係る電子回路の構成を図１に示す。本実施形態に係る電子回路は、インバータ回路１１、カレントミラー回路２０、カレントミラー回路３０および抵抗４０を備えている。 (First embodiment)
FIG. 1 shows the configuration of the electronic circuit according to the first embodiment of the present invention. The electronic circuit according to this embodiment includes an inverter circuit 11, a current mirror circuit 20, a current mirror circuit 30, and a resistor 40.

インバータ回路１１は、入力端子ＩＮ１に印加される電圧レベルを論理反転した電圧レベルを出力端子ＯＵＴより出力するデジタル回路である。インバータ回路１１は、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１１ａとＮチャネル型ＭＯＳトランジスタ１１ｂを直列接続して成るＣＭＯＳ直列回路により構成されている。 The inverter circuit 11 is a digital circuit that outputs a voltage level obtained by logically inverting the voltage level applied to the input terminal IN1 from the output terminal OUT. The inverter circuit 11 is constituted by a CMOS series circuit formed by serially connecting a P-channel MOS transistor 11a and an N-channel MOS transistor 11b, the gates of which are connected to each other.

カレントミラー回路２０は、電源端子Ｖｄｄに接続されたＰチャネル型ＭＯＳトランジスタ２１、２２を有し、一次側トランジスタ２１に比例する電流が二次側トランジスタ２２に流れるように構成されている。 The current mirror circuit 20 includes P-channel MOS transistors 21 and 22 connected to the power supply terminal Vdd, and is configured such that a current proportional to the primary transistor 21 flows to the secondary transistor 22.

また、カレントミラー回路３０は、接地端子ＧＮＤに接続されたＮチャネル型ＭＯＳトランジスタ３１、３２を有し、一次側トランジスタ３１に比例する電流が二次側トランジスタ３２に流れるように構成されている。 The current mirror circuit 30 includes N-channel MOS transistors 31 and 32 connected to the ground terminal GND, and is configured such that a current proportional to the primary transistor 31 flows to the secondary transistor 32.

抵抗４０は、カレントミラー回路２０の一次側トランジスタ２１とカレントミラー回路３０の一次側トランジスタ３１の間に接続されている。 The resistor 40 is connected between the primary side transistor 21 of the current mirror circuit 20 and the primary side transistor 31 of the current mirror circuit 30.

インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂには、それぞれカレントミラー回路２０の二次側トランジスタ２２とカレントミラー回路３０の二次側トランジスタ３２とが直列に接続されている。 The secondary side transistor 22 of the current mirror circuit 20 and the secondary side transistor 32 of the current mirror circuit 30 are connected in series to the transistors 11a and 11b constituting the inverter circuit 11, respectively.

本実施形態において、インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂとトランジスタ２１、２２のトランジスタサイズ（ゲート長、ゲート幅）は同じとなっている。 In the present embodiment, the transistor sizes (gate length and gate width) of the transistors 11a and 11b and the transistors 21 and 22 constituting the inverter circuit 11 are the same.

また、カレントミラー回路２０における一次側トランジスタ２１と二次側トランジスタ２２のトランジスタサイズ（ゲート長、ゲート幅）は同じとなっており、カレントミラー回路２０における一次側トランジスタ２１と二次側トランジスタ２２に等しい電流が流れるように構成されている。 Further, the transistor sizes (gate length and gate width) of the primary side transistor 21 and the secondary side transistor 22 in the current mirror circuit 20 are the same, and the primary side transistor 21 and the secondary side transistor 22 in the current mirror circuit 20 are the same. An equal current flows.

また、カレントミラー回路３０における一次側トランジスタ３１と二次側トランジスタ３２のトランジスタサイズ（ゲート長、ゲート幅）も同じとなっており、カレントミラー回路３０における一次側トランジスタ３１と二次側トランジスタ３２に等しい電流が流れるように構成されている。 The transistor sizes (gate length and gate width) of the primary side transistor 31 and the secondary side transistor 32 in the current mirror circuit 30 are also the same, and the primary side transistor 31 and the secondary side transistor 32 in the current mirror circuit 30 are the same. An equal current flows.

上記した構成において、カレントミラー回路２０の一次側トランジスタ２１と抵抗４０とカレントミラー回路３０の一次側トランジスタ３１は直列に接続されている。 In the configuration described above, the primary side transistor 21 of the current mirror circuit 20, the resistor 40, and the primary side transistor 31 of the current mirror circuit 30 are connected in series.

ここで、電源端子Ｖｄｄの電圧をＶｃｃ、トランジスタ２１の閾値電圧をＶｔｐ、トランジスタ３１の閾値電圧をＶｔｎ、抵抗Ｒの抵抗値ｒとすると、トランジスタ２１から抵抗４０を介してトランジスタ３１に流れる電流Ｉは、数式１のように表すことができる。
（数１）
Ｉ＝（Ｖｃｃ−Ｖｔｐ−Ｖｔｎ）／ｒ・・・数式１
上述したように、カレントミラー回路２０の一次側トランジスタ２１に流れる電流と二次側トランジスタ２２に流れる電流は等しくなっており、また、カレントミラー回路３０の一次側トランジスタ３１に流れる電流と二次側トランジスタ３２に流れる電流は等しくなっている。 Here, when the voltage of the power supply terminal Vdd is Vcc, the threshold voltage of the transistor 21 is Vtp, the threshold voltage of the transistor 31 is Vtn, and the resistance value r of the resistor R, the current I flowing from the transistor 21 through the resistor 40 to the transistor 31 Can be expressed as Equation 1.
(Equation 1)
I = (Vcc−Vtp−Vtn) / r Equation 1
As described above, the current flowing through the primary side transistor 21 of the current mirror circuit 20 and the current flowing through the secondary side transistor 22 are equal, and the current flowing through the primary side transistor 31 of the current mirror circuit 30 is equal to the secondary side. The currents flowing through the transistors 32 are equal.

すなわち、カレントミラー回路２０の二次側トランジスタ２２からインバータ回路１１を構成しているトランジスタ１１ａ、１１ｂを介してカレントミラー回路３０の二次側トランジスタ３２に流れる電流は、カレントミラー回路２０の一次側トランジスタ２１から抵抗４０を介してカレントミラー回路３０の一次側トランジスタ３１に流れる電流Ｉと等しくなる。 That is, the current flowing from the secondary side transistor 22 of the current mirror circuit 20 to the secondary side transistor 32 of the current mirror circuit 30 via the transistors 11 a and 11 b constituting the inverter circuit 11 is the primary side of the current mirror circuit 20. This is equal to the current I flowing from the transistor 21 to the primary transistor 31 of the current mirror circuit 30 through the resistor 40.

図２に、カレントミラー回路２０、３０および抵抗４０を省略して電源端子Ｖｄｄと接地端子ＧＮＤの間にインバータ回路１１を設けた場合と、カレントミラー回路２０、３０および抵抗４０とともにインバータ回路１１を設けた場合の貫通電流Ｉｋｉの様子を示す。図中、一点鎖線Ａは、カレントミラー回路２０、３０および抵抗４０を省略した場合のインバータ回路１１に流れる貫通電流Ｉｋｉを示しており、図中実線Ｂは、カレントミラー回路２０、３０および抵抗４０を省略しない場合のインバータ回路１１に流れる貫通電流Ｉｋｉを示している。 In FIG. 2, when the current mirror circuits 20 and 30 and the resistor 40 are omitted and the inverter circuit 11 is provided between the power supply terminal Vdd and the ground terminal GND, the inverter circuit 11 together with the current mirror circuits 20 and 30 and the resistor 40 is provided. The state of the through current Iki when provided is shown. In the figure, the alternate long and short dash line A indicates the through current Iki flowing through the inverter circuit 11 when the current mirror circuits 20 and 30 and the resistor 40 are omitted, and the solid line B in the figure indicates the current mirror circuits 20 and 30 and the resistor 40. The through current Iki flowing through the inverter circuit 11 when not omitted is shown.

このように、インバータ回路１１の入力端子ＩＮ１の電圧レベルが変化してインバータ回路１１より出力される電圧レベルが論理反転する際に、インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂに大電流の貫通電流Ｉｋｉが流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２によって電流が制限され、貫通電流Ｉｋｉを抑制することができる。 Thus, when the voltage level of the input terminal IN1 of the inverter circuit 11 changes and the voltage level output from the inverter circuit 11 is logically inverted, a large current is supplied to the transistors 11a and 11b constituting the inverter circuit 11. Even if the through current Iki is about to flow, the current is limited by the secondary side transistor 22 of the current mirror circuit 20 and the secondary side transistor 32 of the current mirror circuit 30, and the through current Iki can be suppressed.

上記した構成によれば、ＣＭＯＳ直列回路は、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５との間に直列に接続されているので、ＣＭＯＳ直列回路が論理反転する際に、ＣＭＯＳ直列回路を構成しているＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタに大電流の貫通電流が流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５によって電流が制限されるので、回路周辺にノイズ対策部品を配置することなく、貫通電流を低減してエミッションノイズの低減を図ることができる。 According to the above configuration, the CMOS series circuit is connected in series between the secondary transistors 22 to 25 of the current mirror circuit 20 and the secondary transistors 32 to 35 of the current mirror circuit 30. Even when a large through current flows through the P-channel CMOS transistor and the N-channel CMOS transistor constituting the CMOS series circuit when the series circuit is logically inverted, the secondary side of the current mirror circuit 20 Since the current is limited by the transistors 22 to 25 and the secondary side transistors 32 to 35 of the current mirror circuit 30, the through current is reduced and emission noise is reduced without arranging noise countermeasure components around the circuit. Can do.

（第２実施形態）
本発明の第２実施形態に係る電子回路の構成を図３に示す。本実施形態に係る電子回路は、図１に示した電子回路に対し、更に、３つのインバータ５１〜５３を駆動するインバータ回路１２を備えた点と、カレントミラー回路２０の二次側トランジスタ２３〜２５およびカレントミラー回路３０の二次側トランジスタ３３〜３５を備えた点が異なる。なお、上記実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる点を中心に説明する。 (Second Embodiment)
FIG. 3 shows a configuration of an electronic circuit according to the second embodiment of the present invention. In addition to the electronic circuit shown in FIG. 1, the electronic circuit according to the present embodiment further includes an inverter circuit 12 that drives three inverters 51 to 53, and the secondary side transistors 23 to 23 of the current mirror circuit 20. 25 and the secondary side transistors 33 to 35 of the current mirror circuit 30 are different. The same parts as those in the above embodiment are denoted by the same reference numerals and the description thereof is omitted. Hereinafter, different points will be mainly described.

本実施形態では、ＣＭＯＳ直列回路を有する２つのインバータ回路１１、１２を備えており、これらのインバータ回路１１、１２の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とが接続されている。 In this embodiment, two inverter circuits 11 and 12 each having a CMOS series circuit are provided, and each of these inverter circuits 11 and 12 includes secondary side transistors 22 to 25 of the current mirror circuit 20 and a current mirror circuit 30. Secondary-side transistors 32 to 35 are connected to each other.

回路に含まれる一部のトランジスタに大電流の貫通電流が流れただけでも、比較的大きなエミッションノイズが発生することがあるが、本実施形態では、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１３ａとＮチャネル型ＭＯＳトランジスタ１３ｂを直列接続して成るＣＭＯＳ直列回路を有する複数の全ての回路１１、１２の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とを接続するように構成されている。このように、より効果的にエミッションノイズの発生を抑制している。 Even if a large through current flows through some of the transistors included in the circuit, a relatively large emission noise may occur. In this embodiment, the P-channel MOS transistors with their gates connected to each other 13a and N-channel MOS transistor 13b are connected in series to each of a plurality of circuits 11 and 12 each having a CMOS series circuit. Secondary transistors 22 to 25 of current mirror circuit 20 and current mirror circuit 30 The secondary transistors 32 to 35 are configured to be connected. Thus, the generation of emission noise is more effectively suppressed.

また、本実施形態において、インバータ回路１２は、３つのインバータ５１〜５３を駆動する構成となっている。また、インバータ５１〜５３は、図１に示したインバータ回路１１と同じ回路構成となっている。 In the present embodiment, the inverter circuit 12 is configured to drive the three inverters 51 to 53. The inverters 51 to 53 have the same circuit configuration as the inverter circuit 11 shown in FIG.

インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂに流れる電流は、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２により制限され、貫通電流が抑制される。 The current flowing through the transistors 11a and 11b constituting the inverter circuit 11 is limited by the secondary side transistor 22 of the current mirror circuit 20 and the secondary side transistor 32 of the current mirror circuit 30, and the through current is suppressed.

しかし、このようにインバータ回路１１に流れる電流を制限する構成では、後段のトランジスタのゲート容量が大きくなると、トランジスタのゲート信号の立ち上がり、立ち下がり波形が鈍って、後段のインバータ５０の遅延時間が遅くなってしまう。 However, in the configuration in which the current flowing through the inverter circuit 11 is limited in this way, when the gate capacitance of the subsequent stage transistor increases, the rising and falling waveforms of the gate signal of the transistor become dull and the delay time of the subsequent inverter 50 is delayed. turn into.

本実施形態では、後段に３つのインバータ５１〜５３が接続されているインバータ回路１２には、後段に１つのインバータ５０が接続されているインバータ回路１１と比較して３倍の電流Ｉｋｉを流すことができるように構成されている。具体的には、カレントミラー回路２０の二次側トランジスタ２２〜２５に、それぞれ一次側トランジスタ２１と同じ値の定電流が流れるように構成され、カレントミラー回路３０の二次側トランジスタ３２〜３５に、それぞれ一次側トランジスタ３１と同じ値の定電流が流れるように構成されており、１つのインバータ５０を駆動するインバータ回路１１に含まれるＣＭＯＳ直列回路には、それぞれ１つの二次側トランジスタ２２と二次側トランジスタ３２が接続され、３つのインバータ５１〜５３を駆動するインバータ回路１２に含まれるＣＭＯＳ直列回路には、それぞれ３つの二次側トランジスタ２３〜２５と二次側トランジスタ３３〜３５が接続されている。 In the present embodiment, a current Iki that is three times larger than that of the inverter circuit 11 in which one inverter 50 is connected in the subsequent stage is supplied to the inverter circuit 12 in which the three inverters 51 to 53 are connected in the subsequent stage. It is configured to be able to. Specifically, each of the secondary side transistors 22 to 25 of the current mirror circuit 20 is configured to have a constant current having the same value as that of the primary side transistor 21, and the secondary side transistors 32 to 35 of the current mirror circuit 30 are connected to the secondary side transistors 22 to 25. Each of the CMOS series circuits included in the inverter circuit 11 that drives one inverter 50 is configured so that a constant current having the same value as that of the primary transistor 31 flows. The secondary transistor 32 is connected, and the CMOS series circuit included in the inverter circuit 12 that drives the three inverters 51 to 53 is connected with three secondary transistors 23 to 25 and secondary transistors 33 to 35, respectively. ing.

なお、電圧をＶ、負荷のゲート容量をＣ、電流をＩ、立ち上がり／立ち下がり時間をｔとすると、Ｖ＝Ｉ・ｔ／Ｃの関係が成り立つ。ここで、負荷のゲート容量Ｃが３倍になったとしても、電流Ｉを３倍にすることで、立ち上がり／立ち下がり時間ｔを一定とすることが可能である。 When the voltage is V, the load gate capacitance is C, the current is I, and the rise / fall time is t, the relationship V = I · t / C is established. Here, even if the gate capacitance C of the load is tripled, the rise / fall time t can be made constant by triple the current I.

また、カレントミラー回路２０の二次側トランジスタ２２〜２５に、カレントミラー回路２０の一次側トランジスタ２１と同じ値の定電流が流れるように構成し、カレントミラー回路３０の二次側トランジスタ３２〜３５に、カレントミラー回路３０の一次側トランジスタ３１と同じ値の定電流が流れるように構成することができる。 Further, a constant current having the same value as that of the primary side transistor 21 of the current mirror circuit 20 flows through the secondary side transistors 22 to 25 of the current mirror circuit 20, and the secondary side transistors 32 to 35 of the current mirror circuit 30 are configured. In addition, a constant current having the same value as that of the primary transistor 31 of the current mirror circuit 30 can flow.

更に、ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷５０〜５３を駆動するようになっており、ＣＭＯＳ直列回路には、当該ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数に比例する数のカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とがそれぞれ並列接続されるように構成されているので、ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数が多い場合でも、ＣＭＯＳトランジスタのゲート信号の立ち上がり、立ち下がり波形が鈍って、負荷の遅延時間が遅くなってしまうといったことを防止することが可能である。 Further, each of the CMOS series circuits controls the gate of at least one CMOS transistor to drive the loads 50 to 53 including the CMOS transistor. The CMOS series circuit is controlled by the CMOS series circuit. The number of secondary-side transistors 22 to 25 of the current mirror circuit 20 and the number of secondary-side transistors 32 to 35 of the current mirror circuit 30 are connected in parallel to each other in proportion to the number of gates of the CMOS transistors. Therefore, even when the number of gates of the CMOS transistor controlled by the CMOS series circuit is large, it is possible to prevent the rise and fall waveforms of the gate signal of the CMOS transistor from becoming dull and delaying the delay time of the load. It is possible.

（第３実施形態）
本発明の第３実施形態に係る電子回路の構成を図３に示す。図１中のインバータ回路１１を２入力ＮＡＮＤ回路１３に置き換えた構成となっている。ＮＡＮＤ回路１３は、入力端子ＩＮ１と入力端子ＩＮ２にそれぞれハイレベルの信号が入力されたときのみハイレベルの信号を出力端子ＯＵＴから出力する電子回路である。 (Third embodiment)
FIG. 3 shows the configuration of an electronic circuit according to the third embodiment of the present invention. The inverter circuit 11 in FIG. 1 is replaced with a 2-input NAND circuit 13. The NAND circuit 13 is an electronic circuit that outputs a high level signal from the output terminal OUT only when a high level signal is input to the input terminal IN1 and the input terminal IN2, respectively.

ＮＡＮＤ回路１３は、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１３ａとＮチャネル型ＭＯＳトランジスタ１３ｂを直列接続して成るＣＭＯＳ直列回路と、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１３ｃとＮチャネル型ＭＯＳトランジスタ１３ｄを直列接続して成るＣＭＯＳ直列回路を有している。 The NAND circuit 13 includes a CMOS series circuit formed by serially connecting a P-channel MOS transistor 13a and an N-channel MOS transistor 13b connected to each other gate, and a P-channel MOS transistor 13c connected to each other gate. A CMOS series circuit is formed by connecting N-channel MOS transistors 13d in series.

また、ＮＡＮＤ回路１３は、カレントミラー回路２０の二次側トランジスタ２２とカレントミラー回路３０の二次側トランジスタ３２との間に直列に接続されている。 The NAND circuit 13 is connected in series between the secondary side transistor 22 of the current mirror circuit 20 and the secondary side transistor 32 of the current mirror circuit 30.

このような構成においても、カレントミラー回路２０の二次側トランジスタ２２からＮＡＮＤ回路１３を介してカレントミラー回路３０の二次側トランジスタ３２に流れる電流は、カレントミラー回路２０の一次側トランジスタ２１から抵抗４０を介してカレントミラー回路３０の一次側トランジスタ３１に流れる電流Ｉと等しくなる。 Even in such a configuration, the current flowing from the secondary side transistor 22 of the current mirror circuit 20 to the secondary side transistor 32 of the current mirror circuit 30 via the NAND circuit 13 is resistance from the primary side transistor 21 of the current mirror circuit 20. It becomes equal to the current I flowing through the primary side transistor 31 of the current mirror circuit 30 via 40.

すなわち、ＮＡＮＤ回路１３より出力される電圧レベルが論理反転する際に、ＮＡＮＤ回路１３を構成しているトランジスタ１３ａ、１３ｂおよびトランジスタ１３ｃ、１３ｄに大電流の貫通電流Ｉｋｉが流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２により電流が制限され、貫通電流Ｉｋｉを抑制することができる。 That is, when the voltage level output from the NAND circuit 13 is logically inverted, even though a large through current Iki is likely to flow through the transistors 13a and 13b and the transistors 13c and 13d constituting the NAND circuit 13, The current is limited by the secondary side transistor 22 of the current mirror circuit 20 and the secondary side transistor 32 of the current mirror circuit 30, and the through current Iki can be suppressed.

（第４実施形態）
本発明の第４実施形態に係る電子回路の構成を図３に示す。図１中のインバータ回路１１を２入力ＮＯＲ回路１４に置き換えた構成となっている。ＮＯＲ回路１４は、入力端子ＩＮ１と入力端子ＩＮ２にそれぞれローレベルの信号が入力されたときのみハイレベルの信号を出力端子ＯＵＴから出力するデジタル回路である。 (Fourth embodiment)
FIG. 3 shows the configuration of an electronic circuit according to the fourth embodiment of the present invention. The inverter circuit 11 in FIG. 1 is replaced with a two-input NOR circuit 14. The NOR circuit 14 is a digital circuit that outputs a high level signal from the output terminal OUT only when a low level signal is input to each of the input terminal IN1 and the input terminal IN2.

ＮＯＲ回路１４は、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１４ａとＮチャネル型ＭＯＳトランジスタ１４ｂを直列接続して成るＣＭＯＳ直列回路と、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１４ｃとＮチャネル型ＭＯＳトランジスタ１４ｄを直列接続して成るＣＭＯＳ直列回路を有している。 The NOR circuit 14 includes a CMOS series circuit formed by serially connecting a P-channel MOS transistor 14a and an N-channel MOS transistor 14b connected to each other gate, and a P-channel MOS transistor 14c connected to each other gate. A CMOS series circuit is formed by connecting N-channel MOS transistors 14d in series.

また、ＮＯＲ回路１４は、カレントミラー回路２０の二次側トランジスタ２２とカレントミラー回路３０の二次側トランジスタ３２との間に直列に接続されている。 The NOR circuit 14 is connected in series between the secondary side transistor 22 of the current mirror circuit 20 and the secondary side transistor 32 of the current mirror circuit 30.

このような構成においても、カレントミラー回路２０の二次側トランジスタ２２からＮＯＲ回路１４を介してカレントミラー回路３０の二次側トランジスタ３２に流れる電流は、カレントミラー回路２０の一次側トランジスタ２１から抵抗４０を介してカレントミラー回路３０の一次側トランジスタ３１に流れる電流Ｉと等しくなる。 Even in such a configuration, the current flowing from the secondary side transistor 22 of the current mirror circuit 20 to the secondary side transistor 32 of the current mirror circuit 30 via the NOR circuit 14 is resistance from the primary side transistor 21 of the current mirror circuit 20. It becomes equal to the current I flowing through the primary side transistor 31 of the current mirror circuit 30 via 40.

すなわち、ＮＯＲ回路１４より出力される電圧レベルが論理反転する際に、ＮＯＲ回路１４を構成しているトランジスタ１４ａ、１４ｂおよびトランジスタ１４ｃ、１４ｄに大電流の貫通電流Ｉｋｉが流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２により電流が制限され、貫通電流Ｉｋｉを抑制することができる。 That is, when the voltage level output from the NOR circuit 14 is logically inverted, even though a large through current Iki is likely to flow through the transistors 14a and 14b and the transistors 14c and 14d constituting the NOR circuit 14, The current is limited by the secondary side transistor 22 of the current mirror circuit 20 and the secondary side transistor 32 of the current mirror circuit 30, and the through current Iki can be suppressed.

（その他の実施形態）
上記第１〜第４実施形態では、インバータ回路１１、１２、ＮＡＮＤ回路１３、ＮＯＲ回路１４に対し、カレントミラー回路２０、３０および抵抗４０により、電流を制限して貫通電流を抑制する構成を示したが、図５に示すようなリングオシレータ１５や、図示しない各種フリップフロップ等のデジタル回路等に対しても、同様に、カレントミラー回路２０、３０および抵抗４０により、電流を制限して貫通電流を抑制するように構成することができる。 (Other embodiments)
In the first to fourth embodiments, the inverter circuits 11 and 12, the NAND circuit 13, and the NOR circuit 14 are configured to limit the current by the current mirror circuits 20 and 30 and the resistor 40 to suppress the through current. However, similarly to the ring oscillator 15 as shown in FIG. 5 and digital circuits such as various flip-flops (not shown), the current mirror circuits 20 and 30 and the resistor 40 are used to limit the current and to prevent the through current. It can comprise so that it may suppress.

また、上記第２実施形態では、ＣＭＯＳ直列回路を有する２つのインバータ回路１１、１２の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とを接続するように構成したが、ＣＭＯＳ直列回路を有する全ての回路の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とを接続するように構成してもよい。 In the second embodiment, each of the two inverter circuits 11 and 12 having a CMOS series circuit includes the secondary side transistors 22 to 25 of the current mirror circuit 20 and the secondary side transistors 32 to 35 of the current mirror circuit 30. However, the secondary side transistors 22 to 25 of the current mirror circuit 20 and the secondary side transistors 32 to 35 of the current mirror circuit 30 are connected to each of all circuits having a CMOS series circuit. You may comprise.

また、上記第２実施形態では、カレントミラー回路２０の二次側トランジスタ２２〜２５に、カレントミラー回路２０の一次側トランジスタ２１と同じ値の定電流が流れるように構成し、カレントミラー回路３０の二次側トランジスタ３２〜３５に、カレントミラー回路３０の一次側トランジスタ３１と同じ値の定電流が流れるように構成し、更に、ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷５０〜５３を駆動するようになっており、ＣＭＯＳ直列回路には、当該ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数に比例する数のカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とがそれぞれ並列接続されるように構成したが、必ずしもカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路２０の一次側トランジスタ２１に同じ値の定電流が流れるように構成する必要はなく、また、カレントミラー回路３０の二次側トランジスタ３２〜３５とカレントミラー回路３０の一次側トランジスタ３１に同じ値の定電流が流れるように構成する必要はない。この場合、ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷５０〜５３を駆動するように構成し、ＣＭＯＳ直列回路に接続されるカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５には、それぞれＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲート容量に比例する定電流が流れるように構成すれば、ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数が多い場合でも、ＣＭＯＳトランジスタのゲート信号の立ち上がり、立ち下がり波形が鈍って、負荷の遅延時間が遅くなってしまうといったことを防止することが可能である。 In the second embodiment, a constant current having the same value as that of the primary side transistor 21 of the current mirror circuit 20 flows through the secondary side transistors 22 to 25 of the current mirror circuit 20. The secondary transistors 32 to 35 are configured so that a constant current having the same value as that of the primary transistor 31 of the current mirror circuit 30 flows, and each CMOS series circuit controls the gate of at least one CMOS transistor. Loads 50 to 53 including the CMOS transistor are driven, and the CMOS series circuit includes two current mirror circuits 20 that are proportional to the number of gates of the CMOS transistor controlled by the CMOS series circuit. Secondary transistors 22 to 25 and secondary transistors of current mirror circuit 30 2 to 35 are connected in parallel with each other, but the constant current of the same value always flows through the secondary side transistors 22 to 25 of the current mirror circuit 20 and the primary side transistor 21 of the current mirror circuit 20. It is not necessary to configure such that constant current of the same value flows through the secondary transistors 32 to 35 of the current mirror circuit 30 and the primary transistor 31 of the current mirror circuit 30. In this case, each of the CMOS series circuits is configured to control the gate of at least one CMOS transistor to drive the loads 50 to 53 including the CMOS transistor, and the current mirror circuit 20 connected to the CMOS series circuit. If the secondary transistors 22 to 25 and the secondary transistors 32 to 35 of the current mirror circuit 30 are configured so that a constant current proportional to the gate capacitance of the CMOS transistor controlled by the CMOS series circuit flows, the CMOS Even when the number of gates of the CMOS transistor controlled by the series circuit is large, it is possible to prevent the rise and fall waveforms of the gate signal of the CMOS transistor from becoming dull and delaying the delay time of the load. is there.

また、上記第１〜第４実施形態では、カレントミラー回路２０をＰチャネル型ＣＭＯＳトランジスタにより構成し、カレントミラー回路３０をＮチャネル型ＣＭＯＳトランジスタにより構成したが、例えば、カレントミラー回路２０をｐｎｐ型トランジスタにより構成し、カレントミラー回路３０をｎｐｎ型トランジスタにより構成してもよい。 In the first to fourth embodiments, the current mirror circuit 20 is configured by a P-channel CMOS transistor and the current mirror circuit 30 is configured by an N-channel CMOS transistor. For example, the current mirror circuit 20 is a pnp type. The current mirror circuit 30 may be composed of an npn transistor.

１１、１２インバータ回路
１３ＮＡＮＤ回路
１４ＮＯＲ回路
２０、３０カレントミラー回路
２１、３１一次側トランジスタ
２２〜２５、３２〜３５二次側トランジスタ
４０抵抗 11, 12 Inverter circuit 13 NAND circuit 14 NOR circuit 20, 30 Current mirror circuit 21, 31 Primary side transistor 22-25, 32-35 Secondary side transistor 40 Resistance

Claims

An electronic circuit having a CMOS series circuit formed by serially connecting P-channel type CMOS transistors (11a to 15a, 13c, 14c) and N-channel type CMOS transistors (11b to 15b, 13d, 14d) having gates connected to each other. There,
It has a primary side transistor (21) and secondary side transistors (22-25) connected to a power supply terminal (Vdd), and a constant current proportional to the current flowing through the primary side transistor (21) is a secondary side transistor (22 To 25) a first current mirror circuit (20) configured to flow to
A primary-side transistor (31) and secondary-side transistors (32 to 35) connected to a ground terminal (GND) are provided, and a current proportional to a current flowing through the primary-side transistor (31) is a secondary-side transistor (32 to 35). A second current mirror circuit (30) configured to flow to 35);
A resistor (40) connected between a primary side transistor (21) of the first current mirror circuit (20) and a primary side transistor (31) of the second current mirror circuit (30),
The CMOS series circuit is provided between the secondary side transistors (22 to 25) of the first current mirror circuit (20) and the secondary side transistors (32 to 35) of the second current mirror circuit (30). An electronic circuit characterized by being connected in series.

A plurality of the CMOS series circuits,
Each of the CMOS series circuits includes a secondary side transistor (22-25) of the first current mirror circuit (20) and a secondary side transistor (32-35) of the second current mirror circuit (30). The electronic circuit according to claim 1, wherein the electronic circuit is connected.

Each of the CMOS series circuits controls a gate of at least one CMOS transistor to drive a load (50 to 53) including the CMOS transistor.
The secondary side transistors (22-25) of the first current mirror circuit (20) and the secondary side transistors (32-35) of the second current mirror circuit (30) connected to the CMOS series circuit. 3. The electronic circuit according to claim 2, wherein a constant current proportional to a gate capacitance of the CMOS transistor controlled by the CMOS series circuit flows.

A constant current having the same value as that of the primary side transistor (21) of the first current mirror circuit (20) flows through the secondary side transistors (22 to 25) of the first current mirror circuit (20). And
A constant current of the same value as the primary side transistor (31) of the second current mirror circuit (30) flows through the secondary side transistors (32 to 35) of the second current mirror circuit (30). The electronic circuit according to claim 1, wherein the electronic circuit is formed.

Each of the CMOS series circuits controls a gate of at least one CMOS transistor to drive a load (50 to 53) including the CMOS transistor.
The CMOS series circuit includes a number of secondary transistors (22 to 25) of the first current mirror circuit (20) proportional to the number of gates of the CMOS transistor controlled by the CMOS series circuit and the first number. 5. The electronic circuit according to claim 4, wherein the secondary transistors (32 to 35) of the two current mirror circuits (30) are respectively connected in parallel.

The transistors constituting the first current mirror circuit (20) are P-channel CMOS transistors, and the transistors constituting the second current mirror circuit (30) are N-channel CMOS transistors. The electronic circuit according to claim 1, wherein the electronic circuit is configured as follows.

The transistors constituting the first current mirror circuit (20) are constituted by pnp transistors, and the transistors constituting the second current mirror circuit (30) are constituted by npn transistors. The electronic circuit according to claim 1, wherein the electronic circuit is provided.