JP2012105135A

JP2012105135A - Differential output circuit

Info

Publication number: JP2012105135A
Application number: JP2010252782A
Authority: JP
Inventors: Masahiro Hasegawa; 昌宏長谷川; Yasufumi Suzuki; 康文鈴木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-11-11
Filing date: 2010-11-11
Publication date: 2012-05-31

Abstract

PROBLEM TO BE SOLVED: To suppress a variation in a cross point without performing a delay adjustment to a gate voltage.SOLUTION: Because of a current mirror configuration, a drive section 100 and an output section 101 experience the same variation even if a process, voltage or temperature condition varies, and when the signal level of an input signal INT changes from "H" to "L", MOSFETs 5, 4 do not switch from an off state to an on state earlier while MOSFETs 3, 6 are on. This can suppress a variation in a cross point. The configuration does not swing gate voltages PL, PR, NL, NR full from a supply voltage VSS to VDD, and in switching on the MOSFETs 3, 6 and switching off the MOSFETs 5, 4, dispenses with delaying a trailing edge of the gate voltage NL with respect to a trailing edge of the gate voltage PL or delaying a leading edge of the gate voltage PR with respect to a leading edge of the gate voltage NR.

Description

本発明は、出力信号とその反転信号である反転出力信号とを出力することにより、一対の差動出力信号を出力する差動出力回路に関する。 The present invention relates to a differential output circuit that outputs a pair of differential output signals by outputting an output signal and an inverted output signal that is an inverted signal thereof.

電子機器の高速化・多様化に伴い、電子機器から様々な電磁ノイズが放射されている。この電磁ノイズにより、他の機器が誤動作するという問題が発生し、その対策が必要となっている。このような電磁ノイズが周囲に電磁的影響を与えることを電磁妨害（ＥＭＩ；ＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）という。 With the speeding up and diversification of electronic devices, various electromagnetic noises are radiated from the electronic devices. This electromagnetic noise causes a problem that other devices malfunction, and countermeasures are required. Electromagnetic interference (EMI; Electromagnetic Interference) means that such electromagnetic noise has an electromagnetic influence on the surroundings.

放射ノイズを低減する技術として、差動信号伝送という技術がある。この技術は、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）などの差動伝送方式で例示されるように、小振幅、且つ、差動により磁界を打ち消し合うため、放射ノイズが少なく、ＥＭＩ低減には有利である。 As a technique for reducing radiation noise, there is a technique called differential signal transmission. This technology is advantageous in reducing EMI because there is little radiated noise because the magnetic field is canceled out by small amplitude and differential, as exemplified by the differential transmission method such as LVDS (Low Voltage Differential Signaling). .

図１は、特開２０１０−８７５４５号公報に記載された差動出力回路（以下、従来の差動出力回路と称する）の構成を示している。 FIG. 1 shows a configuration of a differential output circuit (hereinafter referred to as a conventional differential output circuit) described in Japanese Patent Application Laid-Open No. 2010-87545.

従来の差動出力回路２０２Ｃは、駆動部と出力部とを具備している。出力部は、出力回路（２３６、２３７）と、出力回路（２３８、２３９）と、電流源２３２と、電流源２３３とを備えている。 The conventional differential output circuit 202C includes a drive unit and an output unit. The output unit includes an output circuit (236, 237), an output circuit (238, 239), a current source 232, and a current source 233.

出力回路（２３６、２３７）は、直列接続されたＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであるＰ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７を備えている。Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７は、ゲートに供給されるＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬに応じてそれぞれオンする。出力回路（２３６、２３７）は、Ｐ型出力トランジスタ２３６とＮ型出力トランジスタ２３７間に設けられた正転出力ノードＮ１から出力信号ＯＵＴ１を出力する。 The output circuit (236, 237) includes a P-type output transistor 236 and an N-type output transistor 237, which are MOS (Metal Oxide Semiconductor) transistors connected in series. The P-type output transistor 236 and the N-type output transistor 237 are turned on according to the P-type gate voltage PL and the N-type gate voltage NL supplied to the gates, respectively. The output circuit (236, 237) outputs an output signal OUT1 from a normal output node N1 provided between the P-type output transistor 236 and the N-type output transistor 237.

出力回路（２３８、２３９）は、直列接続されたＭＯＳトランジスタであるＰ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３９を備えている。Ｐ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３９は、ゲートに供給されるＰ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲに応じてそれぞれオンする。出力回路（２３８、２３９）は、Ｐ型出力トランジスタ２３８とＮ型出力トランジスタ２３９間に設けられた反転出力ノードＮ２から出力信号ＯＵＴ１の反転信号である反転出力信号ＯＵＴ２を出力する。 The output circuit (238, 239) includes a P-type output transistor 238 and an N-type output transistor 239, which are MOS transistors connected in series. The P-type output transistor 238 and the N-type output transistor 239 are turned on according to the P-type gate voltage PR and the N-type gate voltage NR supplied to the gates, respectively. The output circuit (238, 239) outputs an inverted output signal OUT2 that is an inverted signal of the output signal OUT1 from an inverted output node N2 provided between the P-type output transistor 238 and the N-type output transistor 239.

正転出力ノードＮ１と反転出力ノードＮ２間には終端抵抗（図示しない）が設けられている。 A terminating resistor (not shown) is provided between the normal output node N1 and the inverted output node N2.

電流源２３２は、電源電圧ＶＤＤを供給する第１電源とＰ型出力トランジスタ２３６、Ｐ型出力トランジスタ２３８間に接続されている。電流源２３２は、制御信号ＣＮＴＬに応じて導通する。電流源２３３は、電源電圧ＶＤＤより低い電源電圧ＶＳＳを供給する第２電源とＮ型出力トランジスタ２３７、Ｎ型出力トランジスタ２３９間に接続されている。電流源２３３は、制御信号ＣＮＴＬに応じて導通する。制御信号ＣＮＴＬは、外部から供給されてもよいし、内部ロジック２０１から供給されてもよい。 The current source 232 is connected between the first power supply that supplies the power supply voltage VDD and the P-type output transistor 236 and the P-type output transistor 238. The current source 232 is turned on in response to the control signal CNTL. The current source 233 is connected between a second power supply that supplies a power supply voltage VSS lower than the power supply voltage VDD, the N-type output transistor 237, and the N-type output transistor 239. The current source 233 is turned on in response to the control signal CNTL. The control signal CNTL may be supplied from the outside or may be supplied from the internal logic 201.

駆動部は、インバータ２３４、２３５、２４２、２４３と、ＮＡＮＤ回路２４０、２４１とを備えている。インバータ２３４、２３５、２４２、２４３、ＮＡＮＤ回路２４０、２４１は、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成されている。 The drive unit includes inverters 234, 235, 242, and 243 and NAND circuits 240 and 241. The inverters 234, 235, 242, and 243 and the NAND circuits 240 and 241 are configured by CMOS (Complementary Metal Oxide Semiconductor) transistors.

インバータ２３４には、内部ロジック２０１から入力信号が供給される。インバータ２３５には、内部ロジック２０１から入力信号の反転信号である反転入力信号が供給される。ＮＡＮＤ回路２４０は、出力がＰ型出力トランジスタ２３６のゲートに接続され、ＮＡＮＤ回路２４０には、インバータ２３４の出力と制御信号ＣＮＴＬとが供給される。インバータ２４２には、インバータ２３４の出力が供給される。ＮＡＮＤ回路２４１は、出力がＰ型出力トランジスタ２３８のゲートに接続され、ＮＡＮＤ回路２４１には、インバータ２３５の出力と制御信号ＣＮＴＬとが供給される。インバータ２４３には、インバータ２３５の出力が供給される。 An input signal is supplied from the internal logic 201 to the inverter 234. An inverted input signal that is an inverted signal of the input signal is supplied from the internal logic 201 to the inverter 235. The output of the NAND circuit 240 is connected to the gate of the P-type output transistor 236, and the output of the inverter 234 and the control signal CNTL are supplied to the NAND circuit 240. The output of the inverter 234 is supplied to the inverter 242. The output of the NAND circuit 241 is connected to the gate of the P-type output transistor 238, and the output of the inverter 235 and the control signal CNTL are supplied to the NAND circuit 241. The output of the inverter 235 is supplied to the inverter 243.

従来の差動出力回路２０２Ｃは、制御信号ＣＮＴＬの信号レベルがハイレベル“Ｈ”であるとき、Ｐ型出力トランジスタ２３６、２３８の一方のトランジスタを選択的にオンし、他方のトランジスタを選択的にオフし、Ｎ型出力トランジスタ２３７、２３９の一方のトランジスタを選択的にオンし、他方のトランジスタを選択的にオフすることにより、出力信号ＯＵＴ１の信号レベルをハイレベル“Ｈ”、ロウレベル“Ｌ”の一方のレベルにし、反転出力信号ＯＵＴ２の信号レベルを他方のレベルにする。オンとなるトランジスタは、内部ロジック２０１からの入力信号に応じて選択される。また、制御信号ＣＮＴＬの信号レベルがロウレベル“Ｌ”であるとき、Ｐ型出力トランジスタ２３６、２３８を両方ともオフし、Ｎ型出力トランジスタ２３７、２３９の一方のトランジスタを選択的にオンし、他方のトランジスタを選択的にオフすることにより、出力信号ＯＵＴ１の信号レベルを他方のレベルにし、反転出力信号ＯＵＴ２の信号レベルを一方のレベルにする。このように、従来の差動出力回路２０２Ｃは、出力信号ＯＵＴ１とその反転信号である反転出力信号ＯＵＴ２とを出力することにより、一対の差動出力信号を出力することができる。 When the signal level of the control signal CNTL is high level “H”, the conventional differential output circuit 202C selectively turns on one of the P-type output transistors 236 and 238 and selectively turns on the other transistor. By turning off, selectively turning on one of the N-type output transistors 237 and 239 and selectively turning off the other transistor, the signal level of the output signal OUT1 is set to high level “H” and low level “L”. And the inverted output signal OUT2 is set to the other level. The transistor to be turned on is selected according to the input signal from the internal logic 201. When the signal level of the control signal CNTL is the low level “L”, both the P-type output transistors 236 and 238 are turned off, one of the N-type output transistors 237 and 239 is selectively turned on, and the other By selectively turning off the transistor, the signal level of the output signal OUT1 is set to the other level, and the signal level of the inverted output signal OUT2 is set to one level. In this way, the conventional differential output circuit 202C can output a pair of differential output signals by outputting the output signal OUT1 and the inverted output signal OUT2 that is the inverted signal thereof.

特開２０１０−８７５４５号公報JP 2010-87545 A

従来の差動出力回路２０２Ｃでは、駆動部は、制御信号ＣＮＴＬと入力信号との論理レベル（信号レベル）により、出力部のＰ型出力トランジスタ２３６、２３８、Ｎ型出力トランジスタ２３７、２３９をオン／オフさせている。その駆動部において、インバータ２３４、２３５、２４２、２４３、ＮＡＮＤ回路２４０、２４１は、ＣＭＯＳトランジスタにより構成されているが、プロセス、電圧、温度条件の変化に伴い、トランジスタがオン／オフするタイミングにずれが生じる。このため、インバータ２３４、２３５、２４２、２４３、ＮＡＮＤ回路２４０、２４１内のＣＭＯＳトランジスタでオン／オフするタイミングにずれが生じる場合、出力部のＰ型出力トランジスタ２３６、２３８、Ｎ型出力トランジスタ２３７、２３９でもオン／オフするタイミングにずれが生じる。 In the conventional differential output circuit 202C, the drive unit turns on / off the P-type output transistors 236 and 238 and the N-type output transistors 237 and 239 of the output unit according to the logic level (signal level) between the control signal CNTL and the input signal. It is turned off. In the drive unit, the inverters 234, 235, 242 and 243 and the NAND circuits 240 and 241 are composed of CMOS transistors. However, the timing of turning on / off the transistors is shifted with changes in process, voltage, and temperature conditions. Occurs. For this reason, when the ON / OFF timings of the inverters 234, 235, 242 and 243 and the CMOS transistors in the NAND circuits 240 and 241 are shifted, the P-type output transistors 236 and 238 of the output unit, the N-type output transistor 237, Even in the case of H.239, there is a difference in the on / off timing.

例えば、（Ａ）入力信号、反転入力信号の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”となる。この場合、出力部のＰ型出力トランジスタ２３６がオンし、Ｎ型出力トランジスタ２３７がオフし、Ｐ型出力トランジスタ２３８がオフし、Ｎ型出力トランジスタ２３９がオンするため、出力信号ＯＵＴ１、反転出力信号ＯＵＴ２の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”となる。このとき、Ｐ型出力トランジスタ２３６から正転出力ノードＮ１、終端抵抗、反転出力ノードＮ２を経由してＮ型出力トランジスタ２３９を通る経路に電流が流れ、正転出力ノードＮ１、反転出力ノードＮ２にそれぞれ供給される出力信号ＯＵＴ１、反転出力信号ＯＵＴ２により、差動出力信号が得られる。 For example, when the signal levels of (A) the input signal and the inverted input signal are the high level “H” and the low level “L”, respectively, the signal levels of the P-type gate voltage PL and the N-type gate voltage NL are high levels. The signal levels of the P-type gate voltage PR and the N-type gate voltage NR are the low level “L” and the high level “H”, respectively. In this case, since the P-type output transistor 236 of the output unit is turned on, the N-type output transistor 237 is turned off, the P-type output transistor 238 is turned off, and the N-type output transistor 239 is turned on, the output signal OUT1, the inverted output signal The signal level of OUT2 becomes high level “H” and low level “L”, respectively. At this time, a current flows from the P-type output transistor 236 to the normal output node N1 and the inverted output node N2 through the normal output node N1, the terminating resistor, and the inverted output node N2 to the path passing through the N-type output transistor 239. A differential output signal is obtained by the output signal OUT1 and the inverted output signal OUT2 supplied thereto.

（Ｂ）入力信号、反転入力信号の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”である。この場合、出力部のＰ型出力トランジスタ２３６がオフし、Ｎ型出力トランジスタ２３７がオンし、Ｐ型出力トランジスタ２３８がオンし、Ｎ型出力トランジスタ２３９がオフするため、出力信号ＯＵＴ１、反転出力信号ＯＵＴ２の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”に切り替わる。このとき、Ｐ型出力トランジスタ２３８から反転出力ノードＮ２、終端抵抗、正転出力ノードＮ１を経由してＮ型出力トランジスタ２３７を通る経路に電流が流れ、正転出力ノードＮ１、反転出力ノードＮ２にそれぞれ供給される出力信号ＯＵＴ１、反転出力信号ＯＵＴ２により、反転した差動出力信号が得られる。 (B) When the signal levels of the input signal and the inverted input signal are low level “L” and high level “H”, respectively, the signal levels of the P-type gate voltage PL and N-type gate voltage NL are low level “L”. The signal level of the P-type gate voltage PR and the N-type gate voltage NR is the high level “H” and the low level “L”, respectively. In this case, since the P-type output transistor 236 of the output unit is turned off, the N-type output transistor 237 is turned on, the P-type output transistor 238 is turned on, and the N-type output transistor 239 is turned off, the output signal OUT1, the inverted output signal The signal level of OUT2 is switched to the low level “L” and the high level “H”, respectively. At this time, a current flows from the P-type output transistor 238 to the path passing through the N-type output transistor 237 via the inverting output node N2, the terminating resistor, and the non-inverting output node N1, and flows to the non-inverting output node N1 and the inverting output node N2. An inverted differential output signal is obtained by the supplied output signal OUT1 and inverted output signal OUT2.

そこで、（Ａ）の場合から（Ｂ）の場合に切り替わる際、Ｐ型出力トランジスタ２３６がまだオンしているときに、Ｎ型出力トランジスタ２３７がオフ状態からオン状態に速く切り替わってしまった場合、Ｐ型出力トランジスタ２３６からＮ型出力トランジスタ２３７へ貫通電流が流れ、クロスポイントが変動する。また、Ｐ型出力トランジスタ２３６がオフしているときに、Ｎ型出力トランジスタ２３７がオン状態からオフ状態に速く切り替わってしまった場合でも、電流経路がなくなりクロスポイントが変動する。 Therefore, when switching from the case of (A) to the case of (B), when the N-type output transistor 237 is quickly switched from the off state to the on state when the P-type output transistor 236 is still on, A through current flows from the P-type output transistor 236 to the N-type output transistor 237, and the cross point varies. In addition, when the P-type output transistor 236 is off, even if the N-type output transistor 237 is quickly switched from the on state to the off state, the current path is lost and the cross point varies.

クロスポイントが変動することにより、出力部のトランジスタのタイミングがずれることになる。本来、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７がそれぞれオン、オフの状態であるにも関わらず、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３７が共にオン又はオフの状態が生じ、差動のバランスが崩れてしまう。その結果、ノイズ（コモンモードノイズという）が発生し、ＥＭＩ悪化の原因となる。 When the cross point fluctuates, the timing of the transistors in the output section is shifted. Originally, both the P-type output transistor 236 and the N-type output transistor 237 are turned on or off even though the P-type output transistor 236 and the N-type output transistor 237 are turned on and off, respectively. Will be out of balance. As a result, noise (common mode noise) is generated, which causes EMI deterioration.

従来の差動出力回路２０２Ｃの問題点について具体的に説明する。 The problem of the conventional differential output circuit 202C will be specifically described.

図２Ａに示されるように、Ｐ型出力トランジスタ２３６、２３８のソースは、電源電圧ＶＤＤを供給する第１電源に電流源２３２を介して接続されているため、Ｐ型出力トランジスタ２３６、２３８のソースに供給される電圧は、電源電圧ＶＤＤよりも低いＶＰとなる。Ｎ型出力トランジスタ２３７、２３９のソースは、電源電圧ＶＳＳを供給する第２電源に電流源２３３を介して接続されているため、Ｎ型出力トランジスタ２３７、２３９のソースに供給される電圧は、電源電圧ＶＳＳよりも高いＶＮとなる。ここで、ＶＤＤ＞ＶＰ＞ＶＮ＞ＶＳＳである。 As shown in FIG. 2A, the sources of the P-type output transistors 236 and 238 are connected to the first power supply that supplies the power supply voltage VDD via the current source 232, so The voltage supplied to is VP lower than the power supply voltage VDD. Since the sources of the N-type output transistors 237 and 239 are connected to the second power supply that supplies the power supply voltage VSS via the current source 233, the voltage supplied to the sources of the N-type output transistors 237 and 239 VN is higher than the voltage VSS. Here, VDD> VP> VN> VSS.

図２Ｂに示されるように、Ｐ型出力トランジスタ２３６、２３８の閾値電圧をＶＴＰとし、Ｎ型出力トランジスタ２３７、２３９の閾値電圧をＶＴＮとした場合、Ｐ型出力トランジスタ２３６、２３８は、ＶＰ−ＶＴＰ以下の電圧でオンし、Ｎ型出力トランジスタ２３７、２３９は、ＶＮ＋ＶＴＮ以上の電圧でオンする。ここで、ＶＤＤ＞ＶＰ＞（ＶＰ−ＶＴＰ）＞（ＶＮ＋ＶＴＮ）＞ＶＮ＞ＶＳＳである。 As shown in FIG. 2B, when the threshold voltage of the P-type output transistors 236 and 238 is VTP and the threshold voltage of the N-type output transistors 237 and 239 is VTN, the P-type output transistors 236 and 238 are VP-VTP. The N-type output transistors 237 and 239 are turned on at a voltage equal to or higher than VN + VTN. Here, VDD> VP> (VP−VTP)> (VN + VTN)> VN> VSS.

Ｐ型出力トランジスタ２３６、２３８、Ｎ型出力トランジスタ２３７、２３９のゲートにそれぞれ供給されるＰ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲは、駆動部により電源電圧ＶＳＳから電源電圧ＶＤＤまでフルスイングされる。従って、以下のような問題点がある。 The P-type gate voltages PL and PR and the N-type gate voltages NL and NR supplied to the gates of the P-type output transistors 236 and 238 and the N-type output transistors 237 and 239, respectively, are supplied from the power supply voltage VSS to the power supply voltage. Full swing to VDD. Therefore, there are the following problems.

例えば、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３９がオンするときに、Ｐ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３７がオフする。この場合、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮより低くなる。そのためには、Ｐ型用ゲート電圧ＰＬにおける電源電圧ＶＤＤから電源電圧ＶＳＳへの立ち下がりに対して、Ｎ型用ゲート電圧ＮＬの立ち下がりに遅延をもたせ、Ｎ型用ゲート電圧ＮＲにおける電源電圧ＶＳＳから電源電圧ＶＤＤへの立ち上がりに対して、Ｐ型用ゲート電圧ＰＲの立ち上がりに遅延をもたせる必要がある。 For example, when the P-type output transistor 236 and the N-type output transistor 239 are turned on, the P-type output transistor 238 and the N-type output transistor 237 are turned off. In this case, the P-type gate voltage PL is equal to or lower than the voltage VP-VTP, the N-type gate voltage NR is equal to or higher than the voltage VN + VTN, the P-type gate voltage PR is higher than the voltage VP-VTP, and the N-type gate voltage NL becomes lower than voltage VN + VTN. For this purpose, the falling of the N-type gate voltage NL is delayed with respect to the falling of the P-type gate voltage PL from the power supply voltage VDD to the power supply voltage VSS, so that the power supply voltage VSS at the N-type gate voltage NR is delayed. Therefore, it is necessary to delay the rise of the P-type gate voltage PR with respect to the rise of the power supply voltage VDD to the power supply voltage VDD.

同様に、Ｐ型出力トランジスタ２３８、Ｎ型出力トランジスタ２３７がオンするときに、Ｐ型出力トランジスタ２３６、Ｎ型出力トランジスタ２３９がオフする。この場合、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮより低くなる。そのためには、Ｐ型用ゲート電圧ＰＲにおける電源電圧ＶＤＤから電源電圧ＶＳＳへの立ち下がりに対して、Ｎ型用ゲート電圧ＮＲの立ち下がりに遅延をもたせ、Ｎ型用ゲート電圧ＮＬにおける電源電圧ＶＳＳから電源電圧ＶＤＤへの立ち上がりに対して、Ｐ型用ゲート電圧ＰＬの立ち上がりに遅延をもたせる必要がある。 Similarly, when the P-type output transistor 238 and the N-type output transistor 237 are turned on, the P-type output transistor 236 and the N-type output transistor 239 are turned off. In this case, the P-type gate voltage PR is equal to or lower than the voltage VP-VTP, the N-type gate voltage NL is equal to or higher than the voltage VN + VTN, the P-type gate voltage PL is higher than the voltage VP-VTP, and the N-type gate voltage NR becomes lower than voltage VN + VTN. For that purpose, the falling of the N-type gate voltage NR is delayed with respect to the falling of the P-type gate voltage PR from the power supply voltage VDD to the power supply voltage VSS, and the power supply voltage VSS at the N-type gate voltage NL is delayed. Therefore, it is necessary to delay the rise of the P-type gate voltage PL with respect to the rise of the power supply voltage VDD to the power supply voltage VDD.

このように、従来の差動出力回路２０２Ｃでは、フルスイングするＰ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲに対して遅延を調整することは非常に困難である。ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えることが望まれる。 As described above, in the conventional differential output circuit 202C, it is very difficult to adjust the delay with respect to the full swing P-type gate voltages PL and PR and N-type gate voltages NL and NR. It is desirable to suppress the variation of the cross point without adjusting the delay with respect to the gate voltage.

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。 In the following, means for solving the problems will be described using the reference numerals used in the embodiments for carrying out the invention in parentheses. This symbol is added to clarify the correspondence between the description of the claims and the description of the mode for carrying out the invention, and the technical scope of the invention described in the claims. Must not be used to interpret

本発明の差動出力回路は、第１の出力回路（３、４）と、第２の出力回路（５、６）と、第１、２の出力回路（３、４）（５、６）に接続された駆動部（１００）とを具備している。第１の出力回路（３、４）は、直列接続され、ゲートに供給されるＰ型用ゲート電圧（ＰＬ）、Ｎ型用ゲート電圧（ＮＬ）に応じてそれぞれオンする第１のＰ型出力トランジスタ（３）、第１のＮ型出力トランジスタ（４）を備え、第１のＰ型出力トランジスタ（３）と第１のＮ型出力トランジスタ（４）間に設けられた正転出力ノード（Ｎｄ０）から出力信号（Ｙ０）を出力する。第２の出力回路（５、６）は、直列接続され、ゲートに供給されるＰ型用ゲート電圧（ＰＲ）、Ｎ型用ゲート電圧（ＮＲ）に応じてそれぞれオンする第２のＰ型出力トランジスタ（５）、第２のＮ型出力トランジスタ（６）を備え、第２のＰ型出力トランジスタ（５）と第２のＮ型出力トランジスタ（６）間に設けられた反転出力ノード（Ｎｄ１）から出力信号（Ｙ０）の反転信号である反転出力信号（Ｙ１）を出力する。駆動部（１００）は、第１のＰ型ミラートランジスタ（９）と、第１のＮ型ミラートランジスタ（１２）と、第２のＰ型ミラートランジスタ（１４）と、第２のＮ型ミラートランジスタ（１８）と、第１のスイッチ部（１０、１１）と、第２のスイッチ部（１５、１６）とを備えている。第１のＰ型ミラートランジスタ（９）は、第１のＰ型出力トランジスタ（３）と共にカレントミラー回路を構成する。第１のＮ型ミラートランジスタ（１２）は、第２のＮ型出力トランジスタ（６）と共にカレントミラー回路を構成する。第２のＰ型ミラートランジスタ（１４）は、第２のＰ型出力トランジスタ（５）と共にカレントミラー回路を構成する。第２のＮ型ミラートランジスタ（１８）は、第１のＮ型出力トランジスタ（４）と共にカレントミラー回路を構成する。第１のスイッチ部（１０、１１）は、第１のＰ型ミラートランジスタ（９）と第１のＮ型ミラートランジスタ（１２）間に接続され、入力信号（ＩＮＴ）の信号レベルが第１のレベル（“Ｈ”）であるとき、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）のゲートにそれぞれＰ型用ゲート電圧（ＰＬ）、Ｎ型用ゲート電圧（ＮＲ）を供給して、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルをそれぞれ第１のレベル（“Ｈ”）、第２のレベル（“Ｌ”）にする。第２のスイッチ部（１５、１６）は、第２のＰ型ミラートランジスタ（１４）と第２のＮ型ミラートランジスタ（１８）間に接続され、入力信号（ＩＮＴ）の信号レベルが第２のレベル（“Ｌ”）であるとき、第１のＮ型出力トランジスタ（４）、第２のＰ型出力トランジスタ（５）のゲートにそれぞれＮ型用ゲート電圧（ＮＬ）、Ｐ型用ゲート電圧（ＰＲ）を供給して、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルをそれぞれ第２のレベル（“Ｌ”）、第１のレベル（“Ｈ”）にする。 The differential output circuit of the present invention includes a first output circuit (3, 4), a second output circuit (5, 6), and first and second output circuits (3, 4) (5, 6). And a drive unit (100) connected to the. The first output circuits (3, 4) are connected in series, and turn on in response to the P-type gate voltage (PL) and the N-type gate voltage (NL) supplied to the gate, respectively. A non-inverting output node (Nd0) provided with a transistor (3) and a first N-type output transistor (4) and provided between the first P-type output transistor (3) and the first N-type output transistor (4) ) To output an output signal (Y0). The second output circuits (5, 6) are connected in series and turn on in response to the P-type gate voltage (PR) and the N-type gate voltage (NR) supplied to the gate, respectively. An inverting output node (Nd1) provided between the second P-type output transistor (5) and the second N-type output transistor (6), comprising a transistor (5) and a second N-type output transistor (6) Outputs an inverted output signal (Y1) which is an inverted signal of the output signal (Y0). The drive unit (100) includes a first P-type mirror transistor (9), a first N-type mirror transistor (12), a second P-type mirror transistor (14), and a second N-type mirror transistor. (18), a first switch unit (10, 11), and a second switch unit (15, 16). The first P-type mirror transistor (9) forms a current mirror circuit together with the first P-type output transistor (3). The first N-type mirror transistor (12) forms a current mirror circuit together with the second N-type output transistor (6). The second P-type mirror transistor (14) forms a current mirror circuit together with the second P-type output transistor (5). The second N-type mirror transistor (18) forms a current mirror circuit together with the first N-type output transistor (4). The first switch unit (10, 11) is connected between the first P-type mirror transistor (9) and the first N-type mirror transistor (12), and the signal level of the input signal (INT) is the first level. When the level is “H”, the gates of the P-type gate voltage (PL) and the N-type gate voltage (PL) are applied to the gates of the first P-type output transistor (3) and the second N-type output transistor (6), respectively. NR) is supplied, and the signal levels of the output signal (Y0) and the inverted output signal (Y1) are set to the first level (“H”) and the second level (“L”), respectively. The second switch unit (15, 16) is connected between the second P-type mirror transistor (14) and the second N-type mirror transistor (18), and the signal level of the input signal (INT) is the second level. When the level is “L”, the gates of the N-type gate voltage (NL) and P-type gate voltage (N) are applied to the gates of the first N-type output transistor (4) and the second P-type output transistor (5), respectively. PR) is supplied to set the signal levels of the output signal (Y0) and the inverted output signal (Y1) to the second level (“L”) and the first level (“H”), respectively.

本発明の差動出力回路は、入力信号（ＩＮＴ）の信号レベルが第１のレベル（“Ｈ”）であるとき、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）がオンするため、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルがそれぞれ第１のレベル（“Ｈ”）、第２のレベル（“Ｌ”）になる。入力信号（ＩＮＴ）の信号レベルが第２のレベル（“Ｌ”）であるとき、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）がオンするため、出力信号（Ｙ０）、反転出力信号（Ｙ１）の信号レベルがそれぞれ第２のレベル（“Ｌ”）、第１のレベル（“Ｈ”）になる。このように、本発明の差動出力回路は、出力信号（Ｙ０）とその反転信号である反転出力信号（Ｙ１）とを出力することにより、一対の差動出力信号を出力することができる。 When the signal level of the input signal (INT) is the first level (“H”), the differential output circuit of the present invention has the first P-type output transistor (3), the second N-type output transistor ( 6) is turned on, the signal levels of the output signal (Y0) and the inverted output signal (Y1) become the first level (“H”) and the second level (“L”), respectively. When the signal level of the input signal (INT) is the second level (“L”), the second P-type output transistor (5) and the first N-type output transistor (4) are turned on. The signal levels of (Y0) and the inverted output signal (Y1) are the second level (“L”) and the first level (“H”), respectively. Thus, the differential output circuit of the present invention can output a pair of differential output signals by outputting the output signal (Y0) and the inverted output signal (Y1) that is the inverted signal thereof.

本発明の差動出力回路では、駆動部（１００）と出力部｛第１、２の出力回路（３、４）（５、６）｝とのカレントミラー構成により、プロセス、電圧、温度条件が変動しても、駆動部（１００）と出力部｛第１、２の出力回路（３、４）（５、６）｝は共に同一の変動となるため、入力信号（ＩＮＴ）の信号レベルが第１のレベル（“Ｈ”）から第２のレベル（“Ｌ”）に切り替わる際、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）がオンしているときに、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）がオフ状態からオン状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。同様に、入力信号（ＩＮＴ）の信号レベルが第２のレベル（“Ｌ”）から第１のレベル（“Ｈ”）に切り替わる際、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）がオフしているときに、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）がオン状態からオフ状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。 In the differential output circuit of the present invention, the process, voltage, and temperature conditions are controlled by the current mirror configuration of the drive unit (100) and the output unit {first and second output circuits (3, 4) (5, 6)}. Even if it fluctuates, since the drive unit (100) and the output unit {first and second output circuits (3, 4) (5, 6)} both have the same variation, the signal level of the input signal (INT) is When switching from the first level (“H”) to the second level (“L”), the first P-type output transistor (3) and the second N-type output transistor (6) are on. In addition, the second P-type output transistor (5) and the first N-type output transistor (4) do not quickly switch from the off state to the on state. Therefore, fluctuations in the cross point can be suppressed. Similarly, when the signal level of the input signal (INT) switches from the second level (“L”) to the first level (“H”), the first P-type output transistor (3), the second N When the type output transistor (6) is off, the second P-type output transistor (5) and the first N-type output transistor (4) do not quickly switch from the on state to the off state. Therefore, fluctuations in the cross point can be suppressed.

また、本発明の差動出力回路では、駆動部（１００）と出力部｛第１、２の出力回路（３、４）（５、６）｝とのカレントミラー構成により、Ｐ型用ゲート電圧（ＰＬ、ＰＲ）、Ｎ型用ゲート電圧（ＮＬ、ＮＲ）は、電源電圧（ＶＳＳ）から電源電圧（ＶＤＤ）までフルスイングされない。このため、例えば、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）をオンさせ、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）をオフさせる場合、Ｐ型用ゲート電圧（ＰＬ）の立ち下がりに対して、Ｎ型用ゲート電圧（ＮＬ）の立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧（ＮＲ）の立ち上がりに対して、Ｐ型用ゲート電圧（ＰＲ）の立ち上がりに遅延をもたせる必要がない。同様に、第２のＰ型出力トランジスタ（５）、第１のＮ型出力トランジスタ（４）をオンさせ、第１のＰ型出力トランジスタ（３）、第２のＮ型出力トランジスタ（６）をオフさせる場合でも、Ｐ型用ゲート電圧（ＰＲ）の立ち下がりに対して、Ｎ型用ゲート電圧（ＮＲ）の立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧ＮＬの立ち上がりに対して、Ｐ型用ゲート電圧（ＰＬ）の立ち上がりに遅延をもたせる必要がない。 In the differential output circuit of the present invention, the gate voltage for P-type is provided by the current mirror configuration of the drive unit (100) and the output unit {first and second output circuits (3, 4) (5, 6)}. The (PL, PR) and N-type gate voltages (NL, NR) are not fully swung from the power supply voltage (VSS) to the power supply voltage (VDD). Therefore, for example, the first P-type output transistor (3) and the second N-type output transistor (6) are turned on, and the second P-type output transistor (5) and the first N-type output transistor (4) are turned on. ) Is turned off, it is not necessary to delay the fall of the N-type gate voltage (NL) with respect to the fall of the P-type gate voltage (PL), and the rise of the N-type gate voltage (NR) On the other hand, it is not necessary to delay the rise of the P-type gate voltage (PR). Similarly, the second P-type output transistor (5) and the first N-type output transistor (4) are turned on, and the first P-type output transistor (3) and the second N-type output transistor (6) are turned on. Even in the case of turning off, it is not necessary to delay the fall of the N-type gate voltage (NR) with respect to the fall of the P-type gate voltage (PR), and with respect to the rise of the N-type gate voltage NL. It is not necessary to delay the rise of the P-type gate voltage (PL).

このように、本発明の差動出力回路では、ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えることができる。 As described above, in the differential output circuit of the present invention, it is possible to suppress the variation of the cross point without adjusting the delay with respect to the gate voltage.

図１は、特開２０１０−８７５４５号公報に記載された差動出力回路（従来の差動出力回路）の構成を示している。FIG. 1 shows the configuration of a differential output circuit (conventional differential output circuit) described in Japanese Patent Application Laid-Open No. 2010-87545. 図２Ａは、従来の差動出力回路の出力部の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑えることが困難であることを説明するための図である。FIG. 2A is a diagram for explaining that it is difficult to suppress the variation of the cross point when each transistor in the output section of the conventional differential output circuit is turned on / off. 図２Ｂは、従来の差動出力回路の出力部の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑えることが困難であることを説明するための図である。FIG. 2B is a diagram for explaining that it is difficult to suppress fluctuations in the cross point when each transistor in the output section of the conventional differential output circuit is turned on / off. 図３は、本発明の実施形態による差動出力回路の構成を示している。FIG. 3 shows a configuration of the differential output circuit according to the embodiment of the present invention. 図４は、本発明の実施形態による差動出力回路の動作を示すタイミングチャートである。FIG. 4 is a timing chart showing the operation of the differential output circuit according to the embodiment of the present invention. 図５Ａは、本発明の実施形態による差動出力回路の出力部１０１の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑える効果を説明するための図である。FIG. 5A is a diagram for explaining the effect of suppressing cross-point variation in turning on / off each transistor of the output unit 101 of the differential output circuit according to the embodiment of the present invention. 図５Ｂは、本発明の実施形態による差動出力回路の出力部１０１の各トランジスタのオン／オフにおいて、クロスポイントの変動を抑える効果を説明するための図である。FIG. 5B is a diagram for explaining the effect of suppressing the variation of the cross point in turning on / off each transistor of the output unit 101 of the differential output circuit according to the embodiment of the present invention. 図６は、本発明の他の実施形態による差動出力回路の構成を示している。FIG. 6 shows a configuration of a differential output circuit according to another embodiment of the present invention.

以下に添付図面を参照して、本発明の実施形態による差動出力回路について詳細に説明する。 Hereinafter, a differential output circuit according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

図３は、本発明の実施形態による差動出力回路の構成を示している。 FIG. 3 shows a configuration of the differential output circuit according to the embodiment of the present invention.

本発明の実施形態による差動出力回路は、出力部１０１と駆動部１００とを具備している。 The differential output circuit according to the embodiment of the present invention includes an output unit 101 and a drive unit 100.

出力部１０１は、出力回路（３、４）と、出力回路（５、６）と、電流源１、２とを備えている。 The output unit 101 includes output circuits (3, 4), output circuits (5, 6), and current sources 1, 2.

出力回路（３、４）は、直列接続されたＭＯＳトランジスタであるＰ型出力トランジスタ３、Ｎ型出力トランジスタ４を備えている。Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ４は、ゲートに供給されるＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬに応じてそれぞれオンする。出力回路（３、４）は、Ｐ型出力トランジスタ３とＮ型出力トランジスタ４間に設けられた正転出力ノードＮｄ０から出力信号Ｙ０を出力する。 The output circuit (3, 4) includes a P-type output transistor 3 and an N-type output transistor 4 which are MOS transistors connected in series. The P-type output transistor 3 and the N-type output transistor 4 are turned on according to the P-type gate voltage PL and the N-type gate voltage NL supplied to the gates, respectively. The output circuits (3, 4) output an output signal Y0 from a normal output node Nd0 provided between the P-type output transistor 3 and the N-type output transistor 4.

出力回路（５、６）は、直列接続されたＭＯＳトランジスタであるＰ型出力トランジスタ５、Ｎ型出力トランジスタ６を備えている。Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ６は、ゲートに供給されるＰ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲに応じてそれぞれオンする。出力回路（５、６）は、Ｐ型出力トランジスタ５とＮ型出力トランジスタ６間に設けられた反転出力ノードＮｄ１から、出力信号Ｙ０の反転信号である反転出力信号Ｙ１を出力する。 The output circuit (5, 6) includes a P-type output transistor 5 and an N-type output transistor 6 which are MOS transistors connected in series. The P-type output transistor 5 and the N-type output transistor 6 are turned on according to the P-type gate voltage PR and the N-type gate voltage NR supplied to the gates, respectively. The output circuits (5, 6) output an inverted output signal Y1, which is an inverted signal of the output signal Y0, from an inverted output node Nd1 provided between the P-type output transistor 5 and the N-type output transistor 6.

正転出力ノードＮｄ０と反転出力ノードＮｄ１間には終端抵抗Ｒが設けられている。 A terminating resistor R is provided between the normal output node Nd0 and the inverted output node Nd1.

電流源１は、電源電圧ＶＤＤを供給する第１電源とＰ型出力トランジスタ３、Ｐ型出力トランジスタ５間に接続されている。電流源１は、ＭＯＳトランジスタであるＰ型電流源トランジスタである。Ｐ型電流源トランジスタ１は、ゲートにバイアス電圧ＶＢＰが供給され、バイアス電圧ＶＢＰに応じてオンする。 The current source 1 is connected between a first power supply that supplies a power supply voltage VDD, a P-type output transistor 3, and a P-type output transistor 5. The current source 1 is a P-type current source transistor that is a MOS transistor. The P-type current source transistor 1 is supplied with a bias voltage VBP at the gate, and is turned on according to the bias voltage VBP.

電流源２は、電源電圧ＶＤＤより低い電源電圧ＶＳＳを供給する第２電源とＮ型出力トランジスタ４、Ｎ型出力トランジスタ６間に接続されている。電流源２は、ＭＯＳトランジスタであるＮ型電流源トランジスタである。Ｎ型電流源トランジスタ２は、ゲートにバイアス電圧ＶＢＮが供給され、バイアス電圧ＶＢＮに応じてオンする。 The current source 2 is connected between a second power supply that supplies a power supply voltage VSS lower than the power supply voltage VDD, and the N-type output transistor 4 and the N-type output transistor 6. The current source 2 is an N-type current source transistor that is a MOS transistor. The N-type current source transistor 2 is supplied with a bias voltage VBN at the gate, and is turned on according to the bias voltage VBN.

駆動部１００は、Ｐ型ミラートランジスタ９と、Ｎ型ミラートランジスタ１２と、Ｐ型ミラートランジスタ１４と、Ｎ型ミラートランジスタ１８と、電流源７と、電流源８と、スイッチ部（１０、１１）と、スイッチ部（１５、１６）とを備えている。 The drive unit 100 includes a P-type mirror transistor 9, an N-type mirror transistor 12, a P-type mirror transistor 14, an N-type mirror transistor 18, a current source 7, a current source 8, and a switch unit (10, 11). And a switch part (15, 16).

Ｐ型ミラートランジスタ９は、Ｐ型出力トランジスタ３のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｐ型出力トランジスタ３と共にカレントミラー回路を構成する。 The P-type mirror transistor 9 is a MOS transistor having a gate and a drain connected to the gate of the P-type output transistor 3, and forms a current mirror circuit together with the P-type output transistor 3.

Ｎ型ミラートランジスタ１２は、Ｎ型出力トランジスタ６のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｎ型出力トランジスタ６と共にカレントミラー回路を構成する。 The N-type mirror transistor 12 is a MOS transistor having a gate and a drain connected to the gate of the N-type output transistor 6, and forms a current mirror circuit together with the N-type output transistor 6.

Ｐ型ミラートランジスタ１４は、Ｐ型出力トランジスタ５のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｐ型出力トランジスタ５と共にカレントミラー回路を構成する。 The P-type mirror transistor 14 is a MOS transistor having a gate and a drain connected to the gate of the P-type output transistor 5, and constitutes a current mirror circuit together with the P-type output transistor 5.

Ｎ型ミラートランジスタ１８は、Ｎ型出力トランジスタ４のゲートにゲートとドレインとが接続されたＭＯＳトランジスタであり、Ｎ型出力トランジスタ４と共にカレントミラー回路を構成する。 The N-type mirror transistor 18 is a MOS transistor having a gate and a drain connected to the gate of the N-type output transistor 4, and constitutes a current mirror circuit together with the N-type output transistor 4.

電流源７は、第１電源とＰ型ミラートランジスタ９、Ｐ型ミラートランジスタ１４間に接続されている。第３の電流源７は、ＭＯＳトランジスタであるＰ型電流源トランジスタである。Ｐ型電流源トランジスタ７は、ゲートにバイアス電圧ＶＢＰが供給され、バイアス電圧ＶＢＰに応じてオンする。 The current source 7 is connected between the first power supply and the P-type mirror transistor 9 and the P-type mirror transistor 14. The third current source 7 is a P-type current source transistor that is a MOS transistor. The P-type current source transistor 7 is supplied with a bias voltage VBP at the gate, and is turned on according to the bias voltage VBP.

電流源８は、第２電源とＮ型ミラートランジスタ１２、Ｎ型ミラートランジスタ１８間に接続されている。第４の電流源８は、ＭＯＳトランジスタであるＮ型電流源トランジスタである。Ｎ型電流源トランジスタ８は、ゲートにバイアス電圧ＶＢＮが供給され、バイアス電圧ＶＢＮに応じてオンする。 The current source 8 is connected between the second power source and the N-type mirror transistor 12 and the N-type mirror transistor 18. The fourth current source 8 is an N-type current source transistor that is a MOS transistor. The N-type current source transistor 8 is supplied with a bias voltage VBN at the gate, and is turned on according to the bias voltage VBN.

スイッチ部（１０、１１）は、Ｐ型ミラートランジスタ９のドレインとＮ型ミラートランジスタ１２のドレイン間に接続されたトランスファーゲートである。トランスファーゲート（１０、１１）は、ＭＯＳトランジスタであるＮ型スイッチトランジスタ１１とＰ型スイッチトランジスタ１０により構成される。Ｎ型スイッチトランジスタ１１は、ゲートに入力信号ＩＮＴが供給され、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるときにオンする。Ｐ型スイッチトランジスタ１０は、ゲートに入力信号ＩＮＴの反転信号である反転入力信号ＩＮＢが供給され、反転入力信号ＩＮＢの信号レベルがロウレベル“Ｌ”であるときにオンする。即ち、トランスファーゲート（１０、１１）は、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるとき、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６のゲートにそれぞれＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＲを供給する。Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６は、それぞれＰ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＲに応じてオンし、Ｎ型出力トランジスタ４、Ｐ型出力トランジスタ５はオフしている。このとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”になる。 The switch units (10, 11) are transfer gates connected between the drain of the P-type mirror transistor 9 and the drain of the N-type mirror transistor 12. The transfer gate (10, 11) is composed of an N-type switch transistor 11 and a P-type switch transistor 10 which are MOS transistors. The N-type switch transistor 11 is turned on when the input signal INT is supplied to the gate and the signal level of the input signal INT is the high level “H”. The P-type switch transistor 10 is turned on when an inverted input signal INB, which is an inverted signal of the input signal INT, is supplied to the gate and the signal level of the inverted input signal INB is low level “L”. That is, when the signal level of the input signal INT is the high level “H”, the transfer gates (10, 11) have the P-type gate voltages PL, N applied to the gates of the P-type output transistor 3 and the N-type output transistor 6, respectively. A mold gate voltage NR is supplied. The P-type output transistor 3 and the N-type output transistor 6 are turned on according to the P-type gate voltage PL and the N-type gate voltage NR, respectively, and the N-type output transistor 4 and the P-type output transistor 5 are turned off. At this time, the signal levels of the output signal Y0 and the inverted output signal Y1 become the high level “H” and the low level “L”, respectively.

スイッチ部（１５、１６）は、Ｐ型ミラートランジスタ１４のドレインとＮ型ミラートランジスタ１８のドレイン間に接続されたトランスファーゲートである。トランスファーゲート（１５、１６）は、ＭＯＳトランジスタであるＮ型スイッチトランジスタ１６とＰ型スイッチトランジスタ１５により構成される。Ｎ型スイッチトランジスタ１６は、ゲートに入力信号ＩＮＴが供給され、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるときにオンする。Ｐ型スイッチトランジスタ１５は、ゲートに入力信号ＩＮＴの反転信号である反転入力信号ＩＮＢが供給され、反転入力信号ＩＮＢの信号レベルがロウレベル“Ｌ”であるときにオンする。トランスファーゲート（１５、１６）は、入力信号ＩＮＴの信号レベルがロウレベル“Ｌ”であるとき、Ｎ型出力トランジスタ４、Ｐ型出力トランジスタ５のゲートにそれぞれＮ型用ゲート電圧ＮＬ、Ｐ型用ゲート電圧ＰＲを供給する。Ｎ型出力トランジスタ４、Ｐ型出力トランジスタ５は、それぞれＮ型用ゲート電圧ＮＬ、Ｐ型用ゲート電圧ＰＲに応じてオンし、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６はオフしている。このとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”になる。 The switch units (15, 16) are transfer gates connected between the drain of the P-type mirror transistor 14 and the drain of the N-type mirror transistor 18. The transfer gates (15, 16) are composed of an N-type switch transistor 16 and a P-type switch transistor 15 which are MOS transistors. The N-type switch transistor 16 is turned on when the input signal INT is supplied to the gate and the signal level of the input signal INT is the high level “H”. The P-type switch transistor 15 is turned on when an inverted input signal INB, which is an inverted signal of the input signal INT, is supplied to the gate and the signal level of the inverted input signal INB is low level “L”. When the signal level of the input signal INT is “L”, the transfer gates (15, 16) are connected to the gates of the N-type output transistor 4 and the P-type output transistor 5, respectively, with an N-type gate voltage NL and a P-type gate. A voltage PR is supplied. The N-type output transistor 4 and the P-type output transistor 5 are turned on according to the N-type gate voltage NL and the P-type gate voltage PR, respectively, and the P-type output transistor 3 and the N-type output transistor 6 are turned off. At this time, the signal levels of the output signal Y0 and the inverted output signal Y1 become the low level “L” and the high level “H”, respectively.

本発明の実施形態による差動出力回路は、入力信号ＩＮＴの信号レベルがハイレベル“Ｈ”であるとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルをそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”にし、入力信号ＩＮＴの信号レベルがロウレベル“Ｌ”であるとき、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルをそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”にする。このように、本発明の実施形態による差動出力回路は、出力信号Ｙ０とその反転信号である反転出力信号Ｙ１とを出力することにより、一対の差動出力信号を出力することができる。 In the differential output circuit according to the embodiment of the present invention, when the signal level of the input signal INT is the high level “H”, the signal levels of the output signal Y0 and the inverted output signal Y1 are the high level “H” and the low level “L”, respectively. When the signal level of the input signal INT is the low level “L”, the output signal Y0 and the inverted output signal Y1 are set to the low level “L” and the high level “H”, respectively. As described above, the differential output circuit according to the embodiment of the present invention can output a pair of differential output signals by outputting the output signal Y0 and the inverted output signal Y1 that is the inverted signal thereof.

図４は、本発明の実施形態による差動出力回路の動作を示すタイミングチャートである。 FIG. 4 is a timing chart showing the operation of the differential output circuit according to the embodiment of the present invention.

例えば、（Ａ）入力信号ＩＮＴ、反転入力信号ＩＮＢの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”となる。この場合、出力部１０１のＰ型出力トランジスタ３がオンし、Ｎ型出力トランジスタ４がオフし、Ｐ型出力トランジスタ５がオフし、Ｎ型出力トランジスタ６がオンするため、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”となる。このとき、Ｐ型出力トランジスタ３から正転出力ノードＮｄ０、終端抵抗Ｒ、反転出力ノードＮｄ１を経由してＮ型出力トランジスタ６を通る経路に電流が流れ、正転出力ノードＮｄ０、反転出力ノードＮｄ１にそれぞれ供給される出力信号Ｙ０、反転出力信号Ｙ１により、差動出力信号が得られる。 For example, when the signal levels of (A) input signal INT and inverted input signal INB are high level “H” and low level “L”, respectively, the signal levels of P-type gate voltage PL and N-type gate voltage NL are respectively The signal levels of the P-type gate voltage PR and the N-type gate voltage NR are the low level “L” and the high level “H”, respectively. In this case, the P-type output transistor 3 of the output unit 101 is turned on, the N-type output transistor 4 is turned off, the P-type output transistor 5 is turned off, and the N-type output transistor 6 is turned on. The signal level of the signal Y1 becomes high level “H” and low level “L”, respectively. At this time, a current flows from the P-type output transistor 3 to the path passing through the N-type output transistor 6 via the non-inverting output node Nd0, the termination resistor R, and the inverting output node Nd1, and the non-inverting output node Nd0 and the inverting output node Nd1. A differential output signal is obtained by the output signal Y0 and the inverted output signal Y1 respectively supplied to.

（Ｂ）入力信号ＩＮＴ、反転入力信号ＩＮＢの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であるとき、Ｐ型用ゲート電圧ＰＬ、Ｎ型用ゲート電圧ＮＬの信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”であり、Ｐ型用ゲート電圧ＰＲ、Ｎ型用ゲート電圧ＮＲの信号レベルがそれぞれハイレベル“Ｈ”、ロウレベル“Ｌ”である。この場合、出力部１０１のＰ型出力トランジスタ３がオフし、Ｎ型出力トランジスタ４がオンし、Ｐ型出力トランジスタ５がオンし、Ｎ型出力トランジスタ６がオフするため、出力信号Ｙ０、反転出力信号Ｙ１の信号レベルがそれぞれロウレベル“Ｌ”、ハイレベル“Ｈ”に切り替わる。このとき、Ｐ型出力トランジスタ５から反転出力ノードＮｄ１、終端抵抗Ｒ、正転出力ノードＮｄ０を経由してＮ型出力トランジスタ４を通る経路に電流が流れ、正転出力ノードＮｄ０、反転出力ノードＮｄ１にそれぞれ供給される出力信号Ｙ０、反転出力信号Ｙ１により、反転した差動出力信号が得られる。 (B) When the signal levels of the input signal INT and the inverted input signal INB are low level “L” and high level “H”, respectively, the signal levels of the P-type gate voltage PL and N-type gate voltage NL are low level “ The signal levels of the P-type gate voltage PR and the N-type gate voltage NR are the high level “H” and the low level “L”, respectively. In this case, the P-type output transistor 3 of the output unit 101 is turned off, the N-type output transistor 4 is turned on, the P-type output transistor 5 is turned on, and the N-type output transistor 6 is turned off. The signal level of the signal Y1 is switched to the low level “L” and the high level “H”, respectively. At this time, a current flows from the P-type output transistor 5 to the path passing through the N-type output transistor 4 via the inverting output node Nd1, the terminating resistor R, and the non-inverting output node Nd0. Inverted differential output signals are obtained by the output signal Y0 and the inverted output signal Y1 respectively supplied to.

本発明の実施形態による差動出力回路の効果について説明する。 The effect of the differential output circuit according to the embodiment of the present invention will be described.

図５Ａに示されるように、Ｐ型出力トランジスタ３、５のソースは、電源電圧ＶＤＤを供給する第１電源にＰ型電流源トランジスタ１を介して接続されているため、Ｐ型出力トランジスタ３、５のソースに供給される電圧は、電源電圧ＶＤＤよりも低いＶＰとなる。Ｎ型出力トランジスタ４、６のソースは、電源電圧ＶＳＳを供給する第２電源にＮ型電流源トランジスタ２を介して接続されているため、Ｎ型出力トランジスタ４、６のソースに供給される電圧は、電源電圧ＶＳＳよりも高いＶＮとなる。ここで、ＶＤＤ＞ＶＰ＞ＶＮ＞ＶＳＳである。 As shown in FIG. 5A, since the sources of the P-type output transistors 3 and 5 are connected to the first power source that supplies the power supply voltage VDD via the P-type current source transistor 1, The voltage supplied to the source 5 is VP lower than the power supply voltage VDD. Since the sources of the N-type output transistors 4 and 6 are connected to the second power supply that supplies the power supply voltage VSS via the N-type current source transistor 2, the voltage supplied to the sources of the N-type output transistors 4 and 6 Becomes VN higher than the power supply voltage VSS. Here, VDD> VP> VN> VSS.

図５Ｂに示されるように、Ｐ型出力トランジスタ３、５の閾値電圧をＶＴＰとし、Ｎ型出力トランジスタ４、６の閾値電圧をＶＴＮとした場合、Ｐ型出力トランジスタ３、５は、ＶＰ−ＶＴＰ以下の電圧でオンし、Ｎ型出力トランジスタ４、６は、ＶＮ＋ＶＴＮ以上の電圧でオンする。ここで、ＶＤＤ＞ＶＰ＞（ＶＰ−ＶＴＰ）＞（ＶＮ＋ＶＴＮ）＞ＶＮ＞ＶＳＳである。 As shown in FIG. 5B, when the threshold voltage of the P-type output transistors 3 and 5 is VTP and the threshold voltage of the N-type output transistors 4 and 6 is VTN, the P-type output transistors 3 and 5 are VP-VTP. The N-type output transistors 4 and 6 are turned on at a voltage equal to or higher than VN + VTN. Here, VDD> VP> (VP−VTP)> (VN + VTN)> VN> VSS.

例えば、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオンするときに、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオフする。この場合、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮより低くなる。本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、プロセス、電圧、温度条件が変動しても、駆動部１００と出力部１０１は共に同一の変動となるため、（Ａ）の場合から（Ｂ）の場合に切り替わる際、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオンしているときに、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオフ状態からオン状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。 For example, when the P-type output transistor 3 and the N-type output transistor 6 are turned on, the P-type output transistor 5 and the N-type output transistor 4 are turned off. In this case, the P-type gate voltage PL is equal to or lower than the voltage VP-VTP, the N-type gate voltage NR is equal to or higher than the voltage VN + VTN, the P-type gate voltage PR is higher than the voltage VP-VTP, and the N-type gate voltage NL becomes lower than voltage VN + VTN. In the differential output circuit according to the embodiment of the present invention, even if the process, voltage, and temperature conditions fluctuate due to the current mirror configuration of the driving unit 100 and the output unit 101, both the driving unit 100 and the output unit 101 have the same fluctuation. Therefore, when switching from the case of (A) to the case of (B), when the P-type output transistor 3 and the N-type output transistor 6 are on, the P-type output transistor 5 and the N-type output transistor 4 are There is no quick switch from the off state to the on state. Therefore, fluctuations in the cross point can be suppressed.

また、本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、Ｐ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲは、電源電圧ＶＳＳから電源電圧ＶＤＤまでフルスイングされずに、Ｐ型用ゲート電圧ＰＬ、ＰＲの上限は電圧ＶＰ付近であり、Ｎ型用ゲート電圧ＮＬ、ＮＲの下限は電圧ＶＮ付近となる。このため、Ｐ型用ゲート電圧ＰＬの立ち下がりに対して、Ｎ型用ゲート電圧ＮＬの立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧ＮＲの立ち上がりに対して、Ｐ型用ゲート電圧ＰＲの立ち上がりに遅延をもたせる必要がない。 In the differential output circuit according to the embodiment of the present invention, the P-type gate voltages PL and PR and the N-type gate voltages NL and NR are set to the power supply voltage VSS due to the current mirror configuration of the driving unit 100 and the output unit 101. The upper limit of the P-type gate voltages PL and PR is near the voltage VP, and the lower limit of the N-type gate voltages NL and NR is near the voltage VN. Therefore, it is not necessary to delay the fall of the N-type gate voltage NL with respect to the fall of the P-type gate voltage PL, and the P-type gate voltage with respect to the rise of the N-type gate voltage NR. There is no need to delay the rise of PR.

同様に、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオンするときに、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオフする。この場合、Ｐ型用ゲート電圧ＰＲが電圧ＶＰ−ＶＴＰ以下であり、Ｎ型用ゲート電圧ＮＬが電圧ＶＮ＋ＶＴＮ以上であり、Ｐ型用ゲート電圧ＰＬが電圧ＶＰ−ＶＴＰより高く、Ｎ型用ゲート電圧ＮＲが電圧ＶＮ＋ＶＴＮより低くなる。本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、プロセス、電圧、温度条件が変動しても、駆動部１００と出力部１０１は共に同一の変動となるため、（Ｂ）の場合から（Ａ）の場合に切り替わる際、Ｐ型出力トランジスタ３、Ｎ型出力トランジスタ６がオフしているときに、Ｐ型出力トランジスタ５、Ｎ型出力トランジスタ４がオン状態からオフ状態に速く切り替わってしまうことはない。従って、クロスポイントの変動を抑えることができる。 Similarly, when the P-type output transistor 5 and the N-type output transistor 4 are turned on, the P-type output transistor 3 and the N-type output transistor 6 are turned off. In this case, the P-type gate voltage PR is equal to or lower than the voltage VP-VTP, the N-type gate voltage NL is equal to or higher than the voltage VN + VTN, the P-type gate voltage PL is higher than the voltage VP-VTP, and the N-type gate voltage NR becomes lower than voltage VN + VTN. In the differential output circuit according to the embodiment of the present invention, even if the process, voltage, and temperature conditions fluctuate due to the current mirror configuration of the driving unit 100 and the output unit 101, both the driving unit 100 and the output unit 101 have the same fluctuation. Therefore, when switching from the case of (B) to the case of (A), when the P-type output transistor 3 and the N-type output transistor 6 are off, the P-type output transistor 5 and the N-type output transistor 4 are There is no quick switch from the on state to the off state. Therefore, fluctuations in the cross point can be suppressed.

また、本発明の実施形態による差動出力回路では、駆動部１００と出力部１０１とのカレントミラー構成により、Ｐ型用ゲート電圧ＰＬ、ＰＲ、Ｎ型用ゲート電圧ＮＬ、ＮＲは、電源電圧ＶＳＳから電源電圧ＶＤＤまでフルスイングされずに、Ｐ型用ゲート電圧ＰＬ、ＰＲの上限は電圧ＶＰ付近であり、Ｎ型用ゲート電圧ＮＬ、ＮＲの下限は電圧ＶＮ付近となる。このため、Ｐ型用ゲート電圧ＰＲの立ち下がりに対して、Ｎ型用ゲート電圧ＮＲの立ち下がりに遅延をもたせる必要がなく、Ｎ型用ゲート電圧ＮＬの立ち上がりに対して、Ｐ型用ゲート電圧ＰＬの立ち上がりに遅延をもたせる必要がない。 In the differential output circuit according to the embodiment of the present invention, the P-type gate voltages PL and PR and the N-type gate voltages NL and NR are set to the power supply voltage VSS due to the current mirror configuration of the driving unit 100 and the output unit 101. The upper limit of the P-type gate voltages PL and PR is near the voltage VP, and the lower limit of the N-type gate voltages NL and NR is near the voltage VN. Therefore, it is not necessary to delay the fall of the N-type gate voltage NR with respect to the fall of the P-type gate voltage PR, and the P-type gate voltage with respect to the rise of the N-type gate voltage NL. There is no need to delay the rise of PL.

このように、本発明の実施形態による差動出力回路では、ゲート電圧に対する遅延調整を行わずに、クロスポイントの変動を抑えることができる。 As described above, in the differential output circuit according to the embodiment of the present invention, it is possible to suppress the variation of the cross point without adjusting the delay with respect to the gate voltage.

なお、本発明の実施形態による差動出力回路において、他の構成として、例えば、図６に示されるように、駆動部１００は、更に、Ｎ型補助トランジスタ１３と、Ｎ型補助トランジスタ１７とを備えてもよい。Ｎ型補助トランジスタ１３、１７は、ＭＯＳトランジスタであり、それぞれ、Ｎ型ミラートランジスタ１２、１８と並列接続されている。Ｎ型補助トランジスタ１３、１７は、トランスファーゲート（１０、１１）、（１５、１６）がオフするときに、切断される電流経路のミラートランジスタのドレイン及びゲート電圧をより早く放電するための補助的なスイッチとして働き、出力部１０１の貫通電流がより流れないように差動のタイミングを調整することが可能である。 In the differential output circuit according to the embodiment of the present invention, as another configuration, for example, as shown in FIG. 6, the drive unit 100 further includes an N-type auxiliary transistor 13 and an N-type auxiliary transistor 17. You may prepare. The N-type auxiliary transistors 13 and 17 are MOS transistors and are connected in parallel with the N-type mirror transistors 12 and 18, respectively. The N-type auxiliary transistors 13 and 17 are auxiliary for discharging the drain and gate voltages of the mirror transistors in the current path to be disconnected earlier when the transfer gates (10, 11) and (15, 16) are turned off. The differential timing can be adjusted so that the through current of the output unit 101 does not flow more.

１電流源（Ｐ型電流源トランジスタ）、
２電流源（Ｎ型電流源トランジスタ）、
３Ｐ型出力トランジスタ、
４Ｎ型出力トランジスタ、
５Ｐ型出力トランジスタ、
６Ｎ型出力トランジスタ、
７電流源（Ｐ型電流源トランジスタ）、
８電流源（Ｎ型電流源トランジスタ）、
９Ｐ型ミラートランジスタ、
１０Ｐ型スイッチトランジスタ、
１１Ｎ型スイッチトランジスタ、
１２Ｎ型ミラートランジスタ、
１３Ｎ型補助トランジスタ、
１４Ｐ型ミラートランジスタ、
１５Ｐ型スイッチトランジスタ、
１６Ｎ型スイッチトランジスタ、
１７Ｎ型補助トランジスタ、
１８Ｎ型ミラートランジスタ、
１００駆動部、
１０１出力部、
ＩＮＢ反転入力信号、
ＩＮＴ入力信号、
ＰＬＰ型用ゲート電圧、
ＰＲＰ型用ゲート電圧、
Ｎｄ０正転出力ノード、
Ｎｄ１反転出力ノード、
ＮＬＮ型用ゲート電圧、
ＮＲＮ型用ゲート電圧、
Ｒ終端抵抗、
ＶＢＮバイアス電圧、
ＶＢＰバイアス電圧、
ＶＤＤ電源電圧、
ＶＳＳ電源電圧、
Ｙ０出力信号、
Ｙ１反転出力信号、
２０１内部ロジック、
２０２Ｃ差動出力回路、
２３２電流源、
２３３電流源、
２３４インバータ、
２３５インバータ、
２３６Ｐ型出力トランジスタ、
２３７Ｎ型出力トランジスタ、
２３８Ｐ型出力トランジスタ、
２３９Ｎ型出力トランジスタ、
２４０ＮＡＮＤ回路、
２４１ＮＡＮＤ回路、
２４２インバータ、
２４３インバータ、
ＣＮＴＬ制御信号、
Ｎ１正転出力ノード、
Ｎ２反転出力ノード、
ＯＵＴ１出力信号、
ＯＵＴ２反転出力信号 1 current source (P-type current source transistor),
2 Current source (N-type current source transistor),
3 P-type output transistor,
4 N-type output transistor,
5 P-type output transistor,
6 N-type output transistor,
7 Current source (P-type current source transistor),
8 Current source (N-type current source transistor),
9 P-type mirror transistor,
10 P-type switch transistor,
11 N-type switch transistor,
12 N-type mirror transistor,
13 N-type auxiliary transistor,
14 P-type mirror transistor,
15 P-type switch transistor,
16 N-type switch transistor,
17 N-type auxiliary transistor,
18 N-type mirror transistor,
100 drive unit,
101 output section,
INB Inverted input signal,
INT input signal,
PLP type gate voltage,
PRP type gate voltage,
Nd0 forward output node,
Nd1 inverting output node,
NL N-type gate voltage,
NR N type gate voltage,
R termination resistance,
VBN bias voltage,
VBP bias voltage,
VDD supply voltage,
VSS power supply voltage,
Y0 output signal,
Y1 inverted output signal,
201 internal logic,
202C differential output circuit,
232 current source,
233 current source,
234 inverter,
235 inverter,
236 P-type output transistor,
237 N-type output transistor,
238 P-type output transistor,
239 N-type output transistor,
240 NAND circuit,
241 NAND circuit;
242 inverter,
243 inverter,
CNTL control signal,
N1 forward output node,
N2 inverting output node,
OUT1 output signal,
OUT2 Inverted output signal

Claims

A first P-type output transistor and a first N-type output transistor that are connected in series and turn on in response to a P-type gate voltage and an N-type gate voltage supplied to the gate, respectively. A first output circuit for outputting an output signal from a normal output node provided between an output transistor and the first N-type output transistor;
A second P-type output transistor and a second N-type output transistor connected in series and turned on in response to the P-type gate voltage supplied to the gate and the N-type gate voltage, respectively, A second output circuit that outputs an inverted output signal that is an inverted signal of the output signal from an inverted output node provided between a P-type output transistor and the second N-type output transistor;
A drive unit connected to the first and second output circuits,
The drive unit is
A first P-type mirror transistor constituting a current mirror circuit together with the first P-type output transistor;
A first N-type mirror transistor constituting a current mirror circuit together with the second N-type output transistor;
A second P-type mirror transistor forming a current mirror circuit together with the second P-type output transistor;
A second N-type mirror transistor constituting a current mirror circuit together with the first N-type output transistor;
The first P-type output transistor and the second N-type transistor are connected between the first P-type mirror transistor and the first N-type mirror transistor and the signal level of the input signal is the first level. The P-type gate voltage and the N-type gate voltage are respectively supplied to the gates of the type output transistors, and the signal levels of the output signal and the inverted output signal are set to the first level and the second level, respectively. 1 switch part,
The first N-type output transistor is connected between the second P-type mirror transistor and the second N-type mirror transistor, and the signal level of the input signal is a second level. The N-type gate voltage and the P-type gate voltage are supplied to the gates of the P-type output transistors, respectively, and the signal levels of the output signal and the inverted output signal are set to the second level and the first level, respectively. A differential output circuit comprising a second switch unit.

A first current source connected between a first power supply for supplying a first power supply voltage, the first P-type output transistor, and the second P-type output transistor;
A second power source for supplying a second power source voltage lower than the first power source voltage; a first N-type output transistor; and a second current source connected between the second N-type output transistor. The differential output circuit according to claim 1, further comprising:

A third current source connected between the first power source, the first P-type mirror transistor, and the second P-type mirror transistor;
The differential output circuit according to claim 2, further comprising a second current source connected between the second power source, the first N-type mirror transistor, and the second N-type mirror transistor.

The first current source and the third current source are:
A first bias voltage is supplied to the gate, and a P-type current source transistor is turned on in response to the first bias voltage;
The second current source and the fourth current source are:
The differential output circuit according to claim 3, further comprising an N-type current source transistor that is supplied with a second bias voltage to a gate and is turned on in accordance with the second bias voltage.

The differential output circuit according to claim 1, wherein a termination resistor is provided between the normal output node and the inverted output node.

The first switch unit includes:
A first transfer gate connected between the first P-type mirror transistor and the first N-type mirror transistor;
A first N-type switch transistor which is turned on when the input signal is supplied to a gate and the signal level of the input signal is a first level;
A first P-type switch transistor that is turned on when an inverted input signal that is an inverted signal of the input signal is supplied to the gate and the signal level of the inverted input signal is the second level;
The second switch unit includes:
A second transfer gate connected between the second P-type mirror transistor and the second N-type mirror transistor;
A second N-type switch transistor which is turned on when the input signal is supplied to the gate and the signal level of the input signal is the first level;
6. The device according to claim 1, further comprising: a second P-type switch transistor that is turned on when the inverted input signal is supplied to a gate and the signal level of the inverted input signal is the second level. Differential output circuit.

The drive unit is
A first N-type auxiliary transistor connected in parallel with the first N-type mirror transistor;
The differential output circuit according to claim 1, further comprising a second N-type auxiliary transistor connected in parallel with the second N-type mirror transistor.