JP5987619B2 - Output circuit - Google Patents

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Description

本発明は、出力回路に関する。   The present invention relates to an output circuit.

近年、半導体装置の電源の低電圧化が進められており、例えば1.8Vなどの電源が使用されるようになっている。このような半導体装置を、既存のシステムで使用する場合、システムの他の部分は、より高電圧の電源を使用している場合がある。このような場合、内部は低電圧の内部電源で動作するが、外部との入出力信号は高電圧であるということになり、例えば、3.3Vの信号を入出力できる半導体装置が求められる。   In recent years, the power supply of semiconductor devices has been lowered, and for example, a power supply of 1.8 V or the like has been used. When such a semiconductor device is used in an existing system, other parts of the system may use a higher voltage power source. In such a case, the inside operates with a low-voltage internal power supply, but the input / output signal with the outside is a high voltage. For example, a semiconductor device capable of inputting / outputting a 3.3V signal is required.

図1は、上記の内部は低電圧電源で動作し、高電圧で動作する外部回路に接続する場合の入出力回路の概略構成を示す図である。   FIG. 1 is a diagram showing a schematic configuration of an input / output circuit when the inside operates with a low voltage power supply and is connected to an external circuit operating with a high voltage.

図1の(A)は、外部への出力信号が、VDDと0V(GND)の間で変化する低電圧信号であり、外部からの入力信号が、VDD+αと0V(GND)の間で変化する高電圧信号である場合を示す。この場合、入出力回路10Aには、低電圧VDDの電源が供給され、出力回路11Aおよび入力回路12Aは、低電圧VDDで動作する。入力回路12Aは、受信した高電圧信号を低電圧信号に変換して内部に取り込む。出力回路11Aは、低電圧信号を出力するが、出力端子に高電圧信号が印加されるので、それに耐えられるように形成する。   FIG. 1A shows a low voltage signal in which an output signal to the outside changes between VDD and 0 V (GND), and an input signal from the outside changes between VDD + α and 0 V (GND). The case of a high voltage signal is shown. In this case, the power supply of the low voltage VDD is supplied to the input / output circuit 10A, and the output circuit 11A and the input circuit 12A operate at the low voltage VDD. The input circuit 12A converts the received high voltage signal into a low voltage signal and takes it in. The output circuit 11A outputs a low voltage signal, but a high voltage signal is applied to the output terminal, so that the output circuit 11A is formed to withstand it.

図1の(B)は、外部への出力信号および外部からの入力信号がVDD+αと0V(GND)の間で変化する高電圧信号である場合を示す。この場合、入出力回路10Bには、電圧VDD+αの電源が供給され、出力回路11Bおよび入力回路12Bは、低電圧VDD+αで動作する。出力回路11Bは、低電圧の出力信号を高電圧の出力信号に変換して出力し、入力回路12Bは、受信した高電圧信号を低電圧信号に変換して内部に取り込む。以下の説明では、VDD=1.8V、VDD+α=3.3Vの場合を例として説明するが、これに限定されるものではない。   FIG. 1B shows a case where the output signal to the outside and the input signal from the outside are high voltage signals that change between VDD + α and 0 V (GND). In this case, the power supply of voltage VDD + α is supplied to the input / output circuit 10B, and the output circuit 11B and the input circuit 12B operate at the low voltage VDD + α. The output circuit 11B converts a low-voltage output signal into a high-voltage output signal and outputs the converted signal, and the input circuit 12B converts the received high-voltage signal into a low-voltage signal and takes it inside. In the following description, the case of VDD = 1.8V and VDD + α = 3.3V will be described as an example, but the present invention is not limited to this.

図2は、1.8V耐圧のトランジスタで形成した一般的な出力回路で、0Vから3.3Vの間で変化する出力信号を出力する場合を説明する図である。
図2に示すように、3.3Vの電源と0V電源(GND)の間に直列に第1極性トランジスタ(PchTr)23と第2極性トランジスタ(NchTr)24を直列に接続し、PchTr23とNchTr24の接続ノードを出力端子25に接続する。内部回路からレベルシフトされた2つの信号SIG1およびSIG2が出力される。駆動回路21は、SIG1から駆動信号SIGAを生成してPchTr23のゲートに印加し、駆動回路22は、SIG2から駆動信号SIGBを生成してNchTr24のゲートに印加する。SIGAおよびSIGBは、3.3Vと0Vの間で変化する信号である。
FIG. 2 is a diagram for explaining a case where an output signal that changes between 0 V and 3.3 V is output in a general output circuit formed of a 1.8 V withstand voltage transistor.
As shown in FIG. 2, a first polarity transistor (PchTr) 23 and a second polarity transistor (NchTr) 24 are connected in series between a 3.3V power supply and a 0V power supply (GND), and the PchTr23 and NchTr24 are connected. The connection node is connected to the output terminal 25. Two signals SIG1 and SIG2 that are level-shifted are output from the internal circuit. The drive circuit 21 generates a drive signal SIGA from SIG1 and applies it to the gate of PchTr23, and the drive circuit 22 generates a drive signal SIGB from SIG2 and applies it to the gate of NchTr24. SIGA and SIGB are signals that vary between 3.3V and 0V.

図2は、SIG1およびSIG2=「高(H)」で、SIGA=3.3V、SIGB=3.3Vであり、出力端子25に「低(L)」を出力する場合を示している。PchTr23は、ゲートに3.3Vが印加されるのでオフ状態になり、NchTr24は、ゲートに3.3Vが印加されるのでオン状態になる。これにより、PchTr23は遮断状態になり、NchTr24は導通状態になり、出力端子25は0Vになる。この時、PchTr23では、ソースおよびゲートに3.3Vが印加され、ドレインに0Vが印加されており、ソース−ドレイン間に3.3Vが、ゲート−ドレイン間に3.3Vが印加されている。PchTr23は、1.8V耐圧のトランジスタであり、耐圧を超える電圧が印加されており、破壊される可能性がある。NchTr24についても同様であり、出力端子に3.3Vが出力される場合には、耐圧を超える電圧が印加され、破壊される可能性がある。   FIG. 2 shows a case where SIG 1 and SIG 2 = “high (H)”, SIGA = 3.3 V, SIGB = 3.3 V, and “low (L)” is output to the output terminal 25. The PchTr23 is turned off because 3.3V is applied to the gate, and the NchTr24 is turned on because 3.3V is applied to the gate. As a result, the PchTr23 is cut off, the NchTr24 is turned on, and the output terminal 25 becomes 0V. At this time, in PchTr23, 3.3V is applied to the source and the gate, 0V is applied to the drain, 3.3V is applied between the source and the drain, and 3.3V is applied between the gate and the drain. The PchTr23 is a 1.8V breakdown voltage transistor, and a voltage exceeding the breakdown voltage is applied to the PchTr23, which may be destroyed. The same applies to NchTr24, and when 3.3 V is output to the output terminal, a voltage exceeding the breakdown voltage may be applied and destroyed.

そこで、内部回路を含めてすべてのトランジスタを3.3Vの耐圧を有するトランジスタで形成する場合とことが考えられるが、この場合回路の動作特性に多大な影響が発生し、回路規模も増加する。
また、内部の回路は1.8Vの耐圧のトランジスタで形成し、図1の(B)の入出力回路10Bを3.3Vの耐圧を有するトランジスタで形成することが考えられる。しかし、内部回路と出力回路11Bを別のプロセスで形成するのはプロセスが大幅に増加するので現実的でない。
Therefore, it can be considered that all the transistors including the internal circuit are formed by transistors having a withstand voltage of 3.3 V. In this case, however, the operation characteristics of the circuit are greatly affected, and the circuit scale also increases.
Further, it is conceivable that the internal circuit is formed by a transistor having a withstand voltage of 1.8V, and the input / output circuit 10B in FIG. 1B is formed by a transistor having a withstand voltage of 3.3V. However, it is not practical to form the internal circuit and the output circuit 11B by separate processes because the process greatly increases.

そのため、1.8V耐圧のトランジスタのみで、3.3Vの信号の入出力が可能な入出力回路が求められていた。   Therefore, an input / output circuit capable of inputting / outputting a 3.3V signal using only a 1.8V withstand voltage transistor has been demanded.

このような回路を実現する手法として、出力トランジスタをカスコード接続した出力回路が知られている。この出力回路では、複数の出力トランジスタをカスコード接続することにより、1個のトランジスタに印加される電圧を分割し、各出力トランジスタに印加される電圧をトランジスタの耐圧より小さくなるようにする。   As a technique for realizing such a circuit, an output circuit in which output transistors are cascode-connected is known. In this output circuit, a plurality of output transistors are cascode-connected to divide the voltage applied to one transistor so that the voltage applied to each output transistor is smaller than the withstand voltage of the transistor.

さらに、出力トランジスタをカスコード接続した出力回路で、出力トランジスタがオフしている間も、出力トランジスタを確実に保護するために、カスコード接続されたトランジスタの間の電位をクランプするパストランジスタを設けることが提案されている。このパストランジスタは、出力トランジスタを介して外部に出力される信号の電圧レベルに応答してオンオフする。   Further, in the output circuit in which the output transistors are cascode-connected, a pass transistor that clamps the potential between the cascode-connected transistors may be provided in order to reliably protect the output transistor even when the output transistor is off. Proposed. The pass transistor is turned on / off in response to a voltage level of a signal output to the outside via the output transistor.

特開平9−246945号公報Japanese Patent Laid-Open No. 9-246945 特開平11−176950号公報Japanese Patent Laid-Open No. 11-176950 特許第4027936号公報Japanese Patent No. 4027936 特開2007−174001号公報JP 2007-174001 A 特開2009−027584号公報JP 2009-027584 A 特開2005−210247号公報Japanese Patent Laying-Open No. 2005-210247 特開平6−152383号公報JP-A-6-152383

しかし、出力回路の出力端子がバスに接続されるような場合、バスの電位が変動する場合が起こり得る。そのような場合には、カスコード接続されたトランジスタがオフしている場合でも、バスから、カスコード接続内の接続ノード及びパストランジスタを介して内部信号線に電流が流れることが起こる。この場合、内部信号線のレベルが安定しないという問題が発生する。   However, when the output terminal of the output circuit is connected to the bus, the bus potential may fluctuate. In such a case, even when the cascode-connected transistor is off, a current flows from the bus to the internal signal line through the connection node and the pass transistor in the cascode connection. In this case, there arises a problem that the level of the internal signal line is not stable.

実施形態によれば、内部信号線の電圧レベルを安定化し、出力回路の各トランジスタにかかる電圧をトランジスタが破壊されない耐圧以下になる出力回路が実現される。   According to the embodiment, an output circuit is realized in which the voltage level of the internal signal line is stabilized and the voltage applied to each transistor of the output circuit is equal to or lower than a breakdown voltage that does not destroy the transistor.

実施形態の観点によれば、第1高電位側電源電圧と低電位側電源電圧の間で変化する入力信号を、第1高電位側電源電圧より高い第2高電位側電源電圧と前記低電位側電源電圧の間で変化する出力信号として、出力端子から出力する出力回路が提供される。出力回路は、第1および第2の第1極性トランジスタと、第1および第2の第2極性トランジスタと、レベルシフト回路と、第1駆動回路と、第2駆動回路と、第1パス回路と、第2パス回路と、出力端子と、を有する。第1および第2の第1極性トランジスタは、第2高電位側電源電圧を供給する第2高電位側電源と出力端子の間に直列に接続される。第1の第1極性トランジスタは、第2高電位側電源に接続され、第2の第1極性トランジスタは、出力端子に接続される。第1および第2の第2極性トランジスタは、低電位側電源電圧を供給する低電位側電源と出力端子の間に直列に接続される。第1の第2極性トランジスタは、低電位側電源に接続され、第2の第2極性トランジスタは、出力端子に接続される。レベルシフト回路は、入力信号を第1高電位側電源電圧と第2高電位側電源電圧の間で変化する第1信号と、第1高電位側電源電圧と低電位側電源電圧の間で変化する第2信号に変換する。第1パス回路は、第1の第1極性トランジスタと第2の第1極性トランジスタの第1接続ノードと、第1高電位側電源との間に接続され、出力信号により制御される。第2パス回路は、第1の第2極性トランジスタと第2の第2極性トランジスタの第2接続ノードと、第1高電位側電源との間に接続され、出力信号により制御される。第1の第1極性トランジスタのゲートには、第1信号を印加され、第1の第2極性トランジスタのゲートには、第2信号を印加される。第2の第1極性トランジスタおよび第2の第2極性トランジスタのゲートには、第1高電位側電源電圧が印加される。   According to the aspect of the embodiment, the input signal that changes between the first high-potential-side power supply voltage and the low-potential-side power supply voltage is converted into the second high-potential-side power supply voltage that is higher than the first high-potential-side power supply voltage and the low potential. An output circuit is provided that outputs from an output terminal as an output signal that varies between the side power supply voltages. The output circuit includes first and second first polarity transistors, first and second second polarity transistors, a level shift circuit, a first drive circuit, a second drive circuit, and a first pass circuit. , A second path circuit, and an output terminal. The first and second first polarity transistors are connected in series between a second high potential side power source that supplies the second high potential side power source voltage and the output terminal. The first first polarity transistor is connected to the second high potential side power supply, and the second first polarity transistor is connected to the output terminal. The first and second second polarity transistors are connected in series between a low-potential-side power supply that supplies a low-potential-side power supply voltage and an output terminal. The first second polarity transistor is connected to the low-potential side power supply, and the second second polarity transistor is connected to the output terminal. The level shift circuit changes an input signal between a first signal that changes between a first high-potential power supply voltage and a second high-potential power supply voltage, and between a first high-potential power supply voltage and a low-potential power supply voltage. To the second signal. The first path circuit is connected between the first connection node of the first first polarity transistor and the second first polarity transistor and the first high potential side power supply, and is controlled by the output signal. The second path circuit is connected between the first second polarity transistor, the second connection node of the second second polarity transistor, and the first high potential side power supply, and is controlled by the output signal. A first signal is applied to the gate of the first first polarity transistor, and a second signal is applied to the gate of the first second polarity transistor. The first high potential side power supply voltage is applied to the gates of the second first polarity transistor and the second second polarity transistor.

実施形態の観点によれば、低耐圧のトランジスタをカスコード接続して高電圧の出力を可能にした出力回路で、トランジスタがオフしている場合でも、内部信号線の電圧レベルを安定化して、トランジスタにかかる電圧を耐圧以下にする出力回路が実現される。   According to the aspect of the embodiment, an output circuit that enables high voltage output by cascode-connecting a low-breakdown-voltage transistor, stabilizes the voltage level of the internal signal line even when the transistor is off, and An output circuit that makes the voltage applied to the voltage lower than the withstand voltage is realized.

図1は、上記の内部は低電圧電源で動作し、高電圧で動作する外部回路に接続する場合の入出力回路の概略構成を示す図である。FIG. 1 is a diagram showing a schematic configuration of an input / output circuit when the inside operates with a low voltage power supply and is connected to an external circuit operating with a high voltage. 図2は、1.8V耐圧のトランジスタで形成した一般的な出力回路で、0Vから3.3Vの間で変化する出力信号を出力する場合を説明する図である。FIG. 2 is a diagram for explaining a case where an output signal that changes between 0 V and 3.3 V is output in a general output circuit formed of a 1.8 V withstand voltage transistor. 図3は、実施形態の出力回路の回路図である。FIG. 3 is a circuit diagram of the output circuit of the embodiment. 図4は、入力信号INがLからHに変化する場合の出力回路の各部における信号の変化を示すタイムチャートである。FIG. 4 is a time chart showing changes in signals in each part of the output circuit when the input signal IN changes from L to H. 図5は、IN=Hの場合の各部の電圧を示す図である。FIG. 5 is a diagram illustrating voltages at various parts when IN = H. 図6は、レベルシフト回路に入力するHi−Z信号がオンの時、出力回路の各部の状態を示す図である。FIG. 6 is a diagram illustrating the state of each part of the output circuit when the Hi-Z signal input to the level shift circuit is on. 図7は、レベルシフト回路に入力するHi−Z信号がオンの時、出力回路の各部の状態を示す図である。FIG. 7 is a diagram illustrating a state of each part of the output circuit when the Hi-Z signal input to the level shift circuit is on.

図3は、実施形態の出力回路の回路図である。
実施形態の出力回路が含まれる半導体装置は、内部回路と、出力回路と、を有する。実際には、入力回路も有するが、本実施形態には直接関係しないので、説明は省略する。
FIG. 3 is a circuit diagram of the output circuit of the embodiment.
A semiconductor device including the output circuit of the embodiment includes an internal circuit and an output circuit. Actually, it also has an input circuit, but since it is not directly related to the present embodiment, description thereof is omitted.

内部回路は、低電圧(1.8V)で動作し、内部回路の信号は1.8Vと0Vの間で変化する。内部回路は、電圧VDD2(1.8V)の第1高電位側電源の電源端子と電圧0V(GND)の低電位側電源の電源端子に接続される。   The internal circuit operates at a low voltage (1.8V), and the signal of the internal circuit varies between 1.8V and 0V. The internal circuit is connected to the power supply terminal of the first high-potential-side power supply with the voltage VDD2 (1.8V) and the power supply terminal of the low-potential-side power supply with the voltage 0V (GND).

出力回路には、高電圧VDD1(3.3V)の第2高電位側電源の電源端子および第1高電位側電源の電源端子と電圧0V(GND)の低電位側電源の電源端子に接続される。言い換えれば、低電位側電源の電源端子は、高電圧(3.3V)の場合も低電圧(1.8V)の場合も共通である。以下の説明では、VDD1、VDD2およびGNDを、第2高電位側電源の電源端子、第1高電位側電源の電源端子および低電位側電源の電源端子を表すために使用する場合がある。第1高電位側電源および第2高電位側電源は、外部から供給されても、一部を内部で生成してもよく、電源の生成方法はどのような方法を用いてもよい。なお、以下に説明する出力回路では、電圧VDD2(1.8V)の第1高電位側電源に向かって流れる電流は小さく、高駆動能力で高感度の電源は必要としない。   The output circuit is connected to the power source terminal of the second high potential side power source of the high voltage VDD1 (3.3V), the power source terminal of the first high potential side power source, and the power source terminal of the low potential side power source of the voltage 0V (GND). The In other words, the power supply terminal of the low-potential side power supply is common for both high voltage (3.3V) and low voltage (1.8V). In the following description, VDD1, VDD2, and GND may be used to represent the power terminal of the second high potential power source, the power terminal of the first high potential power source, and the power terminal of the low potential power source. The first high potential side power source and the second high potential side power source may be supplied from the outside or may be partially generated inside, and any method may be used for generating the power source. In the output circuit described below, the current flowing toward the first high-potential-side power source at the voltage VDD2 (1.8 V) is small, and a high-driving capability and high-sensitivity power source is not required.

出力回路は、内部回路からの1.8Vと0Vの間で変化する入力信号INを受けて、3.3Vと0Vの間で変化する出力信号を出力端子40に出力する。   The output circuit receives an input signal IN that changes between 1.8 V and 0 V from the internal circuit, and outputs an output signal that changes between 3.3 V and 0 V to the output terminal 40.

実施形態の出力回路は、レベルシフト回路31と、第1および第2駆動回路32および33と、第1から第3Pchトランジスタ(Tr)34から36と、第1から第3Nchトランジスタ(Tr)37から39と、出力端子40と、を有する。第1PchTr34、第2PchTr35、第2NchTr38および第1NchTr37は、VDD1とGNDの間にカスコード接続されている。第2PchTr35と第2NchTr38の接続ノードが出力端子40に接続される。なお、各部の信号(電圧)を、図3で示したNode1からNode5で表す。Node5は、出力端子40の電圧、すなわち出力信号の電圧である。VDD2およびVDD1−VDD2は、第1から第3PchTr34から36および第1から第3NchTr37から39の耐圧を超えることのないように設定される。例えば、VDD2=VDD1−VDD2の時に、出力信号の電圧範囲が耐圧に対してもっとも広くなる。なお、ここでは、VDD1=3.3V、VDD2=1.8V、トランジスタの耐圧=1.8Vである。   The output circuit of the embodiment includes a level shift circuit 31, first and second drive circuits 32 and 33, first to third Pch transistors (Tr) 34 to 36, and first to third Nch transistors (Tr) 37. 39 and an output terminal 40. The first PchTr34, the second PchTr35, the second NchTr38, and the first NchTr37 are cascode-connected between VDD1 and GND. A connection node between the second PchTr 35 and the second NchTr 38 is connected to the output terminal 40. In addition, the signal (voltage) of each part is represented by Node1 to Node5 shown in FIG. Node5 is the voltage of the output terminal 40, that is, the voltage of the output signal. VDD2 and VDD1-VDD2 are set so as not to exceed the breakdown voltages of the first to third Pch Trs 34 to 36 and the first to third Nch Trs 37 to 39. For example, when VDD2 = VDD1-VDD2, the voltage range of the output signal is the widest with respect to the withstand voltage. Here, VDD1 = 3.3V, VDD2 = 1.8V, and the breakdown voltage of the transistor = 1.8V.

レベルシフト回路31は、Hi−Z端子を有しており、Hi−Z信号がオフの時には通常動作を行い、Hi−Z信号がオンの時には出力回路の出力をハイインピーダンス状態にする。通常動作時には、レベルシフト回路31は、内部回路から出力され、VDD2とGNDの間で変化する入力信号INを受けて、VDD1とVDD2の間で変化する第1信号OUTPと、VDD2とGNDの間で変化する第2信号OUTNを生成する。Hi−Z信号がオンの時には、レベルシフト回路31は、INにかかわらず、OUTP=VDD2、OUTN=VDD2を出力する。レベルシフト回路31は、広く知られている一般的なレベルシフト回路で実現でき、例えば、特許文献7に記載された回路で実現できる。   The level shift circuit 31 has a Hi-Z terminal, performs normal operation when the Hi-Z signal is off, and sets the output of the output circuit to a high impedance state when the Hi-Z signal is on. During normal operation, the level shift circuit 31 receives an input signal IN that is output from the internal circuit and changes between VDD2 and GND, and between the first signal OUTP that changes between VDD1 and VDD2 and between VDD2 and GND. The second signal OUTN that changes in the above is generated. When the Hi-Z signal is on, the level shift circuit 31 outputs OUTP = VDD2 and OUTN = VDD2 regardless of IN. The level shift circuit 31 can be realized by a well-known general level shift circuit, for example, a circuit described in Patent Document 7.

第1駆動回路32は、インバータ機能を有する増幅回路で、高電位側電源としてVDD1が供給され、低電位側電源としてVDD2が供給され、第1信号OUTPを受けて、VDD1とVDD2を基準として反転した第1駆動信号Node1を生成する。言い換えれば、第1信号OUTPと第1駆動信号Node1は、VDD1とVDD2の中間レベルに対して対称な信号である。   The first drive circuit 32 is an amplifier circuit having an inverter function, supplied with VDD1 as a high potential side power supply, supplied with VDD2 as a low potential side power supply, receives the first signal OUTP, and inverts with reference to VDD1 and VDD2. The generated first drive signal Node1 is generated. In other words, the first signal OUTP and the first drive signal Node1 are symmetric signals with respect to the intermediate level between VDD1 and VDD2.

第2駆動回路33は、インバータ機能を有する増幅回路で、高電位側電源としてVDD2が供給され、低電位側電源としてGNDが供給され、第2信号OUTN受けて、VDD2とGNDを基準として反転した第2駆動信号Node2を生成する。言い換えれば、第2信号OUTNと第2駆動信号Node2は、VDD2とGNDの中間レベルに対して対称な信号である。   The second drive circuit 33 is an amplifying circuit having an inverter function, supplied with VDD2 as a high-potential side power supply, supplied with GND as a low-potential side power supply, receives the second signal OUTN, and is inverted with reference to VDD2 and GND. A second drive signal Node2 is generated. In other words, the second signal OUTN and the second drive signal Node2 are symmetric signals with respect to the intermediate level between VDD2 and GND.

第1PchTr34のゲートには、第1駆動信号Node1が印加され、第1NchTr37のゲートには、第2駆動信号Node2が印加される。これにより、第1PchTr34および第1NchTr37は、入力信号INに応じた動作を行う。   The first drive signal Node1 is applied to the gate of the first PchTr34, and the second drive signal Node2 is applied to the gate of the first NchTr37. As a result, the first PchTr 34 and the first NchTr 37 perform an operation according to the input signal IN.

第1PchTr34は、入力信号INがL(GND)の場合には、OUTPはVDD2であり、Node1はVDD1であり、オフ状態(遮断状態)になる。第1PchTr34は、INがH(VDD2)の場合には、OUTPはVDD1であり、Node1はVDD2であり、オン状態(導通状態)になる。第1NchTr37は、INがL(GND)の場合には、OUTNはGNDであり、Node2はVDD2であり、オン状態(導通状態)になる。第1NchTr37は、INがH(VDD2)の場合には、OUTNはVDD2であり、Node2はGNDであり、オフ状態(遮断状態)になる。   When the input signal IN is L (GND), OUTP is VDD2 and Node1 is VDD1, and the first PchTr 34 is in an off state (blocking state). When IN is H (VDD2), OUTP is VDD1, Node1 is VDD2, and the first PchTr 34 is in an on state (conductive state). When IN is L (GND), OUTN is GND, Node2 is VDD2, and the first NchTr 37 is turned on (conductive state). When IN is H (VDD2), OUTN is VDD2 and Node2 is GND, and the first NchTr 37 is in an off state (blocking state).

第2PchTr35および第2NchTr38のゲートには、VDD2が印加される。第2PchTr35は、第1PchTr34との接続ノードの状態(Node3)と出力端子40の状態(Node5)により、動作状態(オン・オフ)が切り替わる。同様に、第2NchTr38は、第1NchTr37との接続ノードの状態(Node4)と出力端子40の状態(Node5)により、動作状態(オン・オフ)が切り替わる。   VDD2 is applied to the gates of the second PchTr35 and the second NchTr38. The operation state (ON / OFF) of the second PchTr 35 is switched depending on the state of the connection node with the first PchTr 34 (Node 3) and the state of the output terminal 40 (Node 5). Similarly, the operation state (ON / OFF) of the second Nch Tr 38 is switched depending on the state of the connection node with the first Nch Tr 37 (Node 4) and the state of the output terminal 40 (Node 5).

第3PchTr36は、第1パス回路を形成する。第3PchTr36は、第1PchTr34と第2PchTr35の接続ノードとVDD2の間に接続され、ゲートが出力端子40(Node5)に接続される。第3NchTr39は、第2パス回路を形成する。第3NchTr39は、第1NchTr37と第2NchTr38の接続ノードとVDD2の間に接続され、ゲートが出力端子40(Node5)に接続される。   The third PchTr 36 forms a first pass circuit. The third PchTr 36 is connected between the connection node of the first PchTr 34 and the second PchTr 35 and VDD2, and the gate is connected to the output terminal 40 (Node5). The third Nch Tr 39 forms a second pass circuit. The third Nch Tr 39 is connected between the connection node of the first Nch Tr 37 and the second Nch Tr 38 and VDD2, and the gate is connected to the output terminal 40 (Node 5).

第1PchTr34のバックゲートはソース(VDD1)に接続され、第2PchTr35のバックゲートはソース(Node3)に接続され、第3PchTr36のバックゲートはソース(Node3)に接続される。第1NchTr37のバックゲートはソース(GND)に接続され、第2NchTr38のバックゲートはソース(Node4)に接続され、第3NchTr39のバックゲートはソース(Node4)に接続される。   The back gate of the first PchTr 34 is connected to the source (VDD1), the back gate of the second PchTr 35 is connected to the source (Node 3), and the back gate of the third Pch Tr 36 is connected to the source (Node 3). The back gate of the first Nch Tr 37 is connected to the source (GND), the back gate of the second Nch Tr 38 is connected to the source (Node 4), and the back gate of the third Nch Tr 39 is connected to the source (Node 4).

図4は、入力信号INがLからHに変化する場合の出力回路の各部における信号の変化を示すタイムチャートである。   FIG. 4 is a time chart showing changes in signals in each part of the output circuit when the input signal IN changes from L to H.

IN=Lの時には、OUTP=VDD2、OUTN=GND、Node1=VDD1、Node2=Vdd2である。したがって、第1PchTr34がオフし、第1NchTr37がオンし、Node4=GNDになる。これに応じて、第2NchTr38がオンし、出力端子40(Node5)がGNDになり、第3PchTr36はオンし、Node3がVDD2になる。この時、第3NchTr39はオフである。   When IN = L, OUTP = VDD2, OUTN = GND, Node1 = VDD1, and Node2 = Vdd2. Accordingly, the first PchTr 34 is turned off, the first NchTr 37 is turned on, and Node4 = GND. In response to this, the second Nch Tr 38 is turned on, the output terminal 40 (Node 5) becomes GND, the third Pch Tr 36 is turned on, and Node 3 becomes VDD2. At this time, the third Nch Tr 39 is off.

上記の状態から、INがH(VDD2)に変化を開始すると、OUTPがVDD2からVDD1に、OUTNがGNDからVDD2に変化を開始する。これに応じて、Node1はVDD1からVDD2に、Node2はVDD2からGNDに変化を開始する。そして、Node1が第1PchTr34の閾値を超えると第1PchTr34がオフからオンに変化する。これに応じて、Node3がVDD2からVDD1に変化し、Node3とVDD2の電圧差が第2PchTr35の閾値を超えると、第2PchTr35がオフからオンに変化し、出力端子40(Node5)はGNDからVDD1に変化を開始する。Node5が上昇すると、第3PchTr36がオンからオフに変化し、Node3はVDD2から切り離され、VDD1で安定する。   From the above state, when IN starts to change to H (VDD2), OUTP starts to change from VDD2 to VDD1, and OUTN starts to change from GND to VDD2. In response, Node1 starts changing from VDD1 to VDD2, and Node2 starts changing from VDD2 to GND. When Node1 exceeds the threshold value of the first PchTr 34, the first PchTr 34 changes from off to on. Accordingly, Node3 changes from VDD2 to VDD1, and when the voltage difference between Node3 and VDD2 exceeds the threshold value of the second PchTr35, the second PchTr35 changes from OFF to ON, and the output terminal 40 (Node5) changes from GND to VDD1. Initiate change. When Node5 rises, the third PchTr 36 changes from on to off, and Node3 is disconnected from VDD2 and stabilized at VDD1.

一方、Node2が降下し、第1NchTr37の閾値を超えると第1NchTr37がオンからオフに変化する。上記のNode5の上昇に応じて、第2NchTr38がオンからオフに変化し、第3NchTr39がオフからオンに変化し、Node4は、VDD2に変化する。以上の状態で安定する。   On the other hand, when Node2 descends and exceeds the threshold value of the first NchTr 37, the first Nch Tr 37 changes from on to off. In response to the rise in Node5, the second NchTr 38 changes from on to off, the third NchTr39 changes from off to on, and Node4 changes to VDD2. Stable in the above state.

図5は、IN=Hの場合の各部の電圧を示す図である。
第1PchTr34は、ソース、ドレインおよびバックゲート(BG)にVDD1が、ゲートにVDD2が印加される。したがって、ゲート−ソース間電圧Vgs、ゲート−ドレイン間電圧Vgdおよびゲート−バックゲート間電圧Vgbは、VDD1−VDD2(1.5V)である。また、ドレイン−ソース間電圧Vds、ソース−バックゲート間電圧Vsbおよびドレイン−バックゲート間電圧Vdbは、0Vであり、耐圧VDD2(1.8V)を超える電圧が印加されることはない。第2PchTr35の各部にも、第1PchTr34と同様の電圧が印加されるので、耐圧VDD2(1.8V)を超える電圧が印加されることはない。
FIG. 5 is a diagram illustrating voltages at various parts when IN = H.
In the first PchTr 34, VDD1 is applied to the source, drain and back gate (BG), and VDD2 is applied to the gate. Therefore, the gate-source voltage Vgs, the gate-drain voltage Vgd, and the gate-back gate voltage Vgb are VDD1-VDD2 (1.5 V). The drain-source voltage Vds, the source-back gate voltage Vsb, and the drain-back gate voltage Vdb are 0 V, and a voltage exceeding the breakdown voltage VDD2 (1.8 V) is not applied. Since the same voltage as that of the first PchTr 34 is applied to each part of the second PchTr 35, a voltage exceeding the withstand voltage VDD 2 (1.8 V) is not applied.

第3PchTr36は、ソースおよびバックゲートにVDD1が、ドレインおよびゲートにVDD2が印加される。したがって、Vgs、VdsおよびVgbは、VDD1−VDD2であり、Vgd、VsbおよびVdbは、0Vであり、耐圧VDD2(1.8V)を超えることはない。   In the third Pch Tr 36, VDD1 is applied to the source and back gate, and VDD2 is applied to the drain and gate. Therefore, Vgs, Vds, and Vgb are VDD1-VDD2, and Vgd, Vsb, and Vdb are 0 V, and do not exceed the withstand voltage VDD2 (1.8 V).

第1NchTr37は、ソース、ゲートおよびバックゲートにGNDが、ドレインにVDD2が印加される。したがって、Vgs、VgbおよびVsbは、0Vであり、Vds、VgdおよびVdbはVDD2であり、耐圧VDD2(1.8V)を超える電圧が印加されることはない。   In the first Nch Tr 37, GND is applied to the source, gate and back gate, and VDD2 is applied to the drain. Therefore, Vgs, Vgb, and Vsb are 0 V, Vds, Vgd, and Vdb are VDD2, and a voltage exceeding the breakdown voltage VDD2 (1.8 V) is not applied.

第2NchTr38は、ソース、ゲートおよびバックゲートにVDD2が、ドレインにVDD1が印加される。したがって、Vgs、VgbおよびVsbは、0Vであり、Vds、VgdおよびVdbはVDD−VDD2であり、耐圧VDD2(1.8V)を超える電圧が印加されることはない。   In the second Nch Tr 38, VDD2 is applied to the source, gate and back gate, and VDD1 is applied to the drain. Therefore, Vgs, Vgb, and Vsb are 0 V, Vds, Vgd, and Vdb are VDD-VDD2, and a voltage exceeding the withstand voltage VDD2 (1.8 V) is not applied.

第3NchTr39は、ソース、ドレインおよびバックゲートにVDD2が、ゲートにVDD1が印加される。したがって、Vgs、VgdおよびVgbは、VDD1−VDD2であり、Vds、VsdおよびVdbは0Vであり、耐圧VDD2(1.8V)を超える電圧が印加されることはない。   In the third Nch Tr 39, VDD2 is applied to the source, drain and back gate, and VDD1 is applied to the gate. Therefore, Vgs, Vgd, and Vgb are VDD1-VDD2, Vds, Vsd, and Vdb are 0 V, and a voltage exceeding the withstand voltage VDD2 (1.8 V) is not applied.

同様に、INがH(VDD2)からL(GND)に変化を開始すると、OUTPがVDD1からVDD2に、OUTNがVDD2からGNDに変化を開始する。これに応じて、Node1はVDD2からVDD1に、Node2はGNDからVDD2に変化を開始する。そして、Node2が第1NchTr37の閾値を超えると第1NchTr37がオフからオンに変化する。これに応じて、Node4がVDD2からGNDに変化し、Node4とVDD2の電圧差が第2PchTr35の閾値を超えると、第2PchTr35がオフからオンに変化し、出力端子40(Node5)はVDD1からGNDに変化を開始する。Node5が降下すると、第3NchTr39がオンからオフに変化し、Node4はVDD2から切り離され、GNDで安定する。   Similarly, when IN starts to change from H (VDD2) to L (GND), OUTP starts to change from VDD1 to VDD2, and OUTN starts to change from VDD2 to GND. In response to this, Node1 starts changing from VDD2 to VDD1, and Node2 starts changing from GND to VDD2. When Node2 exceeds the threshold value of the first NchTr 37, the first Nch Tr 37 changes from off to on. Accordingly, Node4 changes from VDD2 to GND, and when the voltage difference between Node4 and VDD2 exceeds the threshold value of the second PchTr35, the second PchTr35 changes from off to on, and the output terminal 40 (Node5) changes from VDD1 to GND. Initiate change. When Node 5 descends, the third Nch Tr 39 changes from on to off, and Node 4 is disconnected from VDD 2 and stabilized at GND.

一方、Node1が第1PchTr34の閾値を超えると第1PchTr34がオンからオフに変化する。上記のNode5の降下に応じて、第2PchTr35がオンからオフに変化し、第3PchTr36がオフからオンに変化し、Node3は、VDD2に変化し、安定する。   On the other hand, when Node1 exceeds the threshold value of the first PchTr 34, the first PchTr 34 changes from on to off. In response to the drop of Node5, the second PchTr35 changes from on to off, the third PchTr36 changes from off to on, and Node3 changes to VDD2 and becomes stable.

IN=Lの場合の各部の電圧と、各トランジスタにおける電圧についての説明は省略するが、耐圧VDD2(1.8V)を超える電圧が印加されることはない。   A description of the voltage of each part in the case of IN = L and the voltage in each transistor is omitted, but a voltage exceeding the withstand voltage VDD2 (1.8 V) is not applied.

図6および図7は、前述のように、レベルシフト回路31に入力するHi−Z信号がオンの時、出力回路の各部の状態を示す図である。出力回路の出力をハイインピーダンス(Hi−Z)にするのは、例えば、実施形態の出力回路を、入出力回路の出力部として使用した場合で、入出力回路が入力信号を受ける状態では、出力部をHi−Zにする。入出力回路の出力部の出力端子と入力部の入力端子は共通であり、出力部の出力がHi−Zの状態で、端子には入力信号が入力される。図6は、実施形態の出力回路の出力がHi−Zの時に、出力端子40にVDD2未満の電圧が入力された場合を、図7は、出力端子40にVDD2を超える電圧が入力された場合を、それぞれ示す。   6 and 7 are diagrams showing the states of the respective parts of the output circuit when the Hi-Z signal input to the level shift circuit 31 is on as described above. The output of the output circuit is set to high impedance (Hi-Z), for example, when the output circuit of the embodiment is used as an output unit of the input / output circuit, and when the input / output circuit receives an input signal, the output circuit Set the part to Hi-Z. The output terminal of the output part of the input / output circuit and the input terminal of the input part are common, and the input signal is input to the terminal when the output of the output part is in Hi-Z state. 6 shows a case where a voltage less than VDD2 is inputted to the output terminal 40 when the output of the output circuit of the embodiment is Hi-Z, and FIG. 7 shows a case where a voltage exceeding VDD2 is inputted to the output terminal 40. Are shown respectively.

Hi−Z信号をオンの時、レベルシフト回路31は、OUTP=VDD2およびOUTN=VDD2を出力し、Node1=VDD1およびNode2=GNDとなる。これに応じて、第1PchTr34および第1NchTr37はオフする。   When the Hi-Z signal is turned on, the level shift circuit 31 outputs OUTP = VDD2 and OUTN = VDD2, and Node1 = VDD1 and Node2 = GND. In response to this, the first PchTr 34 and the first NchTr 37 are turned off.

出力端子40(Node5)がVDD2未満の場合、第2PchTr35は、ゲートにVDD2が印加されているのでオフし、第2NchTr38は、ゲートにVDD2が印加されているのでNode4とNode5の電位差が閾値以上であればオンする。また、第3PchTr36は、一方の被制御端子にVDD2が印加され、ゲートにVDD2未満の電圧が印加されるので、Node3とNode5の電位差が閾値以上であればオンする。第3NchTr39は、一方の被制御端子にVDD2が印加され、ゲートにVDD2未満の電圧が印加されるのでオフする。図6はこの状態を示す。ここで、Node4は、第2NchTr38がオンしているので、出力端子40の電圧に近づくが、Node4とNode5の電位差が閾値未満になると、第2NchTr38がオフして、それ以上電流は流れない。   When the output terminal 40 (Node5) is less than VDD2, the second PchTr35 is turned off because VDD2 is applied to the gate, and since the VDD2 is applied to the second NchTr38, the potential difference between Node4 and Node5 is greater than or equal to the threshold value. Turn on if present. The third PchTr 36 is turned on if the potential difference between Node 3 and Node 5 is equal to or greater than the threshold because VDD 2 is applied to one controlled terminal and a voltage less than VDD 2 is applied to the gate. The third Nch Tr 39 is turned off because VDD2 is applied to one controlled terminal and a voltage lower than VDD2 is applied to the gate. FIG. 6 shows this state. Here, since the second NchTr 38 is turned on at Node4, the voltage approaches the voltage at the output terminal 40. However, when the potential difference between Node4 and Node5 becomes less than the threshold value, the second NchTr38 is turned off and no further current flows.

Node5の電圧がVDD2を超えている場合、第2NchTr38は、ゲートにVDD2が印加されているのでオフし、第2PchTr35は、ゲートにVDD2が印加されているので、Node3とNode5の電位差が閾値以上であればオンする。また、第3PchTr36は、一方の被制御端子にVDD2が印加され、ゲートにVDD2を超える電圧が印加されるのでオフする。第3NchTr39は、一方の被制御端子にVDD2が印加され、ゲートにVDD2を超える電圧が印加されるので、Node4とNode5の電位差が閾値以上であればオンする。図7はこの状態を示す。ここで、Node3は、第2PchTr35がオンしているので、出力端子40の電圧に近づくが、Node3とNode5の電位差が閾値未満になると、第2PchTr35がオフして、それ以上電流は流れない。   When the voltage of Node5 exceeds VDD2, the second NchTr 38 is turned off because VDD2 is applied to the gate, and since the VDD2 is applied to the gate of the second PchTr35, the potential difference between Node3 and Node5 is greater than or equal to the threshold value. Turn on if present. The third Pch Tr 36 is turned off because VDD2 is applied to one controlled terminal and a voltage exceeding VDD2 is applied to the gate. The third Nch Tr 39 is turned on if the potential difference between Node 4 and Node 5 is greater than or equal to the threshold because VDD 2 is applied to one controlled terminal and a voltage exceeding VDD 2 is applied to the gate. FIG. 7 shows this state. Here, since the second PchTr 35 is turned on at Node3, the voltage approaches the voltage at the output terminal 40. However, when the potential difference between Node3 and Node5 becomes less than the threshold value, the second PchTr35 is turned off and no more current flows.

以上説明したように、実施形態の出力回路は、出力をHi−Zにしても、出力端子から内部の信号線に電流が定常的に流れこむことはない。   As described above, in the output circuit of the embodiment, even when the output is Hi-Z, current does not flow constantly from the output terminal to the internal signal line.

実施形態の出力回路は、出力部のトランジスタPchTr34−35およびNchTr37−38をカスコード接続して各トランジスタにかかる電圧を分割することにより、トランジスタの耐圧を超える電圧(2倍まで)の出力信号の出力を可能にしている。さらに、第3PchTr36および第3NchTr39により、PchTr34と35およびNchTr37と38の接続ノードの電圧をVDD1とGNDの間電圧(VDD2)にして、出力部のトランジスタにかかる電圧を確実に耐圧以下として保護している。この保護動作は、出力信号に対してオフする側である時のみ働き、出力信号を出力している時には働かず、出力信号を阻害しないようにしている。具体的には、出力信号がHの場合には、第1NchTr37および第2NchTr38はオフであり、保護動作を行う第3NchTr39が動作する。一方、第1PchTr34および第2PchTr35はオンであり、第3PchTr36はオフで動作しない。出力信号がLの場合は逆である。   In the output circuit of the embodiment, the transistors PchTr34-35 and NchTr37-38 in the output unit are cascode-connected to divide the voltage applied to each transistor, thereby outputting an output signal of a voltage exceeding the breakdown voltage of the transistor (up to twice). Is possible. Further, the third Pch Tr 36 and the third Nch Tr 39 make the voltage at the connection node of Pch Trs 34 and 35 and Nch Trs 37 and 38 a voltage between VDD1 and GND (VDD2) to ensure that the voltage applied to the transistor in the output section is lower than the withstand voltage. Yes. This protection operation works only when the output signal is turned off, does not work when outputting the output signal, and does not disturb the output signal. Specifically, when the output signal is H, the first NchTr 37 and the second NchTr 38 are off, and the third NchTr 39 that performs the protection operation operates. On the other hand, the first PchTr 34 and the second PchTr 35 are on, and the third PchTr 36 is off and does not operate. The opposite is true when the output signal is L.

さらに、実施形態の出力回路は、出力をHi−Zにでき、その場合に出力端子の電圧が変化しても、信号安定後は定常電流を流さないように動作するので、入出力回路の出力部として使用できる。   Furthermore, the output circuit of the embodiment can output Hi-Z, and even if the voltage at the output terminal changes, the output circuit operates so as not to flow a steady current after the signal stabilizes. Can be used as a part.

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。   The embodiment has been described above, but all examples and conditions described herein are described for the purpose of helping understanding of the concept of the invention applied to the invention and technology. In particular, the examples and conditions described are not intended to limit the scope of the invention, and the construction of such examples in the specification does not indicate the advantages and disadvantages of the invention. Although embodiments of the invention have been described in detail, it should be understood that various changes, substitutions and modifications can be made without departing from the spirit and scope of the invention.

31 レベルシフト回路
32 第1駆動回路
33 第2駆動回路
34 第1Pchトランジスタ(Tr)
35 第2Pchトランジスタ(Tr)
36 第3Pchトランジスタ(Tr)
37 第1Nchトランジスタ(Tr)
38 第2Nchトランジスタ(Tr)
39 第3Nchトランジスタ(Tr)
40 出力端子
31 level shift circuit 32 first drive circuit 33 second drive circuit 34 first Pch transistor (Tr)
35 Second Pch Transistor (Tr)
36 3rd Pch transistor (Tr)
37 1st Nch transistor (Tr)
38 2nd Nch transistor (Tr)
39 3rd Nch transistor (Tr)
40 output terminals

Claims (3)

第1高電位側電源電圧と低電位側電源電圧の間で変化する入力信号を、前記第1高電位側電源電圧より高い第2高電位側電源電圧と前記低電位側電源電圧の間で変化する出力信号として、出力端子から出力する出力回路であって、
前記第2高電位側電源電圧を供給する第2高電位側電源と前記出力端子の間に直列に接続され、前記第2高電位側電源に接続された第1の第1極性トランジスタおよび前記出力端子に接続された第2の第1極性トランジスタと、
前記低電位側電源電圧を供給する低電位側電源と出力端子の間に直列に接続され、前記低電位側電源に接続された第1の第2極性トランジスタおよび前記出力端子に接続された第2の第2極性トランジスタと、
前記入力信号を、前記第1高電位側電源電圧と前記第2高電位側電源電圧の間で変化する第1信号と、前記第1高電位側電源電圧と前記低電位側電源電圧の間で変化する第2信号に変換するレベルシフト回路と、
前記第1の第1極性トランジスタと前記第2の第1極性トランジスタの第1接続ノードと、前記第1高電位側電源との間に接続され、前記出力信号により制御される第1パス回路と、
前記第1の第2極性トランジスタと前記第2の第2極性トランジスタの第2接続ノードと、前記第1高電位側電源との間に接続され、前記出力信号により制御される第2パス回路と、を備え、
前記第1の第1極性トランジスタのゲートには、前記第1信号を印加され、
前記第1の第2極性トランジスタのゲートには、前記第2信号を印加され、
前記第2の第1極性トランジスタおよび前記第2の第2極性トランジスタのゲートには、前記第1高電位側電源電圧が印加されることを特徴とする出力回路。
An input signal changing between the first high potential side power supply voltage and the low potential side power supply voltage is changed between the second high potential side power supply voltage higher than the first high potential side power supply voltage and the low potential side power supply voltage. An output circuit that outputs from an output terminal as an output signal,
A first first polarity transistor connected in series between the second high potential side power source for supplying the second high potential side power source voltage and the output terminal, and connected to the second high potential side power source and the output A second first polarity transistor connected to the terminal;
A first second polarity transistor connected in series between the low potential side power supply for supplying the low potential side power supply voltage and the output terminal, and connected to the low potential side power supply and a second connected to the output terminal. A second polarity transistor of
The input signal includes a first signal that changes between the first high-potential power supply voltage and the second high-potential power supply voltage, and between the first high-potential power supply voltage and the low-potential power supply voltage. A level shift circuit for converting to a changing second signal;
A first path circuit connected between the first connection node of the first first polarity transistor and the second first polarity transistor and the first high potential side power supply and controlled by the output signal; ,
A second path circuit connected between the first second polarity transistor, a second connection node of the second second polarity transistor, and the first high-potential side power supply and controlled by the output signal; With
The first signal is applied to the gate of the first first polarity transistor;
The second signal is applied to the gate of the first second polarity transistor;
The output circuit, wherein the first high-potential side power supply voltage is applied to gates of the second first polarity transistor and the second second polarity transistor.
前記第1パス回路は、前記第1接続ノードと前記第1高電位側電源との間に接続され、ゲートに前記出力信号が印加される第3の第1極性トランジスタを含み、
前記第2パス回路は、前記第2接続ノードと前記第1高電位側電源との間に接続され、ゲートに前記出力信号が印加される第3の第2極性トランジスタを含むことを特徴とする請求項1記載の出力回路。
The first path circuit includes a third first polarity transistor connected between the first connection node and the first high-potential-side power source, and having the gate applied with the output signal.
The second path circuit includes a third second polarity transistor connected between the second connection node and the first high-potential-side power source, and having the gate applied with the output signal. The output circuit according to claim 1.
前記レベルシフト回路は、前記第1信号を出力する第1駆動回路と前記第2信号を出力する第2駆動回路を含むことを特徴とする請求項1記載の出力回路。   2. The output circuit according to claim 1, wherein the level shift circuit includes a first drive circuit that outputs the first signal and a second drive circuit that outputs the second signal.
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