JP2014026390A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置に関し、特に電流増幅回路を具備する半導体集積回路装置に適用可能な技術に関する。 The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique applicable to a semiconductor integrated circuit device having a current amplifier circuit.
特開２００３−２３４６２４号公報（特許文献１）には、ソース電流及びシンク電流を制御できるパワーデバイス用ドライブ回路が、開示されている。 Japanese Patent Laying-Open No. 2003-234624 (Patent Document 1) discloses a power device drive circuit capable of controlling a source current and a sink current.
特許文献１では、カレントミラー回路１１、１２及び電界効果型トランジスタ（以下、MOSFETと称する）１８、１９を有するドライブ回路が、図１に示されている。MOSFET１８（１９）は、カレントミラー回路１１（１２）を介して、電源VCC（GND）と出力端子１７−２との間に接続されている。ソース電流及びシンク電流は、これらのMOSFET１８及び１９を介して出力端子１７−２に供給される。そのため、ソース電流及びシンク電流の値を大きくするためには、MOSFET１８及び１９のサイズを大きくすることが要求される。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
In
Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、入力信号に従った基準電流が形成され、制御信号に従って上記基準電流に比例したソース電流を、出力端子に供給する第１カレントミラー回路と、前記制御信号に従って上記基準電流に比例したシンク電流を、出力端子に供給する第２カレントミラー回路とを半導体集積回路装置は具備する。前記制御信号に従って、前記出力端子にはシンク電流またはソース電流が供給される。 According to one embodiment, a reference current according to an input signal is formed, a first current mirror circuit that supplies a source current proportional to the reference current to an output terminal according to a control signal, and the reference according to the control signal The semiconductor integrated circuit device includes a second current mirror circuit that supplies a sink current proportional to the current to the output terminal. In accordance with the control signal, a sink current or a source current is supplied to the output terminal.
前記一実施の形態によれば、半導体集積回路装置のサイズが大きくなることを抑制することが可能となる。 According to the embodiment, it is possible to suppress an increase in the size of the semiconductor integrated circuit device.
半導体集積回路装置には、電流増幅回路が内蔵されることがある。例えば、カメラ用の手ブレ補正に用いられるところのホール（ｈａｌｌ）素子用の電流増幅回路が、半導体集積回路装置に内蔵（集積）される。この場合、電流増幅回路は、２方向の電流を供給する。すなわち、電流増幅回路はシンク電流とソース電流を供給する。以下に述べる複数の実施の形態では、２方向の電流（シンク電流とソース電流）を供給する電流増幅回路を説明する。 A semiconductor integrated circuit device may incorporate a current amplifier circuit. For example, a current amplification circuit for a hall element used for camera shake correction for a camera is built (integrated) in a semiconductor integrated circuit device. In this case, the current amplifier circuit supplies current in two directions. That is, the current amplifier circuit supplies a sink current and a source current. In a plurality of embodiments described below, a current amplifier circuit that supplies currents in two directions (sink current and source current) will be described.
［一実施形態の概要］
図１を用いて一実施の形態の概要を説明する。同図において、一点破線で囲まれた部分は、半導体集積回路装置１である。すなわち、一点破線で囲まれた部分は、１つの半導体チップに形成（集積）されている。同図において、ＩＮは半導体集積回路装置１に設けられた外部出力端子である。図１において、Ｐ２は、Ｐチャンネル型ＭＯＳＦＥＴ（以下、Ｐ−ＭＯＳＦＥＴと称することもある）であり、第１カレントミラー回路（図面では、記号は付されていない）の出力用ＭＯＳＦＥＴである。Ｎ２は、Ｎチャンネル型ＭＯＳＦＥＴ（以下、Ｎ−ＭＯＳＦＥＴと称することもある）であり、第２カレントミラー回路（図面では、記号は付されていない）の出力用ＭＯＳＦＥＴである。上記第１カレントミラー回路は外部出力端子ＩＮに対してソース電流Ｉ０２を供給し、上記第２カレントミラー回路は外部出力端子ＩＮに対してシンク電流Ｉ０１を供給する。
[Overview of one embodiment]
An outline of an embodiment will be described with reference to FIG. In the drawing, a portion surrounded by a dashed line is the semiconductor integrated
この実施の形態によれば、入力信号に従った電流Ｉｒが、第１バイアス回路（図面では、記号は付されていない）により形成される。この電流Ｉｒは、上記第１カレントミラー回路と上記第２カレントミラー回路のそれぞれに対して基準電流として用いられるので、以下の説明では基準電流と称することもある。この基準電流Ｉｒは、制御信号ＳＷに従って相補的にスイッチ動作する第１スイッチ回路Ｓ１及び第２スイッチ回路Ｓ２を介して出力用ＭＯＳＦＥＴＰ２、Ｎ２に供給される。これにより、制御信号ＳＷによりスイッチ回路Ｓ１がオン状態にされているときには、入力信号に従った電流Ｉｒに比例したソース電流Ｉ０２が第１カレントミラー回路から出力端子ＩＮに供給される。他方、制御信号ＳＷによりスイッチ回路Ｓ２がオン状態にされているときには、入力信号に従った電流Ｉｒに比例したシンク電流Ｉ０１が第２カレントミラー回路から出力端子ＩＮに供給される。 According to this embodiment, the current Ir according to the input signal is formed by the first bias circuit (not marked in the drawing). Since the current Ir is used as a reference current for each of the first current mirror circuit and the second current mirror circuit, it may be referred to as a reference current in the following description. The reference current Ir is supplied to the output MOSFETs P2 and N2 through the first switch circuit S1 and the second switch circuit S2 that perform a complementary switching operation according to the control signal SW. Thereby, when the switch circuit S1 is turned on by the control signal SW, the source current I02 proportional to the current Ir according to the input signal is supplied from the first current mirror circuit to the output terminal IN. On the other hand, when the switch circuit S2 is turned on by the control signal SW, the sink current I01 proportional to the current Ir according to the input signal is supplied from the second current mirror circuit to the output terminal IN.
上記バイアス回路により、第１及び第２カレントミラー回路の基準電流（入力信号に従った）が形成されるため、それぞれのカレントミラー回路用の基準電流を形成しなくてもすむので、素子数の増加を防ぐことが可能となる。また、入力信号に従った電流は、制御信号ＳＷに従って、選択的に出力用ＭＯＳＦＥＴＰ２、Ｎ２に供給される。そのため、シンク電流とソース電流を切り替えるためのスイッチ素子を、出力用ＭＯＳＦＥＴと外部出力端子との間に設けなくても済むため、電流増幅回路を内蔵する半導体集積回路装置が大型化するのを抑制することが可能となる。 Since the reference current (in accordance with the input signal) of the first and second current mirror circuits is formed by the bias circuit, it is not necessary to form the reference current for each current mirror circuit. An increase can be prevented. The current according to the input signal is selectively supplied to the output MOSFETs P2 and N2 according to the control signal SW. This eliminates the need to provide a switching element for switching between the sink current and the source current between the output MOSFET and the external output terminal, thereby suppressing an increase in the size of the semiconductor integrated circuit device incorporating the current amplifier circuit. It becomes possible to do.
以下、実施の形態を説明するが、同じ記号が付されている部分は、互いに同じ機能を有するものと理解して頂きたい。 Hereinafter, embodiments will be described, but it should be understood that parts denoted by the same reference numerals have the same functions.
≪実施の形態１≫
図１は、電流増幅回路を有する半導体集積回路装置１の回路図である。同図において、ＳＥＮは、半導体集積回路装置１の外部端子である。外部端子ＳＥＮは、抵抗Ｒ１を介して電圧ＶＳＥＮが印加される。電流増幅回路は、外部端子ＳＥＮに、その正入力端子が接続された比較回路ＣＰを有している。この比較回路ＣＰの負入力端子には、内部基準電圧Ｖｉｎが印加される。図１において、Ｎ０は、Ｎ−ＭＯＳＦＥＴであり、そのゲートは比較回路ＣＰの出力端子に接続され、そのドレインは外部端子ＳＥＮに接続され、そのソースは、回路の接地電圧に接続されている。基準電圧Ｖｉｎは、可変電圧回路により構成される。この可変電圧回路は、例えば、デジタル信号をアナログ信号に変換するアナログ／デジタル変換回路（図示しないが、ＡＤ変換回路と称する）を含み、入力信号であるところのデジタル信号に対応するアナログ信号が、基準電圧Ｖｉｎとして、比較回路ＣＰに供給される。比較回路ＣＰは、正入力端子に印加される電圧と、内部基準電圧Ｖｉｎとが同じ値になる様に、Ｎ−ＭＯＳＦＥＴＮ０のゲートに出力電圧を供給する。これにより、基準電圧Ｖｉｎに応じた電流ＩｒがＮ−ＭＯＳＦＥＴＮ０を流れる。このとき、比較回路ＣＰは、入力信号に従った電圧を出力する。基準電位Ｖｉｎは、上述した様に、例えばＡＤ変換回路により形成される。従って、このＡＤ変換回路に供給されるデジタル信号の値を変更することにより、そのデジタル信号に対応した値を有する電流Ｉｒ（及び比較回路ＣＰから出力される出力電圧）が形成される。言い換えるならば、比較回路ＣＰ及びＮ−ＭＯＳＦＥＴＮ０により、入力信号（上記ＡＤ変換回路に供給されるデジタル信号又は可変は基準電圧Ｖｉｎ）に従った値を有する電流Ｉｒ（及び比較回路ＣＰの出力電圧）を形成するバイアス回路が構成されていると見なすことが出来る。後の説明で理解されと思うが、この電流Ｉｒは、カレントミラー回路に供給され、この電流Ｉｒを基準として、この電流Ｉｒに比例した電流がカレントミラー回路から出力される。そのため、前述した様に、電流Ｉｒは基準電流と見なすことも出来る。
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FIG. 1 is a circuit diagram of a semiconductor integrated
比較回路ＣＰの出力電圧は、制御信号ＳＷにより制御される第２スイッチ回路Ｓ２を介して、Ｎ−ＭＯＳＦＥＴＮ２のゲートに供給される。このＮ−ＭＯＳＦＥＴＮ２は、そのソースが回路の接地電圧に接続され、そのドレインが外部端子ＩＮに接続されている。第２スイッチ回路Ｓ２がオン状態にされているとき、Ｎ−ＭＯＳＦＥＴＮ０のゲートとＮ−ＭＯＳＦＥＴＮ２のゲートには、ともに比較回路ＣＰの出力電圧が供給されることになる。従って、このとき、Ｎ−ＭＯＳＦＥＴＮ２には、Ｎ−ＭＯＳＦＥＴＮ０を流れる基準電流Ｉｒに比例した電流が流れる。そのため、Ｎ−ＭＯＳＦＥＴＮ２は、第２カレントミラー回路を構成すると見なすことが出来、Ｎ−ＭＯＳＦＥＴＮ２からの電流（シンク電流）が出力端子ＩＮに供給されるため、第２カレントミラー回路を構成する出力用ＭＯＳＦＥＴと言うことも出来る。この第２カレントミラー回路を構成する出力用ＭＯＳＦＥＴＮ２からは、基準電流Ｉｒ（入力信号）に比例（Ｎ−ＭＯＳＦＥＴＮ０とＮ２のサイズ比に比例）した電流が、外部出力端子ＩＮに対してシンク電流Ｉ０１として供給される。 The output voltage of the comparison circuit CP is supplied to the gate of the N-MOSFET N2 via the second switch circuit S2 controlled by the control signal SW. The N-MOSFET N2 has its source connected to the circuit ground voltage and its drain connected to the external terminal IN. When the second switch circuit S2 is turned on, the output voltage of the comparison circuit CP is supplied to both the gate of the N-MOSFET N0 and the gate of the N-MOSFET N2. Accordingly, at this time, a current proportional to the reference current Ir flowing through the N-MOSFET N0 flows through the N-MOSFET N2. Therefore, the N-MOSFET N2 can be regarded as constituting a second current mirror circuit, and since the current (sink current) from the N-MOSFET N2 is supplied to the output terminal IN, the output current constituting the second current mirror circuit It can also be called a MOSFET. A current proportional to the reference current Ir (input signal) (proportional to the size ratio of the N-MOSFETs N0 and N2) is output from the output MOSFET N2 constituting the second current mirror circuit to the external output terminal IN. Supplied as
上記した第２スイッチ回路Ｓ２は、制御信号ＳＷがそのゲートに供給されるＰ−ＭＯＳＦＥＴＰ４と、インバータ回路ＩＶにより制御信号ＳＷを位相反転して形成した制御信号／ＳＷが、そのゲートに供給されるＮ−ＭＯＳＦＥＴＮ８とを有し、Ｐ−ＭＯＳＦＥＴＰ４のソース・ドレイン経路とＮ−ＭＯＳＦＥＴＮ８のソースドレイン経路が並列に接続されている。これにより、制御信号ＳＷのハイレベルに応答して、Ｐ−ＭＯＳＦＥＴＰ４及びＮ−ＭＯＳＦＥＴＮ８はともにオフ状態（スイッチ回路Ｓはオフ状態）となり、制御信号ＳＷのロウレベルに応答して、Ｐ−ＭＯＳＦＥＴＰ４及びＮ−ＭＯＳＦＥＴＮ８はともにオン状態（スイッチ回路Ｓはオン状態）となる。後で、第１スイッチ回路Ｓ１を述べるが、この第１スイッチ回路Ｓ１も第２スイッチ回路Ｓ２と同様な構成にされている。Ｎ−ＭＯＳＦＥＴＮ２のゲートは、Ｎ−ＭＯＳＦＥＴＮ９のソース・ドレイン経路を介して、回路の接地電圧に接続されている。このＮ−ＭＯＳＦＥＴＮ９は、第２スイッチ回路Ｓ２がオフ状態にされたとき、制御信号ＳＷによりオン状態とされる。これにより、Ｎ−ＭＯＳＦＥＴＮ９のゲート電圧は回路の接地電圧に抑制され、ノイズ等により、Ｎ−ＭＯＳＦＥＴＮ２が動作するのを防ぐことが可能となる。 In the second switch circuit S2 described above, a P-MOSFET P4 to which the control signal SW is supplied to its gate and a control signal / SW formed by inverting the phase of the control signal SW by the inverter circuit IV are supplied to its gate. The source / drain path of the P-MOSFET P4 and the source / drain path of the N-MOSFET N8 are connected in parallel. As a result, both the P-MOSFET P4 and the N-MOSFET N8 are turned off (the switch circuit S is turned off) in response to the high level of the control signal SW, and in response to the low level of the control signal SW. -MOSFET N8 is turned on (switch circuit S is turned on). The first switch circuit S1 will be described later. The first switch circuit S1 has the same configuration as the second switch circuit S2. The gate of the N-MOSFET N2 is connected to the circuit ground voltage via the source / drain path of the N-MOSFET N9. The N-MOSFET N9 is turned on by the control signal SW when the second switch circuit S2 is turned off. Thus, the gate voltage of the N-MOSFET N9 is suppressed to the circuit ground voltage, and it becomes possible to prevent the N-MOSFET N2 from operating due to noise or the like.
前述の比較回路ＣＰの出力電圧（比較回路ＣＰとＮ−ＭＯＳＦＥＴＮ０から構成されるバイアス回路からの出力電圧）は、第１スイッチ回路Ｓ１を介してＮ−ＭＯＳＦＥＴＮ１のゲートに供給されている。また、前述のＮ−ＭＯＳＦＥＴＮ０のドレインは、Ｎ−ＭＯＳＦＥＴＮ３のゲートに接続されている。同図において、Ｐ１はＰ−ＭＯＳＦＥＴであり、そのゲートとドレインを接続することにより、ダイオード素子とし機能する。これらのＭＯＳＦＥＴＰ１、Ｎ３及びＮ１は、第２バイアス回路を構成するために、電圧ＶＣＣと回路の接地電圧との間に、この順で直列に接続されている。また、Ｐ−ＭＯＳＦＥＴＰ１のゲートは、そのソースが電圧ＶＣＣに接続され、そのドレインが出力端子ＩＮに接続された出力用Ｐ−ＭＯＳＦＥＴＰ２のゲートに接続されている。これにより、ＭＯＳＦＥＴＰ１、Ｐ２、Ｎ３、Ｎ１により第１カレントミラー回路が構成されていると見なすことが出来、Ｐ−ＭＯＳＦＥＴＰ１のドレイン電流に比例した電流が、Ｐ−ＭＯＳＦＥＴＰ２のドレイン電流として流れる。なお、このときの比は、Ｐ−ＭＯＳＦＥＴＰ１とＰ２のサイズの比に従う。第１スイッチ回路Ｓ１がオン状態にされているとき、比較回路ＣＰの出力電圧が、Ｎ−ＭＯＳＦＥＴＮ１のゲートに供給される。そのため、Ｎ−ＭＯＳＦＥＴＮ１は、前述したＮ−ＭＯＳＦＥＴＮ０とで第３カレントミラー回路（図面では、記号を付していない）を構成していると見なすことが出来る。従って、スイッチ回路Ｓ１がオン状態にされているとき、Ｐ−ＭＯＳＦＥＴＰ１のドレイン電流は、基準電流Ｉｒ（入力信号）に比例した値となる。これにより、Ｐ−ＭＯＳＦＥＴＰ２は、スイッチ回路Ｓ１がオン状態にされているとき、基準電流Ｉｒ（入力信号）に比例した電流を、外部出力端子ＩＮに供給する。すなわち、Ｐ−ＭＯＳＦＥＴＰ２は、基準電流Ｉｒ（入力信号）に比例した電流をソース電流Ｉ０２として、外部端子ＩＮに供給する。上記第１カレントミラー回路は、上記第１バイアス回路からの電圧（比較回路ＣＰの出力電圧）を受け、この電圧に従った電圧を形成する第２バイアス回路（ＭＯＳＦＥＴＮ１、Ｎ３及びＰ１）と、この第２バイアス回路からの電圧を受ける出力用ＭＯＳＦＥＴＰ２とを具備していると見なすことも出来る。 The aforementioned output voltage of the comparison circuit CP (output voltage from the bias circuit composed of the comparison circuit CP and the N-MOSFET N0) is supplied to the gate of the N-MOSFET N1 via the first switch circuit S1. The drain of the N-MOSFET N0 is connected to the gate of the N-MOSFET N3. In the figure, P1 is a P-MOSFET, and functions as a diode element by connecting its gate and drain. These MOSFETs P1, N3 and N1 are connected in series in this order between the voltage VCC and the circuit ground voltage in order to form a second bias circuit. Further, the gate of the P-MOSFET P1 is connected to the gate of the output P-MOSFET P2 whose source is connected to the voltage VCC and whose drain is connected to the output terminal IN. Accordingly, it can be considered that the first current mirror circuit is configured by the MOSFETs P1, P2, N3, and N1, and a current proportional to the drain current of the P-MOSFET P1 flows as the drain current of the P-MOSFET P2. The ratio at this time follows the ratio of the sizes of the P-MOSFETs P1 and P2. When the first switch circuit S1 is turned on, the output voltage of the comparison circuit CP is supplied to the gate of the N-MOSFET N1. Therefore, it can be considered that the N-MOSFET N1 constitutes a third current mirror circuit (not denoted by a symbol in the drawing) with the N-MOSFET N0 described above. Therefore, when the switch circuit S1 is turned on, the drain current of the P-MOSFET P1 has a value proportional to the reference current Ir (input signal). Accordingly, the P-MOSFET P2 supplies a current proportional to the reference current Ir (input signal) to the external output terminal IN when the switch circuit S1 is in the on state. That is, the P-MOSFET P2 supplies a current proportional to the reference current Ir (input signal) to the external terminal IN as the source current I02. The first current mirror circuit receives a voltage (output voltage of the comparison circuit CP) from the first bias circuit and forms a voltage according to the voltage, and a second bias circuit (MOSFETs N1, N3 and P1), It can also be regarded as having an output MOSFET P2 that receives the voltage from the second bias circuit.
第１スイッチ回路Ｓ１は、前述した様に、スイッチ回路Ｓ２と同様な構成を有しているので、詳細な説明は省略するが、制御信号ＳＷのハイレベルに応答して互いに並列接続されたＮ−ＭＯＳＦＥＴＮ６とＰ−ＭＯＳＦＥＴＰ３が、ともにオン状態となり、第１スイッチ回路Ｓ１がオンした状態となる。他方、制御信号ＳＷのロウレベルに応答して、Ｎ−ＭＯＳＦＥＴＮ６及びＰ−ＭＯＳＦＥＴＰ３がオフ状態となり、第１スイッチ回路Ｓ１はオフ状態となる。すなわち、制御信号ＳＷのレベルに従って、スイッチ回路Ｓ１とＳ２は相補的にオン／オフ状態となる。 Since the first switch circuit S1 has the same configuration as the switch circuit S2 as described above, detailed description thereof is omitted, but N switches connected in parallel to each other in response to the high level of the control signal SW. The MOSFET N6 and the P-MOSFET P3 are both turned on, and the first switch circuit S1 is turned on. On the other hand, in response to the low level of the control signal SW, the N-MOSFET N6 and the P-MOSFET P3 are turned off, and the first switch circuit S1 is turned off. That is, according to the level of the control signal SW, the switch circuits S1 and S2 are complementarily turned on / off.
前述の出力用Ｐ−ＭＯＳＦＥＴＰ２のゲートは、Ｐ−ＭＯＳＦＥＴＰ５を介して、電圧ＶＣＣが供給される。Ｐ−ＭＯＳＦＥＴＰ５は、制御信号ＳＷの電圧に従ってスイッチ動作を行う。第１スイッチ回路Ｓ１がオフ状態にされるとき、Ｐ−ＭＯＳＦＥＴＰ５のゲートには、ロウレベルの制御信号ＳＷが供給されるため、Ｐ−ＭＯＳＦＥＴＰ５はオン状態となり、出力用Ｐ−ＭＯＳＦＥＴＰ２のゲートに供給される電圧が電圧ＶＣＣに抑制され、ノイズ等によりＰ−ＭＯＳＦＥＴＰ２が誤動作を起こすのを防ぐことが可能となる。 The voltage VCC is supplied to the gate of the output P-MOSFET P2 through the P-MOSFET P5. The P-MOSFET P5 performs a switching operation according to the voltage of the control signal SW. When the first switch circuit S1 is turned off, the low-level control signal SW is supplied to the gate of the P-MOSFET P5, so that the P-MOSFET P5 is turned on and supplied to the gate of the output P-MOSFET P2. Therefore, it is possible to prevent the P-MOSFET P2 from malfunctioning due to noise or the like.
以上述べた様に、制御信号ＳＷがハイレベルにされた場合には、ＭＯＳＦＥＴＮ０およびＮ２により構成された第２カレントミラー回路が動作し、この第２カレントミラー回路内の出力用ＭＯＳＦＥＴＮ２から、基準電流Ｉｒに比例したシンク電流Ｉ０１が外部端子ＩＮに供給される。このとき、スイッチ回路Ｓ１がオフ状態となり、Ｐ−ＭＯＳＦＥＴＰ５がオン状態となるため、ＭＯＳＦＥＴＮ１、Ｎ３、Ｐ１、Ｐ２から構成される第１カレントミラー回路は非動作となる。このとき、出力用ＭＯＳＦＥＴＰ２がオフ状態となるため、出力用ＭＯＳＦＥＴＰ２からはソース電流が外部端子ＩＮに供給されない。 As described above, when the control signal SW is set to the high level, the second current mirror circuit configured by the MOSFETs N0 and N2 operates, and the reference current is output from the output MOSFET N2 in the second current mirror circuit. A sink current I01 proportional to Ir is supplied to the external terminal IN. At this time, since the switch circuit S1 is turned off and the P-MOSFET P5 is turned on, the first current mirror circuit composed of the MOSFETs N1, N3, P1, and P2 is not operated. At this time, since the output MOSFET P2 is turned off, the source current is not supplied from the output MOSFET P2 to the external terminal IN.
これに対して、制御信号ＳＷがロウレベルにされた場合には、スイッチ回路Ｓ１を介して、比較回路ＣＰの出力電圧がＮ−ＭＯＳＦＥＴＮ１に供給され、Ｐ−ＭＯＳＦＥＴＰ５がオフ状態となるため、ＭＯＳＦＥＴＮ１、Ｎ３、Ｐ１、Ｐ２から構成される第１カレントミラー回路が動作し、基準電流Ｉｒに比例した電流が、出力用ＭＯＳＦＥＴＰ２からソース電流Ｉ０２として外部端子ＩＮに供給される。このとき、スイッチ回路Ｓ２はオフ状態となり、Ｎ−ＭＯＳＦＥＴＮ９はオン状態となるため、ＭＯＳＦＥＴＮ０、Ｎ２から構成される第２カレントミラー回路は非動作となる。また、Ｎ−ＭＯＳＦＥＴＮ９がオン状態のため、出力用ＭＯＳＦＥＴＮ２はオフ状態となり、このＭＯＳＦＥＴＮ２から外部端子ＩＮに対してシンク電流Ｉ０１の供給は行われない。この実施の形態によれば、出力用ＭＯＳＦＥＴＮ２及びＰ２と出力端子ＩＮとの間に、シンク電流とソース電流の切り替えを行うための素子を設けなくても、シンク電流とソース電流との切り替えを行うことが可能となる。そのため、半導体集積回路装置のサイズが大きくなることを防ぐことが可能となる。なお、上記したＮ−ＭＯＳＦＥＴＮ０は、第２カレントミラー回路と第３カレントミラー回路とで共用されている。Ｎ−ＭＯＳＦＥＴＮ０のゲートに供給される電圧（比較回路ＣＰの出力電圧）が、このＮ−ＭＯＳＦＥＴＮ０と対をなすＭＯＳＦＥＴのゲートに供給されないとき、カレントミラー回路（第２又は第３カレントミラー回路）として動作しないので、本明細書では、このときもカレントミラー回路は非動作であると述べている。また、第１カレントミラー回路は、前記の第１スイッチ回路Ｓ１を含み、第２カレントミラー回路は、前記の第２スイッチ回路Ｓ２を含むものとして述べているが、第１及び第２スイッチ回路を含まない部分を第１及び第２カレントミラー回路と見なしても良い。 On the other hand, when the control signal SW is set to the low level, the output voltage of the comparison circuit CP is supplied to the N-MOSFET N1 via the switch circuit S1, and the P-MOSFET P5 is turned off. The first current mirror circuit composed of N3, P1, and P2 operates, and a current proportional to the reference current Ir is supplied from the output MOSFET P2 to the external terminal IN as the source current I02. At this time, since the switch circuit S2 is turned off and the N-MOSFET N9 is turned on, the second current mirror circuit composed of the MOSFETs N0 and N2 is inoperative. Further, since the N-MOSFET N9 is in the on state, the output MOSFET N2 is in the off state, and the sink current I01 is not supplied from the MOSFET N2 to the external terminal IN. According to this embodiment, switching between the sink current and the source current is performed without providing an element for switching between the sink current and the source current between the output MOSFETs N2 and P2 and the output terminal IN. It becomes possible. Therefore, it is possible to prevent the semiconductor integrated circuit device from increasing in size. The N-MOSFET N0 described above is shared by the second current mirror circuit and the third current mirror circuit. When the voltage supplied to the gate of the N-MOSFET N0 (output voltage of the comparison circuit CP) is not supplied to the gate of the MOSFET paired with the N-MOSFET N0, a current mirror circuit (second or third current mirror circuit) is formed. In this specification, it is described that the current mirror circuit is not operating because it does not operate. The first current mirror circuit includes the first switch circuit S1 and the second current mirror circuit includes the second switch circuit S2. However, the first and second switch circuits include the first switch circuit S1. The part not included may be regarded as the first and second current mirror circuits.
この実施の形態によれば、前記したＮ−ＭＯＳＦＥＴＮ３と並列にＮ−ＭＯＳＦＥＴＮ４が接続されている。また、Ｎ−ＭＯＳＦＥＴＮ４のゲートにバイアス電圧を供給する第３バイアス回路が、電圧ＶＣＣと回路の接地電圧との間に設けられている。この第３バイアス回路は、電流源回路Ｉｂｉａｓと、ダイオード接続されたＮ−ＭＯＳＦＥＴＮ５と、抵抗Ｒとを有し、この順番で電圧ＶＣＣと回路の接地電圧との間に直列接続されており、ダイオード接続されたＮ−ＭＯＳＦＥＴＮ５のドレインから、Ｎ−ＭＳＦＥＴＮ４のゲートへバイアス電圧が供給される。 According to this embodiment, the N-MOSFET N4 is connected in parallel with the N-MOSFET N3. A third bias circuit for supplying a bias voltage to the gate of the N-MOSFET N4 is provided between the voltage VCC and the circuit ground voltage. The third bias circuit includes a current source circuit Ibias, a diode-connected N-MOSFET N5, and a resistor R, which are connected in series between the voltage VCC and the circuit ground voltage in this order. A bias voltage is supplied from the drain of the connected N-MOSFET N5 to the gate of the N-MSFET N4.
前記した様に、Ｎ−ＭＯＳＦＥＴＮ０とＮ−ＭＯＳＦＥＴＮ１により第３カレントミラー回路が構成される。そのため、Ｎ−ＭＯＳＦＥＴＮ０とＮ−ＭＯＳＦＥＴＮ１のチャンネル長は同じ長さにされる。また、カレントミラー回路として動作させるときには、Ｎ−ＭＯＳＦＥＴＮ０のゲート・ソース間電圧Ｖｇｓ０とＮ−ＭＯＳＦＥＴＮ１のゲート・ソース間電圧Ｖｇｓ１は等しくなる。前述した様に基準電圧Ｖｉｎは、入力信号に従って変化する。例えば、内部基準電圧Ｖｉｎは、入力信号（ＡＤ変換回路のデイジタル入力信号）に従って、回路の接地電圧（０Ｖ）から電圧ＶＣＣ迄変化する。図１において、Ｎ−ＭＯＳＦＥＴＮ３を設けずに、Ｎ−ＭＯＳＦＥＴＮ１をダイオード接続のＰ−ＭＯＳＦＥＴＰ１に接続した場合、内部基準電圧Ｖｉｎが電圧ＶＣＣに近づくに従って、チャンネル長変調効果により、Ｎ−ＭＯＳＦＥＴＮ０のドレイン・ソース間電圧Ｖｄｓ０とＮ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｄｓ１との間の誤差が増加する。この実施の形態では、そのゲートがＮ−ＭＯＳＦＥＴＮ０のドレインに接続され、そのソースがＮ−ＭＯＳＦＥＴＮ１のドレインに接続されたＮ−ＭＯＳＦＥＴＮ３を設けられている。これにより、Ｎ−ＭＯＳＦＥＴＮ０のドレイン・ソース間電圧Ｖｄｓ０とＮ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｄｓ１との差が、Ｎ−ＭＯＳＦＥＴＮ１のゲート・ソース間電圧Ｖｇｓ１となる様に、Ｎ−ＭＯＳＦＥＴＮ１のドレインの電位（Ｎ−ＭＯＳＦＥＴＮ３のソース電位）が制御される。これにより、Ｎ−ＭＯＳＦＥＴＮ０を流れる電流とＮ−ＭＯＳＦＥＴＮ１を流れる電流との電流比の劣化を低減することが出来る。 As described above, the third current mirror circuit is configured by the N-MOSFET N0 and the N-MOSFET N1. Therefore, the channel lengths of the N-MOSFET N0 and the N-MOSFET N1 are the same. When operating as a current mirror circuit, the gate-source voltage Vgs0 of the N-MOSFET N0 is equal to the gate-source voltage Vgs1 of the N-MOSFET N1. As described above, the reference voltage Vin changes according to the input signal. For example, the internal reference voltage Vin changes from the circuit ground voltage (0 V) to the voltage VCC in accordance with an input signal (digital input signal of the AD conversion circuit). In FIG. 1, when the N-MOSFET N1 is connected to the diode-connected P-MOSFET P1 without providing the N-MOSFET N3, as the internal reference voltage Vin approaches the voltage VCC, the drain length of the N-MOSFET N0 is increased due to the channel length modulation effect. An error between the source voltage Vds0 and the drain-source voltage Vds1 of the N-MOSFET N1 increases. In this embodiment, there is provided an N-MOSFET N3 whose gate is connected to the drain of the N-MOSFET N0 and whose source is connected to the drain of the N-MOSFET N1. Thereby, the drain-source voltage Vds0 of the N-MOSFET N0 and the drain-source voltage Vds1 of the N-MOSFET N1 become the gate-source voltage Vgs1 of the N-MOSFET N1, so that the drain of the N-MOSFET N1 is drained. The potential (source potential of the N-MOSFET N3) is controlled. Thereby, deterioration of the current ratio between the current flowing through the N-MOSFET N0 and the current flowing through the N-MOSFET N1 can be reduced.
一方、基準電圧Ｖｉｎが、Ｎ−ＭＯＳＦＥＴＮ１のゲート・ソース間電圧以下に下がると、Ｎ−ＭＯＳＦＥＴＮ３を設けたことにより、Ｎ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｄｓ１が０Ｖに近づき、Ｎ−ＭＯＳＦＥＴＮ１が飽和し、電流が流れなくなることが生じる。この実施の形態では、Ｎ−ＭＯＳＦＥＴＮ１のドレイン・ソース電圧Ｖｄｓ１が、所定の値より小さくなるのを防ぐために、Ｎ−ＭＯＳＦＥＴＮ３と並列にＮ−ＭＯＳＦＥＴＮ４が設けられている。すなわち、Ｎ−ＭＯＳＦＥＴＮ１のドレイン・ソース間電圧Ｖｇｓ１が、所定の値よりも低下しようとしたとき、Ｎ−ＭＯＳＦＥＴＮ４のソース電圧により、ドレイン・ソース間電圧Ｖｇｓ１が低下するのを防ぐ様にしている。この実施の形態では、Ｎ−ＭＯＳＦＥＴＮ５、抵抗Ｒ及び電流源回路Ｉｂｉａｓを有するバイアス回路により、上記所定の値を定めている。すなわち、ダイオード接続されたＮ−ＭＯＳＦＥＴＮ５のドレイン・ソース電圧と抵抗Ｒで生じる電圧で、上記所定の値は決められる。特に制限されないが、Ｎ−ＭＯＳＦＥＴＮ５は、Ｎ−ＭＯＳＦＥＴＮ１と同様な特性を持つ様にされ、Ｎ−ＭＯＳＦＥＴＮ４は、Ｎ−ＭＯＳＦＥＴＮ３と同様な特性を持つ様にされる。これにより、Ｎ−ＭＯＳＦＥＴＮ１の特性を模擬したバイアス電圧が、バイアス回路（Ｎ−ＭＯＳＦＥＴＮ５、抵抗Ｒ及び電流源回路Ｉｂｉａｓ）により形成され、Ｎ−ＭＯＳＦＥＴＮ３の特性を、Ｎ−ＭＯＳＦＥＴＮ４で模擬することが可能となる。この様に、この実施の形態によれば、基準電位Ｖｉｎが低下した場合でも、Ｎ−ＭＯＳＦＥＴＮ０を流れる電流とＮ−ＭＯＳＦＥＴＮ１を流れる電流との電流比の劣化を低減することが出来る。 On the other hand, when the reference voltage Vin falls below the gate-source voltage of the N-MOSFET N1, the N-MOSFET N3 is provided, so that the drain-source voltage Vds1 of the N-MOSFET N1 approaches 0V and the N-MOSFET N1 is saturated. However, current may not flow. In this embodiment, in order to prevent the drain-source voltage Vds1 of the N-MOSFET N1 from becoming smaller than a predetermined value, an N-MOSFET N4 is provided in parallel with the N-MOSFET N3. That is, when the drain-source voltage Vgs1 of the N-MOSFET N1 is to be lowered below a predetermined value, the drain-source voltage Vgs1 is prevented from being lowered by the source voltage of the N-MOSFET N4. In this embodiment, the predetermined value is determined by a bias circuit having an N-MOSFET N5, a resistor R, and a current source circuit Ibias. That is, the predetermined value is determined by the drain-source voltage of the diode-connected N-MOSFET N5 and the voltage generated by the resistor R. Although not particularly limited, the N-MOSFET N5 has characteristics similar to those of the N-MOSFET N1, and the N-MOSFET N4 has characteristics similar to those of the N-MOSFET N3. Thus, a bias voltage simulating the characteristics of the N-MOSFET N1 is formed by the bias circuit (N-MOSFET N5, resistor R and current source circuit Ibias), and the characteristics of the N-MOSFET N3 can be simulated by the N-MOSFET N4. It becomes. Thus, according to this embodiment, even when the reference potential Vin is lowered, it is possible to reduce the deterioration of the current ratio between the current flowing through the N-MOSFET N0 and the current flowing through the N-MOSFET N1.
ソース電流を形成する電流増幅回路とシンク電流を形成する電流増幅回路とを、個々に設けることにより、基準電圧Ｖｉｎの変化に対するソース電流及びシンク電流のそれぞれが直線的に変化する様にすることは可能であるが、素子数が増加し、半導体集積回路装置のサイズが増大してしまう。この実施の形態によれば、共通の回路（比較回路ＣＰ、ＭＯＳＦＥＴＮ０）を用いながら、基準電圧Ｖｉｎの変化に対するソース電流及びシンク電流のそれぞれの変化の直線性を担保することが可能となり、サイズの増大を防ぐことが可能となる。 By individually providing a current amplifier circuit that forms a source current and a current amplifier circuit that forms a sink current, each of the source current and the sink current with respect to the change of the reference voltage Vin can be changed linearly. Although possible, the number of elements increases and the size of the semiconductor integrated circuit device increases. According to this embodiment, it becomes possible to ensure the linearity of each change of the source current and the sink current with respect to the change of the reference voltage Vin while using a common circuit (comparison circuit CP, MOSFET N0). It is possible to prevent the increase.
また、図１においては、Ｎ−ＭＯＳＦＥＴＮ４が、Ｎ−ＭＯＳＦＥＴＮ３と並列に接続された例が示されているが、並列に接続せずに、Ｎ−ＭＯＦＥＴＮ４のドレインには、所定の電圧が印加される様にしても良い。 Further, FIG. 1 shows an example in which the N-MOSFET N4 is connected in parallel with the N-MOSFET N3, but a predetermined voltage is applied to the drain of the N-MOFET N4 without being connected in parallel. You may make it.
なお、基準電圧Ｖｉｎが、ＶＣＣ近辺に上昇する場合の電流比の劣化の低減を図るために、Ｎ−ＭＯＳＦＥＴＮ３のみを設ける様にし、Ｎ−ＭＯＳＦＥＴＮ４及び第３バイアス回路は設けない様にしても勿論良い。 Of course, only the N-MOSFET N3 is provided and the N-MOSFET N4 and the third bias circuit are not provided in order to reduce the deterioration of the current ratio when the reference voltage Vin rises near VCC. good.
図１では、外部端子ＩＮは、抵抗Ｒ２を介して電源ＶＩＮに接続されている。この抵抗は、負荷の例として示して有るだけで、特に抵抗で有る必要はない。また、実施の形態では、内部基準電圧Ｖｉｎに従った値のシンク電流とソース電流を出力する電流増幅回路を例として説明したが、出力させる電流の値を減衰させる場合の回路も電流増幅回路の一例であり、また、増幅も減衰もしない回路も電流増幅回路の一例であると理解して頂きたい。 In FIG. 1, the external terminal IN is connected to the power supply VIN via a resistor R2. This resistor is only shown as an example of a load, and need not be a resistor. In the embodiment, the current amplification circuit that outputs the sink current and the source current having values according to the internal reference voltage Vin has been described as an example. However, the circuit for attenuating the value of the output current is also the current amplification circuit. It should be understood that a circuit that is an example and that neither amplifies nor attenuates is an example of a current amplifier circuit.
図３には、基準電圧Ｖｉｎと外部端子ＩＮにおける電流との関係が示されている。同図において、横軸は基準電圧Ｖｉｎを示し、縦軸は外部端子ＩＮにおける電流を示している。図３において、Ｐは、図１においてＭＯＳＦＥＴＮ３、Ｎ４、Ｎ５、抵抗Ｒ及び電流源回路Ｉｂｉａｓを設けずに、Ｎ−ＭＯＳＦＥＴＮ１のドレインをＰ−ＭＯＳＦＥＴＰ１のドレインに接続した場合の基準電圧Ｖｉｎの変化に対する外部端子ＩＮにおける電流の変化を示している。また、図３において、Ｉは、図１における基準電圧Ｖｉｎを変化させた場合の電流（外部端子ＩＮにおける）の変化を示している。同図から理解される様に、基準電圧Ｖｉｎを上昇させても、電流の直線性は改善されている。 FIG. 3 shows the relationship between the reference voltage Vin and the current at the external terminal IN. In the figure, the horizontal axis indicates the reference voltage Vin, and the vertical axis indicates the current at the external terminal IN. In FIG. 3, P represents a change in the reference voltage Vin when the drain of the N-MOSFET N1 is connected to the drain of the P-MOSFET P1 without providing the MOSFETs N3, N4, N5, the resistor R, and the current source circuit Ibias in FIG. A change in current at the external terminal IN is shown. In FIG. 3, I indicates a change in current (in the external terminal IN) when the reference voltage Vin in FIG. 1 is changed. As understood from the figure, the linearity of the current is improved even if the reference voltage Vin is increased.
図１では、ＭＯＳＦＥＴの基板ゲート（バックゲート）の接続先が明示されているＭＯＳＦＥＴと明示されていないＭＯＳＦＥＴとが、混在して示されている。図面が複雑になるために、混在させて示してあるが、Ｐ−ＭＯＳＦＥＴＰ４及びＰ３のそれぞれの基板ゲートは、電圧ＶＣＣに接続されていると理解して頂きたい。また、Ｎ−ＭＯＳＦＥＴＮ８、Ｎ６、Ｎ３及びＮ４のそれぞれの基板ゲートは、回路の接地電圧（０Ｖ）に接続され、Ｎ−ＭＯＳＦＥＴＮ５の基板ゲートは、そのソースに接続されているものと理解して頂きたい。 In FIG. 1, MOSFETs in which the connection destination of the substrate gate (back gate) of the MOSFET is clearly shown and MOSFETs that are not clearly shown are mixedly shown. Since the drawings are complicated, the substrate gates of the P-MOSFETs P4 and P3 are understood to be connected to the voltage VCC. Also, understand that the substrate gates of the N-MOSFETs N8, N6, N3, and N4 are connected to the circuit ground voltage (0V), and the substrate gate of the N-MOSFET N5 is connected to its source. I want.
≪実施の形態２≫
図２には、第２の実施の形態に係る半導体集積回路装置２の回路図が示されている。図１と同じ部分には同じ記号を付して、その説明は省略する。
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FIG. 2 shows a circuit diagram of a semiconductor integrated
第１の実施の形態においては、基準電流ＩｒがＮ−ＭＯＳＦＥＴＮ０を流れる様にしたのに対して、第２の実施の形態においては、基準電流ＩｒがＰ−ＭＯＳＦＥＴＰ０を流れる様にしている。このため、外部端子ＳＥＮは抵抗Ｒ１を介して回路の接地電圧に近い電圧ＶＥＥＮに接続される。 In the first embodiment, the reference current Ir flows through the N-MOSFET N0, whereas in the second embodiment, the reference current Ir flows through the P-MOSFET P0. For this reason, the external terminal SEN is connected to the voltage VEEN close to the circuit ground voltage via the resistor R1.
図２において、Ｐ−ＭＯＳＦＥＴＰＰ０は、図１のＮ−ＭＯＳＦＥＴＮ０と同じ機能を果たし、Ｐ−ＭＯＳＦＥＴＰＰ１、ＰＰ２、ＰＰ３、ＰＰ４、ＰＰ７は、図１のＮ−ＭＯＳＦＥＴＮ１、Ｎ５、Ｎ３、Ｎ４、Ｎ７に相当し、同じ機能を果たす。同様に、図２におけるＮ−ＭＯＳＦＥＴＮＮ１、ＮＮ２は、図１におけるＰ−ＭＯＳＦＥＴＰ１、Ｐ５に相当し、同じ機能を果たす。また、図２において、電流源回路ＩｂｉａｓＮは、図１の電流源回路Ｉｂｉａｓに相当し、同じ機能を果たす。図２において、スイッチ回路ＳＳ１、ＳＳ２は、図１のスイッチ回路Ｓ１、Ｓ２に相当し、同じ機能を果たす。図２に示した電流増幅回路の動作は、図１で説明した動作から理解されるであろう。 2, P-MOSFET PP0 performs the same function as N-MOSFET N0 in FIG. 1, and P-MOSFETs PP1, PP2, PP3, PP4, and PP7 correspond to N-MOSFETs N1, N5, N3, N4, and N7 in FIG. And perform the same function. Similarly, the N-MOSFETs NN1 and NN2 in FIG. 2 correspond to the P-MOSFETs P1 and P5 in FIG. 1 and perform the same function. In FIG. 2, a current source circuit IbiasN corresponds to the current source circuit Ibias of FIG. 1 and performs the same function. In FIG. 2, switch circuits SS1 and SS2 correspond to the switch circuits S1 and S2 of FIG. 1 and perform the same function. The operation of the current amplifier circuit shown in FIG. 2 will be understood from the operation described in FIG.
上述した各実施の形態では、トランジスタとしてＭＯＳＦＥＴを例に説明したが、ＭＯＳＦＥＴの替わりにバイポーラ型トランジスタを用いても良い。 In each of the above-described embodiments, the MOSFET is described as an example of the transistor. However, a bipolar transistor may be used instead of the MOSFET.
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.
１ 半導体集積回路装置
２ 半導体集積回路装置
Ｎ０〜Ｎ９ Ｎ−ＭＯＳＦＥＴ
Ｐ１〜Ｐ５ Ｐ−ＭＯＳＦＥＴ
ＩＶ 位相反転回路
ＣＰ 比較回路
ＩＮ 外部出力端子
Ｖｉｎ 内部基準電圧
DESCRIPTION OF
P1-P5 P-MOSFET
IV Phase inversion circuit CP Comparison circuit IN External output terminal Vin Internal reference voltage
Claims (8)
入力に従った第１電流を形成する第１バイアス回路と、
前記出力端子と第１電圧との間に接続された第１トランジスタと、前記第１電流に従った電圧を、制御信号に従って選択的に前記第１トランジスタへ供給する第１スイッチ回路とを有し、前記第１電流に比例した第２電流を前記出力端子に供給する第１カレントミラー回路と、
前記出力端子と第２電圧との間に接続された第２トランジスタと、前記第１電流に従った電圧を、前記制御信号に従って選択的に前記第２トランジスタへ供給する第２スイッチ回路とを有し、前記第１電流に比例した第３電流を前記出力端子に供給する第２カレントミラー回路と
を具備する半導体集積回路装置。 An output terminal;
A first bias circuit for forming a first current according to an input;
A first transistor connected between the output terminal and a first voltage; and a first switch circuit that selectively supplies a voltage according to the first current to the first transistor according to a control signal. A first current mirror circuit for supplying a second current proportional to the first current to the output terminal;
A second transistor connected between the output terminal and a second voltage; and a second switch circuit that selectively supplies a voltage according to the first current to the second transistor according to the control signal. And a second current mirror circuit for supplying a third current proportional to the first current to the output terminal.
前記第２カレントミラー回路は、前記第２スイッチ回路を介して前記第１電流に従った電圧が前記第２トランジスタに供給される請求項１に記載の半導体集積回路装置。 The first current mirror circuit includes a second bias circuit that applies a voltage according to the first current to the first transistor through the first switch circuit.
2. The semiconductor integrated circuit device according to claim 1, wherein the second current mirror circuit is supplied with a voltage according to the first current through the second switch circuit.
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