JP2014032986A

JP2014032986A - 半導体装置の製造方法

Info

Publication number: JP2014032986A
Application number: JP2012170811A
Authority: JP
Inventors: Katsuhiko Tanaka; 克彦田中
Original assignee: PS4 Luxco SARL
Current assignee: PS4 Luxco SARL
Priority date: 2012-08-01
Filing date: 2012-08-01
Publication date: 2014-02-20

Abstract

【課題】不純物元素を導入することなくＷ膜の結晶粒径を大きくし、電気抵抗を低下させる。
【解決手段】ジャン導体装置の製造方法は、チャンバー内に基板を導入し、前記チャンバー内をＷＦ_６ガスによりパージし、その後、ＳｉＨ_４ガスを前記チャンバー内に導入することなく、前記基板上にタングステン膜を形成することを特徴とする。
【選択図】図９

Description

本発明は、半導体装置の製造方法に関し、特に、タングステン膜の形成を含む半導体装置の製造方法に関する。

半導体装置の配線として、タングステン膜が使用されている。

関連する半導体装置の製造方法は、シリコン含有ガスを供給する工程と、タングステン含有ガスの供給とシリコンを含まない水素化合物の供給とを不活性ガスによるパージステップ及び真空引きステップを介在させて繰り返す工程と、を行って第１のタングステン膜を形成する工程を含む（例えば、特許文献１参照）。また、同方法は、タングステン含有ガスと還元性ガスとを同時に供給し、第２のタングステン膜を形成得る工程を含む。

特開２００７−９２９８号公報

関連する半導体装置の製造方法で使用されるシリコン含有ガスは、被処理体の表面状態を改善し、その後供給されるガスの吸着を良好にする。しかしながら、これは、数原始層ずつタングステン膜を形成する方法とも相まって、形成される第１のタングステン膜の結晶粒径を小さくし、その結果、電気抵抗を大きくしてしまうという問題点がある。

また、関連する半導体装置の製造方法で使用されるシリコンを含まない水素化合物は、ホウ素ＢやリンＰなどの不純物元素を含み、これら不純物元素が界面に残留して密着性を低下させるとともに、半導体基板内に拡散してデバイスの特性の悪影響を与える恐れもある。

本発明の一実施の形態に係る半導体装置の製造方法は、チャンバー内に基板を導入し、前記チャンバー内をＷＦ_６ガスによりパージし、その後、ＳｉＨ_４ガスを前記チャンバー内に導入することなく、前記基板上にタングステン膜を形成する、ことを特徴とする。

本発明によれば、タングステン膜の形成に先立って、チャンバー内をＷＦ_６ガスによりパージするようにしたことで、密着性良く、電気抵抗の低いタングステン膜を形成することができる。

本発明の一実施の形態に係る半導体装置の部分縦断面図である。図１の半導体装置の製造に利用されるコンタクトプラグの製造方法について説明するための図である。図２の工程に続く工程を説明するための図である。図３の工程に続く工程を説明するための図である。図４の工程に続く工程を説明するための図である。図５の工程に続く工程を説明するための図である。図６の工程に続く工程を説明するための図である。図７の工程に続く工程を説明するための図である。図１の半導体装置の製造に利用されるＷ膜の形成工程を説明するためのフローチャートである。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態に係る半導体装置１の部分縦断面図である。図示の半導体装置１は、埋め込みワード線及びシリンダー型キャパシタを含むＤＲＡＭ（Dynamic Random Access Memory）である。図１は、埋め込みワード線の延在方向（Ｙ方向）に直行する方向（Ｘ方向）に対して傾きを有する方向（Ｘ’方向）に沿った断面を示している。なお、本発明は、これに限らず他の構造を持つＤＲＡＭ、その他種々の半導体装置に適用可能である。

図示の半導体装置１は、多数のメモリセルが配列形成されるメモリセル領域２と、メモリセルへのアクセス制御等を行う周辺回路が形成される周辺回路領域３を有する。半導体基板１００には、これら２つの領域を電気的に分離し、また各領域内を複数の活性領域に分離する素子分離領域２００が形成されている。

メモリセル領域２には、Ｙ方向（概略紙面の表裏方向）に延在する埋め込みワード線３００が配置されている。埋め込みワード線３００は、ゲート絶縁膜３１１、バリア膜及びＷ（タングステン）膜３１２及びキャップ絶縁膜３１３を含む。

埋め込みワード線３００の一部は、半導体基板１００に形成された不純物拡散領域（ソース／ドレイン領域）とともにセルトランジスタ４を構成する。即ち、埋め込みワード線３００の一部は、セルトランジスタ４のゲート電極として機能する。

埋め込みワード線３００及び第１層間絶縁膜４００の上に、Ｘ方向に延在するビット線５００が配置されている。ビット線５００は、第２ポリシリコン膜５１２、Ｗ膜５１３、カバー絶縁膜５１４及びサイドウォール絶縁膜５１５を含む。

セルトランジスタ４のソース／ドレイン領域の一方は、ビットコンタクト５１１を介してビット線５００に電気的に接続される。ビット線５００を覆うように第２層間絶縁膜６００が配置されている。

セルトランジスタ４のソース／ドレイン領域の他方は、第１層間絶縁膜４００及び第２層間絶縁膜６００を貫通する容量コンタクト７００を介して、キャパシタ８００の下部電極８１１に電気的に接続されている。

周辺回路領域３では、素子分離領域２００で区画された各領域にビット線５５０が配置されている。ビット線５５０は、ゲート絶縁膜５０１、第１ポリシリコン膜５０２、第２ポリシリコン膜５１２、Ｗ膜５１３、カバー絶縁膜５１４及びサイドウォール絶縁膜５１５を含む。ビット線５５０を覆うように、第２層間絶縁膜６００が配置されている。

素子分離領域２００で区画された領域には、不純物拡散領域（ソース／ドレイン領域）が形成され、これら領域とビット線５５０とで、周辺トランジスタ５が構成される。

周辺トランジスタ５のソース／ドレイン領域は、第２層間絶縁膜６００を貫通する周辺コンタクト７５０を介して周辺配線７７０に電気的に接続される。周辺コンタクト７５０は、保護絶縁膜７６１とバリア膜及びＷ膜７６２を含む。

周辺配線７７０及び第２層間絶縁膜６００の上にストッパー膜７８０及び第３層間絶縁膜７９０が順に配置されている。

再び、メモリセル領域２を見ると、ストッパー膜７８０及び第３層間絶縁膜７９０を貫通して、下部電極８１１、容量絶縁膜８１２及び上部電極８１３を含むキャパシタ８００が配置されている。

キャパシタ８００及び第３層間絶縁膜７９０を覆うように、第４層間絶縁膜９００が配置される。第４層間絶縁膜９００を貫通し、上部電極８１３と配線９２０との間を接続する配線コンタクトが配置されている。また、第４層間絶縁膜９００、第３層間絶縁膜７９０及びストッパー膜７８０を貫通し、周辺配線７７０と配線９２０との間を接続する配線コンタクト９１０が配置されている。

配線９２０を覆うように、保護絶縁膜９３０が配置されている。

以上の構成において、本発明は、特に斜線ハッチングを施したＷ膜を含む部分の形成に関係する。即ち、埋め込みワード線３００、容量コンタクト７００及び周辺コンタクト７５０の形成に関係する。他の部分の形成に関しては、公知の材料及び方法が利用できるので、ここではその詳しい説明を省略する。

埋め込みワード線３００、容量コンタクト７００及び周辺コンタクト７５０の形成は、ほぼ同一の構成にて形成することができる。したがって、以下では半導体基板上に形成された層間絶縁膜を貫通するコンタクトプラグを形成する例について説明する。

まず、図２に示すように半導体基板（ウエハ）２０の上に層間絶縁膜２１を形成する。層間絶縁膜２１の形成は、公知の成膜方法を用いることができる。

次に、図３に示すように、層間絶縁膜２１を貫き、半導体基板２０に達するコンタクトホール２２を形成する。コンタクトホール２２の形成は、公知のフォトリソグラフィー法及びドライエッチング法を用いて行うことができる。

次に、図４に示すように、コンタクトホール２２の内面を覆うように、露出面全面にバリアメタル膜２３を形成する。バリアメタル膜２３として、ＴｉＮ膜やＴａＮ膜等の高融点窒化金属膜を用いることができ、その形成法としてスパッタ成膜法を用いることができる。また、バリアメタル膜２３として、タングステン系膜を用いることもできる。例えば、バリアＷ膜であれば指向性スパッタ法で、バリアＷＮ膜であれば指向性スパッタ法またはＡＬＤ（Atomic Layer Deposition）法で、バリアＷＳｉ_２であれば指向性スパッタ法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。

次に、図５に示すように、バリアメタル膜２３の上にＷ（タングステン）膜２４を形成し、コンタクトホール２２を埋め込む。

次に、図６に示すように、形成したＷ膜２４の表面をＳｉＨ_４ガスに曝し、その表面にシリコンを堆積させる。Ｗ膜２４の表面に堆積したシリコンは、Ｗ膜２４に含まれるフッ素と反応し、図７に示すようにフッ化シリコン膜２５を形成する。

その後、不要なＷ膜２４及びバリアメタル膜２３を除去し、コンタクトホール内にＷ膜２４及びバリアメタル膜２３からなるコンタクトプラグを残す。その際、フッ化シリコン膜２５も除去する。不要なＷ膜２４及びバリアメタル膜２３の除去は、コンタクトプラグの上面が層間絶縁膜の上面と一致するように行う。

以上のようにして、コンタクトプラグが形成される。

この後、図８に示すように、コンタクトプラグ２６に電気的に接続される配線２７やパッド等の形成や、その他の工程が行われる。

次に、Ｗ膜２４の形成について図９のフローチャートを参照してさらに詳細に説明する。

まず、バリアメタル膜２３の形成を終えたウエハをプロセスチャンバー内に導入し、ウエハを所定温度に加熱する（ステップＳ１）。バリアメタル膜２３の形成に引き続いて同一チャンバー内でＷ膜２４の形成を行うことも可能である。所定の温度は、３００〜４５０℃、例えば、４１０℃とする。

次に、チャンバー内をＡｒ（アルゴン）ガスでパージする（ステップＳ２）。圧力５〜１００Ｔｏｒｒ、例えば８０Ｔｏｒｒとし、１０〜３００秒、例えば、３０秒、Ａｒガスをチャンバー内に導入する。

次に、Ａｒガスの導入を引き続き行いつつ、ＷＦ_６ガスをチャンバー内に導入（先出し）する（ステップＳ３）。バリアメタル膜２３がＴｉＮ膜の場合、ＷＦ_６ガスの圧力を０．２〜６Ｔｏｒｒ、例えば、３．８Ｔｏｒｒとして、１０〜１２０秒、例えば、３０秒行う。また、バリアメタル膜がタングステン系膜の場合は、ＷＦ_６ガスの圧力を０．１〜４Ｔｏｒｒ、例えば、１Ｔｏｒｒとして、２０秒以下、例えば、３秒行う。ＷＦ_６ガスの導入によるバリアメタル膜２３へのアタッキング現象（フッ化作用によるバリアメタルのガス化や合金化（膨張やはがれ））が問題となるような場合には、バリアメタル膜２３としてタングステン系膜を用いることにより、ガス圧を低減し導入時間を短縮して、その影響を抑えることができる。

次に、Ｗ膜２４を成膜する（ステップＳ４）。Ｗ膜２４の成膜には、ＷＦ_６ガスと、シリコンを含まない還元剤、例えば、Ｈ_２ガスとを用いる。チャンバー内の圧力が、１〜１００Ｔｏｒｒとなるように、ＷＦ_６ガス及びＨ_２ガスに加え、Ａｒガスをチャンバー内に導入する。

具体的には、ＷＦ_６ガス、Ｈ_２ガス及びＡｒガスの圧力を、それぞれ、０．１〜６Ｔｏｒｒ，１〜５０Ｔｏｒｒ及び１〜５０Ｔｏｒｒとする。例えば、ＷＦ_６ガス、Ｈ_２ガス及びＡｒガスの圧力を、それぞれ、１Ｔｏｒｒ、９．４Ｔｏｒｒ及び９．６Ｔｏｒｒとして、チャンバー内の圧力を２０Ｔｏｒｒとする。

Ｗ膜２４の成膜時間（即ち、膜厚）は、コンタクトホール２２を完全に埋め込むように、コンタクトホール２２の径や深さに基づいて決定する。

所定の膜厚のＷ膜２４を成膜した後、ＷＦ_６ガスの導入を停止し、チャンバー内をＡｒガス及びＨ_２ガスでパージする（ステップＳ５）。

その後、Ａｒガス及びＨ_２ガスの導入圧力を調整し、これらに加えてＳｉＨ_４ガスをチャンバー内に導入する（ＳｉＨ_４ポストパージ：ステップＳ６）。具体的には、ＳｉＨ_４ガスとＨ_２ガスの圧力を、それぞれ、０．３〜２Ｔｏｒｒ及び１〜１０Ｔｏｒｒ、例えば、０．６Ｔｏｒｒ及び４Ｔｏｒｒとし、ガス導入を３〜２０秒、例えば、７秒行う。

この後、ＳｉＨ_４ガスの導入を停止し、チャンバー内をＡｒガス及びＨ_２ガスで十分な時間パージする（ステップＳ７）。その後、ガス導入を停止し、ウエハをチャンバー外へ搬出する（ステップＳ８）。

以上のようにして、Ｗ膜２４（及びフッ化シリコン膜２５）の形成が行われる。

なお、上記実施の形態では、一連の工程を単一のチャンバー内で行うこととしたが、各工程を異なるチャンバーやステージで行うようにしてもよい。この場合ウエハを大気や反応ガスに曝すことなくチャンバー間あるいはステージ間で移動させる必要がある。

本実施の形態では、Ｗ膜の成膜（ステップＳ４）を、ＳｉＨ_４ガスを用いずに行う。また、それ以前の工程においてもチャンバー内へのＳｉＨ_４ガス導入を行わない。これにより、形成されるＷ膜の結晶粒径を大きくし、電気抵抗を低下させることができる。

Ｗ膜の成膜をＳｉＨ_４ガスを用いて行った場合、あるいは、Ｗ膜の成膜以前にＳｉＨ_４ガスをチャンバー内に導入した場合には、ＳｉＨ_４ガスとＷＦ_６ガスとの反応性の高さ故に、Ｓｉを核とするＷ膜が、下地に依存することなくほぼ均一にかつ緻密に形成される。この場合、Ｗ膜の結晶粒径が小さくなり、Ｗ膜２４の電気抵抗は高くなる。これに対して本実施の形態では、上述したように、Ｗ膜の結晶粒径を大きくできるので、電気抵抗を低下させることができる。

一方、ＳｉＨ_４ガスを用いない場合には、Ｗ膜２４の成膜（インキュベーション）時間が長くなるおそれがある。これを回避するため、本実施の形態では、Ｗ膜２４の成膜に先立って、ＷＦ_６ガスの導入（ステップＳ３）を行う。これにより、メタルバリア膜２３の表面にＷ核の形成を行い、インキュベーション時間を短縮する。本実施の形態では、Ｗ核の形成に、ホウ素ＢやリンＰなどの不純物元素を含む水素化合物を用いないので、工程を簡略化でき、また、不純物元素が残留して素子の特性に悪影響を与えることもない。

また、本実施の形態では、Ｗ膜２４の成膜後にＳｉＨ_４ポストパージ（ステップＳ６）を行う。これにより、Ｗ膜２４に含まれるフッ素の濃度を低下させ、Ｗ膜２４の密着性の向上と電気抵抗の更なる低下を実現することができる。

以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変形変更が可能である。

例えば、上記実施の形態では、Ａｒガスを用いたが、これに代えて他の不活性ガスを用いてもよい。また、ステップＳ２のＡｒガスに代えて、Ｎ_２ガス又はＨ_２ガスを用いてもよい。さらに。ステップＳ３とステップＳ４との間で、Ａｒガス（及びＨ_２ガス）を用いてチャンバー内をパージしてもよい。ステップＳ５やＳ７では、Ｈ_２ガスを用いなくてもよい。

１半導体装置
２メモリセル領域
３周辺回路領域
４セルトランジスタ
１００半導体基板
２００素子分離領域
３００埋め込みワード線
３１１ゲート絶縁膜
３１２バリア膜及びＷ膜
３１３キャップ絶縁膜
４００第１層間絶縁膜
５００ビット線
５０１ゲート絶縁膜
５０２第１ポリシリコン膜
５１１ビットコンタクト
５１２第２ポリシリコン膜
５１３Ｗ膜
５１４カバー絶縁膜
５１５サイドウォール絶縁膜
５５０ビット線
６００第２層間絶縁膜
７００容量コンタクト
７５０周辺コンタクト
７６１保護絶縁膜
７６２バリア膜及びＷ膜
７７０周辺配線
７８０ストッパー膜
７９０第３層間絶縁膜
８００キャパシタ
８１１下部電極
８１２容量絶縁膜
８１３上部電極
９００第４層間絶縁膜
９１０配線コンタクト
９２０配線
９３０保護絶縁膜
２０半導体基板（ウエハ）
２１層間絶縁膜
２２コンタクトホール
２３バリアメタル膜
２４Ｗ（タングステン）膜
２５フッ化シリコン膜
２６コンタクトプラグ
２７配線

Claims

チャンバー内に基板を導入し、
前記チャンバー内をＷＦ_６ガスによりパージし、
その後、ＳｉＨ_４ガスを前記チャンバー内に導入することなく、前記基板上にタングステン膜を形成する、
ことを特徴とする半導体装置の製造方法。
前記タングステン膜形成後に、前記チャンバー内をＳｉＨ_４ガスによりパージする、ことを特徴する請求項１に記載の半導体装置の製造方法。
前記基板に予めタングステン系バリア膜を形成し、
その後、前記チャンバー内を前記ＷＦ_６ガスによりパージする、
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記タングステン膜の形成は、ＷＦ_６ガスとＨ_２ガスを用いて行われることを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
前記タングステン系バリア膜は、指向性スパッタ法を用いたＷ膜あるいはＷＮ膜あるいはＷＳｉ_２膜、ＡＬＤ法を用いたＷＮ膜。またはＣＶＤ法を用いたＷＳｉ_２膜であることを特徴とする請求項３に記載の半導体装置の製造方法。