JP2014028036A5 - - Google Patents

Description

上記目的は、
マイクロプロセッサを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記マイクロプロセッサは、ＣＰＵを少なくとも内蔵するマイクロプロセッサであり、
前記マイクロプロセッサは、ＲＯＭを少なくとも内蔵するマイクロプロセッサであり、
前記ＲＯＭは、第一のプログラムが少なくとも記憶されているＲＯＭであり、
前記ＲＯＭは、第二のプログラムが少なくとも記憶されているＲＯＭであり、
前記ＣＰＵは、複数種類のレジスタを少なくとも有するＣＰＵであり、
前記複数種類のレジスタのうちの少なくとも一つは、第一のレジスタであり、
前記複数種類のレジスタのうちの少なくとも一つは、第二のレジスタであり、
前記第二のレジスタは、フラグレジスタであり、
前記フラグレジスタは、複数のビットから構成されるレジスタであり、
前記複数のビットのうちの一つのビットは、第一のゼロフラグとして機能するビット（以下、「第一のビット」という。）であり、
前記複数のビットのうちの一つのビットは、第二のゼロフラグとして機能するビット（以下、「第二のビット」という。）であり、
前記ＣＰＵは、複数種類の命令を少なくとも実行可能であり、
前記複数種類の命令のうちの少なくとも一の命令は、第一の命令であり、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０である場合に、前記第一のゼロフラグおよび前記第二のゼロフラグ（以下、「２つのゼロフラグ」という。）をセットし、ジャンプ先にジャンプする動作を実行するように構成され、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、第二の命令を実行するように構成され、
前記第二の命令とは、前記第一の命令の次に実行されるようにプログラムされた命令のことである、
ことを特徴とする遊技台
によって達成される。

しかしながら、特許文献１記載の遊技台では、電源投入時の不正行為を有効に阻止することができるものの、マイクロプロセッサに関しては他の機能についても更なる改良が求められている。

本発明は、このような従来の問題点を解決するためになされたものであって、改良したマイクロプロセッサが搭載された遊技台を提供することを目的とする。

本発明によれば、改良したマイクロプロセッサが搭載された遊技台を実現できる。

ステップＳ８２３３では、コマンド設定送信処理を行い、各種のコマンド（例えば、ステップＳ８２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号）が第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は例えば１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、大当りラウンド数指定コマンド、復電コマンド、ＲＡＭクリアコマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。

ステップＳ１５２３３では、コマンド設定送信処理を行い、各種のコマンド（例えば、ステップＳ１５２３２のデバイス監視処理で特定異常があった場合は、特定異常を示す信号）が第１副制御部４００に送信される。なお、第１副制御部４００に送信する出力予定情報は例えば１６ビットで構成しており、ビット１５はストローブ情報（オンの場合、データをセットしていることを示す）、ビット１１〜１４はコマンド種別（本実施形態では、基本コマンド、図柄変動開始コマンド、図柄変動停止コマンド、入賞演出開始コマンド、終了演出開始コマンド、大当りラウンド数指定コマンド、復電コマンド、ＲＡＭクリアコマンドなどコマンドの種類を特定可能な情報）、ビット０〜１０はコマンドデータ（コマンド種別に対応する所定の情報）で構成している。

また、本発明の実施の形態に記載された作用および効果は、本発明から生じる最も好適な作用および効果を列挙したに過ぎず、本発明による作用および効果は、本発明の実施の形態に記載されたものに限定されるものではない。また、実施形態に記載した複数の構成のうち、１つの構成に記載している内容を、他の構成に適用することでより遊技の幅を広げられる場合がある。したがって、例えば、ＷＤＴに基づくリセットに関する記載において、ＷＤＴタイムアウト信号（ＷＤＴ起動信号）を指定エリア外走行禁止信号に読み替えて適用してもよい。
特許文献１記載の遊技台では、電源投入時の不正行為を有効に阻止することができるものの、他のタイミングや要因については更なる改良が求められている。
本発明は、このような従来の問題点を解決するためになされたものであって、安定した遊技制御をおこなうことができる遊技台を提供することを目的とする。
本発明に係る遊技台によれば、安定した遊技制御をおこなうことができる。

＜付記Ｒ＞
＜付記Ｒ１＞
ＣＰＵと、
遊技制御プログラムを少なくとも記憶するＲＯＭと、
を少なくとも内蔵するマイクロコンピュータを備えた遊技台であって、
前記遊技台は、ぱちんこ機またはスロットマシンであり、
前記ＣＰＵは、所定のフラグを少なくとも有するフラグレジスタを少なくとも有し、
前記ＣＰＵは、所定の命令を少なくとも実行可能であり、
前記遊技制御プログラムは、メイン処理と、タイマ割込によって起動される割込処理と、該割込処理の実行中に自身以外の処理から少なくとも呼び出される複数のサブ処理を少なくとも含み、
前記複数のサブ処理は、第一のサブ処理と第二のサブ処理を少なくとも含み、
前記所定の命令は、前記第二のサブ処理で少なくとも実行され、
前記所定の命令は、所定の移行条件が成立した場合には、該命令を実行した前記第二のサブ処理から前記第一のサブ処理に移行させることが可能で、かつ、所定の変化条件が成立した場合には、該命令の実行に基づいて前記所定のフラグをセットまたはクリアすることが少なくとも可能な命令であり、
前記ＣＰＵは、前記所定の命令の実行後の前記第一のサブ処理または前記第二のサブ処理において、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しない処理と、前記所定の命令以外の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照する処理を実行する、
ことを特徴とする遊技台。
＜付記Ｒ２＞
付記Ｒ１に記載の遊技台であって、
前記ＣＰＵは、前記フラグレジスタと所定のレジスタを少なくとも有し、
前記所定の移行条件が成立した場合とは、前記所定のレジスタが所定の条件を満たす場合である、
ことを特徴とする遊技台。
＜付記Ｒ３＞
付記Ｒ２に記載の遊技台であって、
前記所定の命令以外の命令には、算術論理演算命令が少なくとも含まれ、
前記所定の変化条件が成立した場合とは、前記所定のレジスタを用いた前記算術論理演算命令が実行されたときに、該算術論理演算命令の実行後の前記所定のレジスタが前記所定の条件を満たす場合であり、
前記所定の移行条件が成立した場合とは、前記所定のレジスタを用いた算術論理演算命令が実行されたときに、該算術論理演算命令の実行後の前記所定のレジスタが前記所定の条件を満たした結果、前記所定のフラグがセットまたはクリアされた場合である、
ことを特徴とする遊技台。
＜付記Ｒ４＞
付記Ｒ１〜Ｒ３のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しないで分岐先を決定する分岐処理と、前記所定の命令以外の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照して分岐先を決定する分岐処理を実行する、
ことを特徴とする遊技台。
＜付記Ｒ５＞
付記Ｒ１〜Ｒ４のいずれかに記載の遊技台であって、
前記ＣＰＵは、前記所定の命令の実行に基づいてセットまたはクリアされた前記所定のフラグを参照しない処理を行った後に、前記所定の命令以外の命令の実行に基づいて変化した前記所定のフラグを参照する処理を続けて行う、
ことを特徴とする遊技台。
＜付記Ｒ６＞
付記Ｒ１〜Ｒ５のいずれかに記載の遊技台であって、
前記第二のサブ処理は、前記第一のサブ処理から呼び出される処理である、
ことを特徴とする遊技台。
＜付記Ｒ７＞
付記Ｒ１〜Ｒ６のいずれかに記載の遊技台であって、
前記所定のフラグは、ゼロフラグである、
ことを特徴とする遊技台。
＜付記Ｒ８＞
マイクロプロセッサ（例えば、マイクロプロセッサ３０００（図７５））を備えた遊技台であって、
前記遊技台は、ぱちんこ機（例えば、パチンコ機１００）またはスロットマシン（例えば、スロットマシン１１００）であり、
前記マイクロプロセッサは、ＣＰＵ（例えば、ＣＰＵ３０４）を少なくとも内蔵するマイクロプロセッサであり、
前記マイクロプロセッサは、ＲＯＭ（例えば、内蔵ＲＯＭ３０６）を少なくとも内蔵するマイクロプロセッサであり、
前記ＲＯＭは、第一のプログラム（例えば、主制御部メイン処理（図１０））が少なくとも記憶されているＲＯＭであり、
前記ＲＯＭは、第二のプログラム（例えば、主制御部タイマ割込処理（図１４））が少なくとも記憶されているＲＯＭであり、
前記ＣＰＵは、複数種類のレジスタ（例えば、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの各汎用レジスタ）を少なくとも有するＣＰＵであり、
前記複数種類のレジスタのうちの少なくとも一つは、第一のレジスタ（例えば、Ａレジスタ）であり、
前記複数種類のレジスタのうちの少なくとも一つは、第二のレジスタ（例えば、Ｆレジスタ）であり、
前記第二のレジスタは、フラグレジスタであり、
前記フラグレジスタは、複数のビットから構成されるレジスタであり、
前記複数のビットのうちの一つのビットは、第一のゼロフラグ（例えば、Ｚフラグ）として機能するビット（以下、「第一のビット」という。）であり、
前記複数のビットのうちの一つのビットは、第二のゼロフラグ（例えば、ＳＺフラグ）として機能するビット（以下、「第二のビット」という。）であり、
前記ＣＰＵは、複数種類の命令を少なくとも実行可能であり、
前記複数種類の命令のうちの少なくとも一の命令は、第一の命令（例えば、第２特殊命令、「ＣＰＪＲＺ Ａ，ｅ」命令（図４２））であり、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０である場合に、前記第一のゼロフラグおよび前記第二のゼロフラグ（以下、「２つのゼロフラグ」という。）をセットし、ジャンプ先にジャンプする動作を実行するように構成され（例えば、段落「０３１９」、「０３２１」、図４２（ｂ）参照）、
前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、第二の命令（例えば、図４３〜図４６の処理Ｙの先頭の命令）を実行するように構成され（例えば、段落「０３１９」、「０３２１」、図４２（ｂ）参照）、
前記第二の命令とは、前記第一の命令の次に実行されるようにプログラムされた命令のことである、
ことを特徴とする遊技台。
＜付記Ｒ９＞
付記Ｒ８に記載の遊技台であって、
前記第一のビットと前記第二のビットは、前記複数のビットのうちの別のビット（例えば、ビット６とビット５）である、
ことを特徴とする遊技台。
＜付記Ｒ１０＞
付記Ｒ８またはＲ９に記載の遊技台であって、
前記第一のプログラムは、第一の処理（例えば、第一のモジュール（図４５））のプログラムであり、
前記第二のプログラムは、第二の処理（例えば、第二のモジュール（図４５））のプログラムであり、
前記第二の処理は、前記第一の処理から呼び出され、該第一の処理に復帰する処理であり、
前記第二の処理は、前記第一の処理における前記第一の命令が実行されたことによって呼び出された場合に、該第一の命令によってセットされた前記２つのゼロフラグを参照する処理を含まない（例えば、図４５のＣＰＪＲ命令と処理Ｚ参照）、
ことを特徴とする遊技台。
＜付記Ｒ１１＞
付記Ｒ１０に記載の遊技台であって、
前記ＲＯＭは、第三のプログラムが少なくとも記憶されているＲＯＭであり、
前記第三のプログラムは、第三の処理のプログラムであり、
前記第三の処理は、前記第一の処理から呼び出され、該第一の処理に復帰する処理であり、
前記第三の処理は、前記第一の処理における前記第一の命令が実行されたことによって呼び出された場合に、該第一の命令によってセットされた前記２つのゼロフラグのうちの少なくとも一方のゼロフラグを参照する処理を含む（例えば、図４６の処理Ｖ参照）、
ことを特徴とする遊技台。
＜付記Ｒ１２＞
付記Ｒ８乃至Ｒ１１のいずれか一項に記載の遊技台であって、
前記複数種類のレジスタのうちの少なくとも一つは、第三のレジスタ（例えば、Ｈレジスタ）であり、
前記第一のレジスタは、８ビットレジスタであり、
前記第三のレジスタは、８ビットレジスタであり、
前記複数種類の命令のうちの少なくとも一の命令は、第三の命令（例えば、「ＤＥＣ Ａ」（１６ビットＡＤＤ命令・１６ビットＩＮＣ命令・１６ビットＤＥＣ命令を除く算術演算命令（図１６３の上段のテーブル参照））、段落「１２５４」参照）であり、
前記複数種類の命令のうちの少なくとも一の命令は、第四の命令（例えば、「ＬＤ Ａ，Ｈ」（「ＬＤ Ａ，Ｉ」命令、「ＬＤ Ａ，Ｒ」命令を除くロード命令（図１６３の中段のテーブル参照）））であり、
前記第三の命令は、前記第一のレジスタの値に１を減算した結果を該第一のレジスタに格納する命令であり（例えば、「ＤＥＣ Ａ」）、
前記第四の命令は、前記第三のレジスタの値を前記第一のレジスタに格納する命令であり（例えば、「ＬＤ Ａ，Ｈ」）、
前記ＣＰＵは、前記第三の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であることを条件に、前記第一のゼロフラグをセットし（例えば、図１６３の上段のテーブル参照）、
前記ＣＰＵは、前記第三の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であることを条件に、前記第二のゼロフラグをセットし（例えば、図１６３の上段のテーブル参照）、
前記ＣＰＵは、前記第四の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であっても、前記第一のゼロフラグを変化させず（例えば、図１６３の中段のテーブル参照）、
前記ＣＰＵは、前記第四の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であることを条件に、前記第二のゼロフラグをセットする（例えば、図１６３の中段のテーブル参照）、
ことを特徴とする遊技台。
＜付記Ｒ１３＞
付記Ｒ１２に記載の遊技台であって、
前記複数種類のレジスタのうちの少なくとも一つは、第四のレジスタ（例えば、Ｌレジスタ）であり、
前記第四のレジスタは、８ビットレジスタであり、
前記第三のレジスタと前記第四のレジスタによってペアレジスタ（例えば、ＨＬレジスタ）が構成され、
前記複数種類の命令のうちの少なくとも一の命令は、第五の命令（例えば、「ＤＥＣ ＨＬ」、１６ビットＤＥＣ命令（図１６３の中段のテーブル参照））であり、
前記第五の命令は、前記ペアレジスタの値に１を減算した結果を該ペアレジスタに格納する命令であり（例えば、図１６３の中段のテーブル参照）、
前記ＣＰＵは、前記第五の命令を受け付けた場合に、前記ペアレジスタに格納された値が０であっても、前記第一のゼロフラグを変化させず（例えば、図１６３の中段のテーブル参照）、
前記ＣＰＵは、前記第五の命令を受け付けた場合に、前記ペアレジスタに格納された値が０であることを条件に、前記第二のゼロフラグをセットする（例えば、図１６３の中段のテーブル参照）、
ことを特徴とする遊技台。
＜付記Ｒ１４＞
付記Ｒ８乃至Ｒ１３のいずれか一項に記載の遊技台であって、
前記第一のレジスタは、アキュームレータ（例えば、Ａレジスタ）である、
ことを特徴とする遊技台。
＜付記Ｒ１５＞
付記Ｒ８乃至Ｒ１４のいずれか一項に記載の遊技台であって、
主制御手段（例えば、主制御部３００）と、
払出制御手段（例えば、払出制御部６００）と、を備え、
前記主制御手段は、前記払出制御手段に対して少なくともコマンド信号を少なくとも送信可能であり（例えば、ステップＳ２３３のコマンド設定送信処理）、
前記マイクロプロセッサは、前記主制御手段および前記払出制御手段のうちの少なくとも一方に設けられている（例えば、段落「１０３８」参照）、
ことを特徴とする遊技台。

Claims (8)

1. マイクロプロセッサを備えた遊技台であって、
   前記遊技台は、ぱちんこ機またはスロットマシンであり、
   前記マイクロプロセッサは、ＣＰＵを少なくとも内蔵するマイクロプロセッサであり、
   前記マイクロプロセッサは、ＲＯＭを少なくとも内蔵するマイクロプロセッサであり、
   前記ＲＯＭは、第一のプログラムが少なくとも記憶されているＲＯＭであり、
   前記ＲＯＭは、第二のプログラムが少なくとも記憶されているＲＯＭであり、
   前記ＣＰＵは、複数種類のレジスタを少なくとも有するＣＰＵであり、
   前記複数種類のレジスタのうちの少なくとも一つは、第一のレジスタであり、
   前記複数種類のレジスタのうちの少なくとも一つは、第二のレジスタであり、
   前記第二のレジスタは、フラグレジスタであり、
   前記フラグレジスタは、複数のビットから構成されるレジスタであり、
   前記複数のビットのうちの一つのビットは、第一のゼロフラグとして機能するビット（以下、「第一のビット」という。）であり、
   前記複数のビットのうちの一つのビットは、第二のゼロフラグとして機能するビット（以下、「第二のビット」という。）であり、
   前記ＣＰＵは、複数種類の命令を少なくとも実行可能であり、
   前記複数種類の命令のうちの少なくとも一の命令は、第一の命令であり、
   前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０である場合に、前記第一のゼロフラグおよび前記第二のゼロフラグ（以下、「２つのゼロフラグ」という。）をセットし、ジャンプ先にジャンプする動作を実行するように構成され、
   前記ＣＰＵは、前記第一の命令を受け付けた場合に、前記第一のレジスタの値が０ではない場合に、前記２つのゼロフラグをクリアし、第二の命令を実行するように構成され、
   前記第二の命令とは、前記第一の命令の次に実行されるようにプログラムされた命令のことである、
   ことを特徴とする遊技台。
2. 請求項１に記載の遊技台であって、
   前記第一のビットと前記第二のビットは、前記複数のビットのうちの別のビットである、
   ことを特徴とする遊技台。
3. 請求項１または２に記載の遊技台であって、
   前記第一のプログラムは、第一の処理のプログラムであり、
   前記第二のプログラムは、第二の処理のプログラムであり、
   前記第二の処理は、前記第一の処理から呼び出され、該第一の処理に復帰する処理であり、
   前記第二の処理は、前記第一の処理における前記第一の命令が実行されたことによって呼び出された場合に、該第一の命令によってセットされた前記２つのゼロフラグを参照する処理を含まない、
   ことを特徴とする遊技台。
4. 請求項３に記載の遊技台であって、
   前記ＲＯＭは、第三のプログラムが少なくとも記憶されているＲＯＭであり、
   前記第三のプログラムは、第三の処理のプログラムであり、
   前記第三の処理は、前記第一の処理から呼び出され、該第一の処理に復帰する処理であり、
   前記第三の処理は、前記第一の処理における前記第一の命令が実行されたことによって呼び出された場合に、該第一の命令によってセットされた前記２つのゼロフラグのうちの少なくとも一方のゼロフラグを参照する処理を含む、
   ことを特徴とする遊技台。
5. 請求項１乃至４のいずれか一項に記載の遊技台であって、
   前記複数種類のレジスタのうちの少なくとも一つは、第三のレジスタであり、
   前記第一のレジスタは、８ビットレジスタであり、
   前記第三のレジスタは、８ビットレジスタであり、
   前記複数種類の命令のうちの少なくとも一の命令は、第三の命令であり、
   前記複数種類の命令のうちの少なくとも一の命令は、第四の命令であり、
   前記第三の命令は、前記第一のレジスタの値に１を減算した結果を該第一のレジスタに格納する命令であり、
   前記第四の命令は、前記第三のレジスタの値を前記第一のレジスタに格納する命令であり、
   前記ＣＰＵは、前記第三の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であることを条件に、前記第一のゼロフラグをセットし、
   前記ＣＰＵは、前記第三の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であることを条件に、前記第二のゼロフラグをセットし、
   前記ＣＰＵは、前記第四の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であっても、前記第一のゼロフラグを変化させず、
   前記ＣＰＵは、前記第四の命令を受け付けた場合に、前記第一のレジスタに格納された値が０であることを条件に、前記第二のゼロフラグをセットする、
   ことを特徴とする遊技台。
6. 請求項５に記載の遊技台であって、
   前記複数種類のレジスタのうちの少なくとも一つは、第四のレジスタであり、
   前記第四のレジスタは、８ビットレジスタであり、
   前記第三のレジスタと前記第四のレジスタによってペアレジスタが構成され、
   前記複数種類の命令のうちの少なくとも一の命令は、第五の命令であり、
   前記第五の命令は、前記ペアレジスタの値に１を減算した結果を該ペアレジスタに格納する命令であり、
   前記ＣＰＵは、前記第五の命令を受け付けた場合に、前記ペアレジスタに格納された値が０であっても、前記第一のゼロフラグを変化させず、
   前記ＣＰＵは、前記第五の命令を受け付けた場合に、前記ペアレジスタに格納された値が０であることを条件に、前記第二のゼロフラグをセットする、
   ことを特徴とする遊技台。
7. 請求項１乃至６のいずれか一項に記載の遊技台であって、
   前記第一のレジスタは、アキュームレータである、
   ことを特徴とする遊技台。
8. 請求項１乃至７のいずれか一項に記載の遊技台であって、
   主制御手段と、
   払出制御手段と、を備え、
   前記主制御手段は、前記払出制御手段に対して少なくともコマンド信号を少なくとも送信可能であり、
   前記マイクロプロセッサは、前記主制御手段および前記払出制御手段のうちの少なくとも一方に設けられている、
   ことを特徴とする遊技台。