JP2014017771A - 光電変換装置および撮像システム - Google Patents

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Abstract

【課題】 光電変換装置を駆動するための駆動信号を供給する回路で過渡的な消費電力が増大することが懸念された。
【解決手段】 各々が画素アレイの列に対応して設けられ、画素に基づく信号をデジタル信号に変換するA/D変換部を含む複数の信号処理部と、を有する光電変換装置において、光電変換装置は、さらに複数の信号処理部の出力端子が接続されたブロック出力線と、入力端子がブロック出力線と接続されたブロック出力部と、を各々が含む複数の組と、複数のブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、駆動信号伝送部は、駆動信号が、一のブロック出力部および別のブロック出力部に対して、互いに異なるタイミングで供給する。
【選択図】 図1

Description

本発明は光電変換装置に関し、特に、画素アレイの列に対応して信号処理回路を備える光電変換装置に関する。
画素が行列状に配列された画素アレイの各列、あるいは複数列につき信号処理回路を設けて、並列に信号処理を行う撮像装置が一般に知られている。
特許文献1には、画素アレイの各列に設けられた信号処理装置として、A/D変換部とその変換結果を保持するメモリを備え、複数のメモリをブロックとしてブロック毎にブロック出力線を持つ撮像装置が記載されている。ブロック出力線に現れたデジタル信号は、同期化回路によりクロック信号に同期して後段へと伝達される。
また、駆動信号を供給する方法として、バッファ回路をツリー状に接続したバッファ回路ツリー構成が一般的に知られている。
特開2010−147684号公報
特許文献1には、信号処理回路や同期化回路を駆動するための信号が、どのように供給されるのかについては記載がない。仮に、特許文献1に記載された撮像装置において、バッファ回路ツリー構成を用いて駆動信号を供給すると、同時に動作するバッファ回路の数が増大し、過渡的な消費電流が増大することが懸念される。過渡的な消費電流が増大すると、撮像装置の電源ラインのインピーダンスによる電圧の変動が大きくなることで、撮像装置の動作余裕範囲が狭くなることや、ノイズ量が増大することが懸念される。
本発明は、上記問題を解決することを目的とする。
本発明の一つの側面は、行列状に配列された複数の画素を含む画素アレイと、各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するA/D変換部を含む複数の信号処理部と、を有する光電変換装置であって、前記光電変換装置は、さらに前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、前記駆動信号伝送部は、一の前記ブロック出力部および別の前記ブロック出力部に対して、前記駆動信号を互いに異なるタイミングで供給することを特徴とする光電変換装置である。
本発明の別の側面は、行列状に配列された複数の画素を含む画素アレイと、各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するA/D変換部を含む複数の信号処理部と、を有する光電変換装置であって、前記光電変換装置は、さらに前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、前記駆動信号伝送部は、互いに直列に接続された複数のバッファ回路を含む第1のバッファ回路群を有し、前記複数のバッファ回路の各々は、前記組に対応して設けられ、前記バッファ回路の出力は、対応する前記組の前記信号処理部に与えられることを特徴とする光電変換装置である。
本発明によれば、過渡的な消費電流の増大を抑制できる。
実施例1に係る光電変換装置の構成を示すブロック図である。 実施例1に係る光電変換装置の動作を示すタイミング図である。 実施例2に係る光電変換装置の構成を示すブロック図である。 実施例3に係る光電変換装置の構成を示すブロック図である。 実施例4に係る光電変換装置の構成を示すブロック図である。 実施例5に係る撮像装置の構成を示すブロック図である。
(実施例1)
図面を参照しながら、本実施例の説明を行う。
図1は、光電変換装置1の構成例を示すブロック図である。光電変換装置1は、画素アレイPA、複数の信号処理部102n、複数のブロック出力部103n、駆動信号伝送部104、および行選択部105を含む(nは1以上の整数)。以下では、複数の同じ要素を説明する際にnを付すか末尾の一桁を省略する。つまり、信号処理部であれば、102nと表記するか、102と表記する。
画素アレイPAは、行列状に配列された複数の画素101を含み、各列に信号線SLが設けられている。画素101は、行選択部105から与えられる制御信号により選択状態になると、対応する信号線SLに信号を出力する。本実施例では、行選択部105が、画素アレイPAに含まれる画素101を行を単位として選択する構成例を示している。また、行選択部105が1行の画素に対して供給する制御信号は2以上あることが一般的であるが、簡略化のために、図1では1本の線で示している。
信号処理部102nは、画素アレイPAの列に対応して設けられ、信号線SLに現れた信号をデジタル信号に変換するA/D変換部を含む。信号処理部102は、ノイズ低減回路や信号増幅する増幅器を有しても良く、その場合には、画素101から出力された信号からノイズの低減を行った上で信号を増幅した信号をA/D変換部に入力すると、S/N比が高いデジタル信号を得ることができる。ノイズ低減回路の一例として、CDS(Correlated Double Sampling)回路が挙げられる。また、増幅器の例として、演算増幅器やソースフォロワ回路、ソース接地回路が挙げられる。また、信号処理部102nはA/D変換部から出力されたデジタル信号を保持するメモリ部Mnを含んでもよい。
次に、ブロック出力部103nについて説明する。図1においては、4個の信号処理部102につきブロック出力線と1個のブロック出力部が設けられている。すなわち、4個の信号処理部102を一つのブロックとして、各ブロックに対してブロック出力部103nが設けられている。ブロック出力線BLnには、信号処理部102nからの出力が与えられ、ブロック出力線はブロック出力部の入力端子に接続される。ブロック出力部103nは、信号選択部106n、同期化回路107n、及び列選択部108nを含む。図1は、ブロック出力部103nが、ブロック出力線BLnに出力されたデジタル信号をバッファ回路するバッファ回路部103nをさらに有する構成を示している。信号選択部106nは、ブロック出力線BLnに出力されたデジタル信号を同期化回路107nに伝達する。同期化回路107nは、後述する駆動信号と同期して、デジタル信号を別のブロックの信号選択部106nに伝達する。信号選択部106nは、その信号選択部106nと同一のブロックのブロック信号線BLに出力された信号と、別のブロックの同期化回路107(n+1)から出力された信号とのいずれかを選択的に、同一のブロックの同期化回路107nに出力する。すなわち、図1においては、同期化回路107nがデジタル信号処理部109と接続されたブロックを除いては、各ブロック信号線BLに出力された信号は、別のブロックの信号選択部106および同期化回路107を介してデジタル信号処理部109へと伝達される。列選択部108nは、信号処理部102に対して制御信号を供給し、デジタル信号をブロック信号線BLnに出力させる。列選択部108nは、例えばデコーダやシフトレジスタである。
駆動信号伝送部104は、駆動信号生成部DSGと、第1および第2のバッファ回路群としてのバッファ回路群BG1、BG2を含む。バッファ回路群BG1およびBG2は、それぞれ直列に接続された複数のバッファ回路を含むバッファ回路群を有する。図1は、直列に接続された複数のバッファ回路の組を2個備える構成を例示している。バッファ回路群BG1は、バッファ回路1121、1122、・・・、112nを有し、バッファ回路群BG2は、バッファ回路1131、1132、・・・、113nを有する。
バッファ回路群BG1が伝達する駆動信号DS1は、同期化回路107nおよびバッファ回路112nに与えられる。同期化回路107nは、駆動信号DS1に同期して信号を次段、すなわち別のブロックの信号選択部106(n−1)またはデジタル信号処理部109に信号を出力する。バッファ回路112nは、次段のバッファ回路および別のブロックの同期化回路107(n+1)に駆動信号DS1を供給する。図1に示す構成では、隣接するブロックの同期化回路107nおよび列選択部108nは、バッファ回路112nによる遅延だけずれたタイミングで駆動される。
バッファ回路群BG2が伝達する駆動信号DS2は、各ブロックの列選択部108nに与えられる。列選択部108nは、駆動信号DS2に同期してアクティブ状態になる。つまり、駆動信号DS2に同期してアクティブになった列選択部108nのうち、アクティブにする駆動信号DS1が与えられた列選択部108nは、列選択信号を信号処理部102nに供給する。これにより、当該列選択部108nと対応付けられたブロックのブロック出力部103nは、デジタル信号を別のブロックの信号選択部106またはデジタル信号処理部109へと出力する。
駆動信号伝送部104は、少なくとも隣接するブロック出力部103が異なるタイミングで動作するように駆動信号を供給する。図1に示すように、バッファ回路群を用いる場合、バッファ回路群を構成する各バッファ回路の特性が揃えば、ブロック同士で一定の位相差をつけて動作させることが可能となる。これにより、従来懸念された過渡的な消費電流の増大ならびにノイズの抑制が可能となる。
続いて、図2を参照しながら本実施例にかかる動作を説明する。図2は、図1において左からp番目の同期化回路107pと、q番目の同期化回路107qと、同期化回路107pに対応する列選択部108pと、同期化回路107qに対応する列選択部108qと、の動作タイミングを表すタイミング図である(p、qは、p<qを満たす自然数)。
信号P1は、図1におけるバッファ回路群BG1のノードN1に伝達される駆動信号DS1を表す。信号P2およびP3も同様に、それぞれノードN2およびN3に対応する。本実施例において、駆動信号DS1は、周期的なクロック信号であるとする。
図2には示さないが、各列選択部108p、108qは、少なくとも信号を出力する期間は、バッファ回路群BG2を介して与えられる駆動信号DS2によって、アクティブになっている。
BLpおよびBLqは、それぞれ左からp番目およびq番目のブロックのブロック信号線BLに、信号処理部102から出力されるデータを表す。
出力信号OpおよびOqは、それぞれp番目およびq番目のブロックの同期化回路107から出力される信号を表す。出力信号OpおよびOqについて、黒いデータは、無効データである。白いデータの上に付した符号は、そのデータが、いずれのブロック信号線から出力されたものであるのかを示す。
p=1、q=2である場合を説明する。図1から明らかなように、隣接するブロックの同期化回路及び列選択部108に供給される駆動信号DS1は、バッファ回路112を介して伝達される。このため、左から1番目のブロックに対して2番目のブロックに供給される駆動信号DS1は、バッファ回路112で生じる遅延ΔTだけ位相がずれる。1番目のブロックに対応する列選択部1081は、信号P2に同期して動作する一方、1番目のブロックに対応する同期化回路1071は、信号P1に同期して動作する。また、2番目のブロックに対応する列選択部1082は、信号P3に同期して、2番目のブロックに対応する同期化回路1072は信号P2に同期して動作する。
1番目のブロックの列選択部1081は、信号P2に同期して動作するため、1番目のブロックのブロック信号線BL1に対しては信号P2に同期したタイミングでデータが出力される。そして、1番目のブロックの同期化回路1071は、信号P1に同期するため、信号P2に同期してブロック信号線BL1に出力されたデータが信号P2に同期してデジタル信号処理部109へと出力される。
同様にして、2番目のブロックの列選択部1082は、信号P3に同期して動作するため、2番目のブロックのブロック信号線BL2に対しては信号P3に同期したタイミングでデータが出力される。そして、2番目のブロックの同期化回路1072は、信号P2に同期するため、信号P3に同期してブロック信号線BL2に出力されたデータが信号P2に同期して信号選択部1061へと出力される。図2の期間A1の間に、信号選択部1061は不図示の制御信号を受けて、ブロック信号線BL1に換えて、同期化回路1072の出力を同期化回路1071に出力するように切り替えられる。これにより、ブロック信号線BL2に出力されたデータは、信号P1に同期して、同期化回路1071から出力される(Op)。
上述のように動作させると、同期化回路1071から出力されたデータは、周期的に無効データを含んだデータとなる。無効データは、二つの異なるブロック信号線から出力されたデータの間に生じる。言い換えると、複数のブロックから出力されるデータは、位相が遅延するものの、それぞれのブロック内での位相関係は保つことができる。したがって、同期化回路107nや列選択部108nの駆動信号と、信号処理部102から出力されるデータの位相管理が容易になる。また、駆動信号がバッファ回路群によって遅延するために、回路の動作タイミングが異なるブロック間でずらすことが可能となる。この結果、過渡的な消費電流の低減、ならびに電源変動に起因するノイズの低減が可能となる。
図1では、駆動信号生成部DSGから出力された駆動信号DS1が、直接同期化回路1071に与えられる構成を示したが、駆動信号生成部DSGとノードN1との間にバッファ回路を設けても良い。逆に、駆動信号DS2は、バッファ回路1131を介して列選択部1081に与えられる構成を示したが、駆動信号生成部DSGから出力された駆動信号DS2が直接列選択部1081に与えられる構成でも良い。
(実施例2)
図面を参照しながら本発明に係る別の実施例を説明する。実施例1との相違点を中心に説明する。
図3は、本実施例に係る光電変換装置の構成を示すブロック図である。実施例1と同じ機能を備える要素には同じ符号を付している。図1に示した光電変換装置では、各ブロック信号線に対して同期化回路107nを設けていた。
これに対して、本実施例に係る光電変換装置は、複数のブロック信号線に対して1個の同期化回路を設ける点で、実施例1とは異なる。
本実施例に係る構成は、同じ駆動信号で駆動されるブロックが複数あり、同じ駆動信号で駆動される複数のブロックにつき一つの同期化回路が設けられている、と言い換えることができる。
本実施例の構成によれば、ブロック信号線を短くできるので、信号処理部102が駆動する負荷を低減でき、実施例1の構成よりも動作を高速化できる。
(実施例3)
図面を参照しながら、本発明に係る別の実施例を説明する。実施例1との相違点を中心に説明する。
図4は、本実施例に係る光電変換装置の構成を示すブロック図である。列選択部108は、例えばデコーダである。駆動信号伝送部104は、同期化回路107を駆動するクロック信号と、列選択部108を選択するアドレスデータとを供給する。駆動信号供給部は、複数のバッファ回路112nが直列に接続された、クロック信号を伝送するバッファ回路群BG1に加えて、バッファ回路113nとアドレスデータ同期化回路401とが交互に接続された、アドレスデータを伝送するバッファ回路群BG3を備える。アドレスデータ同期化回路401は、バッファ回路113nから与えられたアドレスデータを、バッファ回路群BG1で伝送されるクロック信号に同期させて、次段のバッファ回路113(n+1)に供給する。本実施例においては、バッファ回路群BG3が、第2のバッファ回路群として機能する。
本実施例によれば、アドレスデータの伝送を、同期化回路107を駆動する信号に同期させるアドレスデータ同期化回路401を導入することにより、ブロック間、並びにブロック内での位相管理を容易にすることができる。
(実施例4)
図面を参照しながら、本発明に係る別の実施例を説明する。実施例1との相違点を中心に説明する。
図5は、本実施例に係る光電変換装置の構成を示すブロック図である。信号選択部106nを持たない点で、本実施例は実施例1と異なる。ブロック出力線BLnに出力された信号は、同期化回路107nを介して別のブロック出力線と接続される。
この構成によれば、ブロック出力線BLnが、同期化回路107n間を接続する配線として兼用されるので、光電変換装置の小面積化に有利である。
(実施例5)
図面を参照しながら、本発明に係る実施例を説明する。
図6は、本実施例に係る撮像システムの構成を示すブロック図である。
撮像システム1000は、例えば、光学部1010、撮像装置1001、映像信号処理回路部1030、記録・通信部1040、タイミング制御回路部1050、システムコントロール回路部1060、および再生・表示部1070を含む。撮像装置1001は、先述の各実施形態で説明した光電変換装置が用いられる。
レンズなどの光学系である光学部は1010、被写体からの光を撮像装置1001の、複数の画素が2次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置1001は、タイミング制御回路部1050からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
撮像装置1001から出力された信号は、映像信号処理部である映像信号処理回路部1030に入力され、映像信号処理回路部1030が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部1040に送られる。記録・通信部1040は、画像を形成するための信号を再生・表示部1070に送り、再生・表示部1070に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部1030からの信号を受けて、システムコントロール回路部1060とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
システムコントロール回路部1060は、撮像システムの動作を統括的に制御するものであり、光学部1010、タイミング制御回路部1050、記録・通信部1040、および再生・表示部1070の駆動を制御する。また、システムコントロール回路部1060は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部1060は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
タイミング制御回路部1050は、制御部であるシステムコントロール回路部1060による制御に基づいて撮像装置1001および映像信号処理回路部1030の駆動タイミングを制御する。
(その他)
以上で説明した各実施例は、本発明を実施するための例示的なものに過ぎず、本発明の思想を変更しない限りにおいて、実施例の一部を変更したり、実施例同士を組み合わせたりすることができる。
101 画素
102 信号処理部
ADC A/D変換部
104 駆動信号伝送部
106 信号選択部
BG バッファ回路群
BL ブロック出力線
DSG 駆動信号生成部

Claims (9)

  1. 行列状に配列された複数の画素を含む画素アレイと、
    各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するA/D変換部を含む複数の信号処理部と、を有する光電変換装置であって、
    前記光電変換装置は、さらに
    前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、
    複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、
    前記駆動信号伝送部は、一の前記ブロック出力部および別の前記ブロック出力部に対して、駆動信号を互いに異なるタイミングで供給すること
    を特徴とする光電変換装置。
  2. 前記駆動信号伝送部は、互いに直列に接続された複数のバッファ回路を含む第1のバッファ回路群を有し、
    前記複数のバッファ回路の各々は、前記組に対応して設けられ、
    前記バッファ回路の出力は、対応する前記組の前記信号処理部に与えられること
    を特徴とする請求項1に記載の光電変換装置。
  3. 行列状に配列された複数の画素を含む画素アレイと、
    各々が前記画素アレイの列に対応して設けられ、前記画素に基づく信号をデジタル信号に変換するA/D変換部を含む複数の信号処理部と、を有する光電変換装置であって、
    前記光電変換装置は、さらに
    前記複数の信号処理部の一部の複数の信号処理部と、前記一部の複数の信号処理部の出力を受けるブロック出力部と、を各々が含む複数の組と、
    複数の前記ブロック出力部を駆動する駆動信号を伝送する駆動信号伝送部と、を有し、
    前記駆動信号伝送部は、互いに直列に接続された複数のバッファ回路を含む第1のバッファ回路群を有し、
    前記複数のバッファ回路の各々は、前記組に対応して設けられ、
    前記バッファ回路の出力は、対応する前記組の前記信号処理部に与えられること
    を特徴とする光電変換装置。
  4. 前記駆動信号伝送部は、さらに第2のバッファ回路群を有し、
    前記第2のバッファ回路群は複数のバッファ回路および同期化回路を含み、
    前記同期化回路は、前記第2のバッファ回路群に含まれるバッファ回路の出力を、前記第1のバッファ回路群に含まれるバッファ回路の出力に同期して出力させること
    を特徴とする請求項2または3に記載の光電変換装置。
  5. 各々が、前記組に対応して設けられ、対応する前記組に含まれる複数の前記信号処理部を選択する複数の列選択部を有し、
    前記複数の列選択部の各々は、前記第2のバッファ回路群に含まれるバッファ回路から供給される信号が与えられること
    を特徴とする請求項4に記載の光電変換装置。
  6. 前記ブロック出力部は、対応する前記一部の複数の信号処理部が出力した信号または、別の前記ブロック出力部が出力した信号を出力することを特徴とする請求項1〜5のいずれかに記載の光電変換装置。
  7. 前記ブロック出力部は、前記駆動信号に同期して信号を出力することを特徴とする請求項1〜6のいずれかに記載の光電変換装置。
  8. 前記信号処理部は、前記A/D変換部から出力されたデジタル信号を保持するメモリ部と、
    前記メモリ部を選択する選択部と、をさらに有すること
    を特徴とする請求項1〜7のいずれかに記載の光電変換装置。
  9. 請求項1〜8のいずれかに記載の光電変換装置と、
    前記複数の画素に像を形成する光学系と、
    前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
    を特徴とする撮像システム。
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