JP2013541852A5

JP2013541852A5 -

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Publication number: JP2013541852A5
Application number: JP2013537075A
Authority: JP
Filing date: 2011-10-27
Publication date: 2014-05-08

Description

好適には，積層セラミック部品は，導線を介して電気接続できるように構成する。積層セラミック部品は，特に導線を設けた構成とすることができる。積層セラミック部品は，例えば導線として構成した導電接続部を備えることができる。好適には，これら導電接続部は，はんだ付け又は溶接により接続接点に導電接続されているため，積層セラミック部品は導電接続を介して外部から電気的に接触可能とされている。導電接続部は金属，例えば銅又はニッケルを含有する接続導線として構成することができる。これらの接続導線は，直径を異ならせることが可能である。更に，これら導電接続部は，いわゆるリードフレームとして構成してもよい。積層セラミック部品は，表面実装法（SMD）又はフリップチップ実装法以外の方法で実装できるように構成することが可能である。

Claims

積層セラミック部品であって，
・複数のセラミック層（102, 103, 104）を含む積層体（101）と，
・第１接続接点（105）及び第２接続接点（106）と，
・積層体（101）における２つのセラミック層（102, 103; 103, 104）の間にそれぞれ配置されている第１内部電極（107）及び第２内部電極（108）と，
・第１接続接点（105）を第１内部電極（107）に電気接触させるための第１ビア電極（109），及び第２接続接点（106）を第２内部電極（108）に電気接触させるための第２ビア電極（110）と，
を備え、
導線を設けた部品として構成され、
前記導線により外部から電気的に接触可能である、
積層セラミック部品。
請求項１に記載の積層セラミック部品であって，第１接続接点（105）が積層体の第１表面（113）に，また第２接続接点（106）は第１表面に対向する第２表面（114）に配置され，更に，これら接続接点（105, 106）の面積はそれぞれが配置されている表面（113,114）よりも小さい積層セラミック部品。
請求項１に記載の積層セラミック部品であって，第１接続接点（105）及び第２接続接点（106）は，積層体における同一の表面（113）に配置され，また，両接続接点（105, 106）の面積が当該表面（113）よりも小さい積層セラミック部品。
請求項１〜３の何れか一項に記載の積層セラミック部品であって，積層方向における内部電極（107, 108）の投影面積が積層体（101）の投影面積よりも小さい積層セラミック部品。
請求項１〜４の何れか一項に記載の積層セラミック部品であって，内部電極（107, 108）は互いに対向する２つの主表面において，それぞれ１つのセラミック層（102, 103, 104）に接触している積層セラミック部品。
請求項１〜５の何れか一項に記載の積層セラミック部品であって，第３内部電極を更に備えている積層セラミック部品。
請求項１〜６の何れか一項に記載の積層セラミック部品であって，サーミスタとして構成されている積層セラミック部品。
請求項１〜７の何れか一項に記載の積層セラミック部品であって，前記接続接点（105,106）の１つに接続している，少なくとも１本の接続導線（119）を備えている積層セラミック部品。
積層セラミック部品の製造方法であって，
少なくとも１層の第１セラミック層（102）を準備するステップと，
該少なくとも１層の第１セラミック層（102）に第１内部電極（107）を設けるステップと，
該第１内部電極（107）に少なくとも１層の第２セラミック層（103）を設けるステップと，
該少なくとも１層の第２セラミック層（103）に第２内部電極（108）を設けるステップと，
該第２内部電極（108）に少なくとも１層の第３セラミック層（104）を設けるステップと，
前記第１内部電極（107）まで達する第１ビア電極（109）を形成するステップと，
前記第２内部電極（108）まで達する第２ビア電極（110）を形成するステップと，
第１ビア電極（109）及び第２ビア電極（110）に対して接続接点（105，106）を１個ずつ配置し，かつ，前記内部電極（107，108）をそれぞれ電気接触可能とするステップと，
導線を設け、前記積層セラミック部品を、前記導線により外部から電気的に接触可能とするステップと，
を含む方法。
請求項９に記載の方法であって，
前記第１ビア電極（109）を，少なくとも１層の第１セラミック層（102）を貫通して前記第１内部電極（107）まで達するよう形成するステップと，
前記第２ビア電極（110）を，少なくとも１層の第３セラミック層（104）を貫通して前記第２内部電極（108）まで達するよう形成するステップと，
を含む方法。
請求項９又は１０に記載の方法であって，前記ビア電極（109, 110）を形成するステップは，
前記セラミック層（102, 104）に打ち抜き加工を施して切欠を設けるステップと，
前記切欠を導電材料で充填するステップと，
を更に含む方法。
請求項９〜１１の何れか一項に記載の方法であって，前記接続接点（105, 106）を配置した後，前記積層セラミック部品の所定の特性に応じて積層体（101）の一部（116）を取り除くステップを含む方法。