JP2013541034A - バックプレーンデバイス - Google Patents

Abstract

本発明は、光源マトリクス（１２）用のバックプレーンデバイス（１６）に関する。光源（Ｄｉ，５００）は、ＬＥＤ又はＯＬＥＤであることが好ましい。バックプレーンデバイス（１６）の画素回路（２０、３２、３４、３６）は、光源（Ｄｉ，５００）を制御する光源マトリクス（１２）の光源（Ｄｉ，５００）に割り当てられる。１つの光源（Ｄｉ，５００）及び１つの画素回路（２０、３２、３４、３６）は、画素（Ｐｘｙ，１４）を構成する。光源マトリクス（１２）の画素（Ｐｘｙ，１４）は、画素特性に従って分類される。光源（Ｄｉ，５００）をｏｎ及び／又はｏｆｆする順序は、画素特性に依存し、必ずしもバックプレーンデバイス（１６）上の画素（Ｐｘｙ，１４）の場所に依存しない。光源（Ｄｉ，５００）に印加されている電流（Ｉ＿ａｎａｌｏｇ）は、少なくとも１つのドライバによって制御される。少なくとも１つのドライバは、少なくとも１つの画素（Ｐｘｙ，１４）に電気的に接続可能である。少なくとも１つのドライバは、画素（Ｐｘｙ，１４）の画素回路（２０、３２、３４、３６）に属していない。
【選択図】図１

Description

本発明は、光源アレイ又は光源マトリクス用のバックプレーンデバイス及び光源アレイ又は光源マトリクス用のバックプレーンを駆動する方法に関する。特に、本発明は、２次元又は３次元の情報、画像及びシーン、映像系列を表示するのに適したディスプレイに対して使用可能なＬＥＤ（発光ダイオード）又はＯＬＥＤ（有機発光ダイオード）である光源のアレイ又はマトリクスを有するバックプレーンデバイスに関する。ＬＥＤ又はＯＬＥＤである光源のアレイ又はマトリクスを備えたバックプレーンデバイスは、例えば、本明細書に参考として取り入れられている国際公開第２００６／０６６９１９号Ａ１パンフレットにおいて開示されているように、特に、ホログラムディスプレイの応用例に適用されてもよい。特に、仮想観察者ウィンドウ（ＶＯＷ）が１人以上の観察者に対して時系列に生成されなければならないため、このような応用例に対して高フレームレートが必要である。本発明に係るバックプレーンデバイスは、立体ディスプレイ又は裸眼立体ディスプレイにおいて、３次元の情報、画像及びシーン、映像系列を表示するのに適したディスプレイにも適用可能である。

ＯＬＥＤは、テレビ画面、コンピュータモニタ、移動電話及びＰＤＡなどの小型ポータブルシステム画面、腕時計、広告、案内及び指示に使用される。それらは、比較的に開発の初期段階にあるため、一般に、点光源として使用するために同様に設計された無機固体ベースのＬＥＤより単位面積当たりの発光量が少ない。

ＯＬＥＤは、バックライトなしで機能するため、深い黒レベルを表示でき、確立された液晶ディスプレイより薄く、且つ、軽い。同様に、暗い部屋などの低い周辺光の条件において、ＯＬＥＤ画面は、冷陰極蛍光灯を使用するＬＣＤ画面や更に最近開発されたＬＥＤバックライトよりも高いコントラスト比を実現することができる。

ＯＬＥＤディスプレイは、パッシブマトリクスアドレッシング方式又はアクティブマトリクスアドレッシング方式を使用することができる。アクティブマトリクスＯＬＥＤ（ＡＭＯＬＥＤ）は、各画素をｏｎ又はｏｆｆするために薄膜トランジスタバックプレーンを必要とし、更なる高解像度及び大型のディスプレイを可能にする。特に、本発明は、ＡＭＯＬＥＤバックプレーンデバイス、例えば、特に、ＯＬＥＤのアレイ又はマトリクスを駆動及び／又は制御する電気回路網に関する。

動作中、電圧は、陽極が陰極に対して正となるようにＯＬＥＤの両端子間に印加される。電子が陰極において有機層の最低空軌道（ＬＵＭＯ）に注入され、且つ、陽極において最高被占軌道（ＨＯＭＯ）から取り出される時、電子の電流はデバイスを陰極から陽極に流れる。この後者の処理は、ＨＯＭＯへの電子孔の注入として更に説明されてもよい。静電力は電子及び正孔を互いに対して引き寄せ、再結合して励起し、電子及び正孔の結合状態を形成する。有機半導体において、一般に、正孔は電子より移動するため、これは発光層により近接して発生する。この励起状態が崩壊する結果、周波数が可視領域にある放射線の放射を伴う電子のエネルギーレベルが緩和する。この放射線の周波数は、材料のバンドギャップ、ここでは、ＨＯＭＯとＬＵＭＯとのエネルギーの差に依存する。

ＴＶなどの高解像度ディスプレイの場合、画素を適切に駆動するためにＴＦＴバックプレーンが必要である。現在、市販のＡＭＯＬＥＤディスプレイに対して、低温ポリシリコンＬＴＰＳ−ＴＦＴが使用されている。ディスプレイにおいて、ＬＴＰＳ−ＴＦＴの性能にばらつきがあるため、種々の補償回路が開発されている。ＬＴＰＳに対して使用されたエキシマレーザのサイズが制限されるため、ＡＭＯＬＥＤのサイズは制限される。パネルサイズに関連した問題に対処するため、アモルファスシリコン／微晶質シリコンバックプレーンが大型ディスプレイプロトタイプデモンストレーションにより報告されている。

ＴＦＴバックプレーン技術は、フレキシブルＡＭＯＬＥＤディスプレイの製造のために非常に重要な技術である。今日、２つの主なＴＦＴバックプレーン技術（ポリシリコン（ポリ−Ｓｉ）及びアモルファスシリコン（ａ−Ｓｉ））がＡＭＯＬＥＤに使用されている。これらの技術は、フレキシブルＡＭＯＬＥＤディスプレイを製造するための軟質プラスチック基板上に低温（＜１５０℃）で必要なアクティブマトリクスバックプレーンを直接製造する可能性を与える。

次に、パッシブマトリクスＯＬＥＤディスプレイは、例えば、移動電話において使用されている。従来のパッシブマトリクスアドレッシングはディスプレイの製造を容易にするが、行の数は数百に限定される。ＯＬＥＤはアドレス指定されている場合にのみｏｎであるため、平均輝度レベルを得るために高ピーク電流が必要である。行線抵抗、列線抵抗及び種々のＯＬＥＤ電気特性は、ディスプレイの輝度、サイズ、形式及び効率を制限する。しかしながら、非常に情報量の多いディスプレイの場合、これらの手法のコストは非常に高くなる可能性が高い。

薄膜トランジスタ（ＴＦＴ）アクティブマトリクスバックプレーンは、実質的に、ディスプレイのコンテンツ、サイズ、形式、輝度及び効率の制限を除去できる。大画面高解像度ＡＭＯＬＥＤ ＴＦＴディスプレイは、アクティブマトリクスＴＦＴバックプレーンとともに実証されている。例えば、現在までに実証された最大のＡＭＯＬＥＤディスプレイのうちの１つは、ピーク輝度（＞５００ｃｄ／ｍ^２）、効率＞２０ｃｄ／Ａ ＮＴＳＣ白の２０インチ型ダイアゴナルＨＤＴＶ形式を実現するために、ａ−Ｓｉ ＴＦＴバックプレーンを使用する。当初、ＴＦＴアクティブマトリクスバックプレーンは、大型、且つ、高解像度の液晶ディスプレイ（ＬＣＤ）を製造するために開発された。画素回路は、単純に、記憶コンデンサ及び画素ＬＣ電極に接続されたＴＦＴから構成される。使用された液晶材料のインピーダンスは、屈折率が変化する時に印加された電圧の関数として値が変動するコンデンサのインピーダンスである。ＴＦＴ性能は、行時間内の記憶コンデンサ電圧及びＬＣ電圧を安定させるのに十分である。画素ＴＦＴがｏｎで実行する時間の割合は、非常に低い（〜０．１−１％）。印加されたデータ電圧及びＬＣ電圧は、フレームからフレームに極性を交番し、ＬＣでのイオンプレーティングによる画像焼付を回避する。交流データ電圧及び低いデューティファクタｏｎ時間は、ＡＭＬＣＤにおける長い動作寿命のための閾値電圧などのトランジスタ特性を安定させる傾向がある。

ＴＦＴと一様にＯＬＥＤを駆動することは、液晶を駆動するより困難である。その主な理由は、（１）ＯＬＥＤの電流に依存した輝度、（２）ハイゲートドレイン間容量（Ｃｇｄ）及びゲートソース間容量（Ｃｇｓ）を含む大きなＴＦＴ寸法、及び、（３）閾値電圧及び移動度のばらつきである。駆動ＴＦＴは、フレーム時間の大部分にわたって定電流を提供してＯＬＥＤを所望の輝度レベルまで効率的に駆動すべきである。画素領域は、ＴＦＴの数及びＴＦＴ相互コンダクタンスに正比例する幅を制限する。その結果、ＴＦＴ相互コンダクタンスを駆動するＯＬＥＤが制限される。低温ポリシリコン（ＬＴＰＳ）の電子移動度（μ）は、アモルファスシリコン（ａ−Ｓｉ）の電子移動度（μ）よりも一桁から二桁大きい。その結果、ＬＴＰＳ ＴＦＴの幅はより狭くなる可能性があり、更なる誤り補正のために、画素領域において、より多くのＴＦＴを考慮する可能性を伴う。また、ＬＴＰＳ ＴＦＴオン抵抗が更に低くてもよく、より適切な電力効率動作が得られる。ハイゲート容量の結果、ＴＦＴ ｏｎ／ｏｆｆスイッチングによって大きな電圧オフセットが作成できる。従って、オフセット補正が必要である。ＯＬＥＤ特性は、駆動電流によって生じた温度上昇とともに変化する。この結果、前の状態に依存する輝度が得られる。Ｖｔ（閾値−電圧）及び電子移動度μの画素間のばらつきは、望ましくない輝度のばらつきを増加する。ＬＴＰＳを用いる場合、粒度及び境界のばらつきのために、初期のＶｔ及び移動度のばらつきが存在する。これに対して、殆どのａ−Ｓｉ処理において、初期のＶｔ及びμは、バックプレーン内で一様である。時間に関連した電気的ストレスによって大きなＶｔのばらつきが生じてもよいが、一般に、移動度における偏差は殆どない。最適化されたＡＣ端子電圧は、時間に関連した電気的ストレスのばらつきを最小限にするのに役立つ。

単純な画素回路を用いてＴＦＴのばらつきの影響を最小限にするために、種々の技術が採用されている。例えば、ＡＭＯＬＥＤディスプレイの使用をビデオに限定することによって、全ての画素が同一の電気的ストレスの作用を受けることを保証できる。ある方法において、階調画像を取得するために、ビットは、バイナリ加重タイミングでアレイに連続的に書き込まれる。これには特注のフレームバッファが必要である。別の方法において、バイナリデータビットは、個々のサブ画素ＯＬＥＤを駆動するために復号化される。より低いコストの解決方法は、アナログデータを画素回路に送出し、且つ、ＴＦＴを駆動するＯＬＥＤにおけるＶｔ及び電子移動度μのばらつきを補正する駆動方法を有することである。その固有のより低い製造コストのために、ＯＬＥＤを駆動するａ−Ｓｉバックプレーンは重要である。より低いコストを重視することによって、より単純な駆動方法とともに、より単純な電圧−データ回路が更に必要となる。

従って、本発明の目的は、特に、より簡単な駆動方法を提供する際に、上述の少なくとも１つの欠点を克服することである。

上述の問題は、光源マトリクス用のバックプレーンデバイスによって解決される。光源は、ＬＥＤ又はＯＬＥＤを含んでもよい。バックプレーンデバイスの画素回路は、光源を制御する光源マトリクスの光源に割り当てられる。１つの光源及び１つの画素回路は、画素を構成する。光源マトリクスの画素又は光源マトリクスのクラスタの画素は、画素特性に従って分類される。光源をｏｎ及び／又はｏｆｆする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源に印加される電流は、少なくとも１つのドライバによって制御される。少なくとも１つのドライバは、少なくとも１つの画素に電気的に接続可能であり、画素の画素回路に属していない。

本発明に係る光源マトリクスは、特に、予め決定可能な方法で、特に、規則的なアレイで配列されている光源の２次元マトリクスであってよい。また、本発明に係る光源マトリクスは、光源の１次元マトリクス又はアレイであってよい。「電流特性」という用語の本明細書における意味は、ある特定の期間中で一定の電流値を含むが、ある特定の期間中で可変であってもよい電流機能として理解される。本発明に対して「画素値を画素に割り当てる」という用語は、特に、電流が画素の電極に印加される結果、電流が画素の光源を流れることであると理解される。そのような画素値により、光源マトリクスの画素は、本発明に従ってバックプレーンによって操作される光源マトリクスの種類に依存して、例えば、輝度値又は色値を示す。

バックプレーンデバイスの単一の画素がその後行単位で、且つ、アドレス指定された行内で同時に又は画素単位でアドレス指定されるアクティブマトリクスバックプレーンなどの従来技術のバックプレーンデバイスの画素アドレッシング方式の代わりに、本発明は、全く異なる画素アドレッシング方式を使用する。光源マトリクスの画素又は光源マトリクスのクラスタの画素は、画素特性に従って分類される。そのような画素特性は、例えば、画素に割り当てられる画素値、換言すれば、画素の輝度であってもよい。画素特性の他の例を以下に挙げる。光源をｏｎ及び／又はｏｆｆする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源マトリクスで表示される情報又は画像に依存して、光源マトリクスの単一の画素を、行単位及び画素単位ではなく、ランダムアクセス方式でアドレス指定、或いは、起動及び／又は停止できる。特に、アクティブマトリクスバックプレーン及び光源としてＯＬＥＤを含む従来技術に係る光源マトリクスにおいて、単一の光源に印加される電流の値は、通常、この単一の光源の画素の回路にアナログ値として格納される。しかしながら、画素回路のこの部分は、電流がその画素の光源を流れるように制御することを担っている画素のドライバ部分として考えられてもよい。本発明のバックプレーンデバイスは、光源に印加される電流が少なくとも１つの画素に電気的に接続可能であるが画素の画素回路に属していない少なくとも１つのドライバによって制御される手法とは異なる。従って、画素の画素回路は、あまり複雑でなく、アナログ信号を格納するように構成される必要はない。画素の画素回路は、その画素の光源を流れる電流の量を制御することを担っているドライバ部分を含まない。従って、画素アドレッシングは、画素特性、例えば、画素に割り当てられる画素値に依存しており、画素に割り当てられる画素値に依存して、例えば、１つの画素において小電流の画素値及び次の画素において最大電圧が２つのクロックサイクル内で割り当てられなければならない従来技術のシステムにおいて使用されている一般的なアナログ線上で非常に高い周波数を有することを防止する。本発明は、より低い周波数でより小さな電流値の変化を含むアナログ線に適用されている電流特性又は流れ関数を得ることを試みている。これは、例えば、電流特性としてのランプ関数をアナログ線に適用することで実現されてもよい。そして、単一の画素は、アナログ線に適用されている電流特性、特に、アナログ線に適用されている実際の電流値に依存してアドレス指定される。換言すれば、特定の画素は、この特定の画素に割り当てられる画素値に対応する電流特性の電流値がアナログ線上に適用される時にアドレス指定される。従って、アナログ線に適用される高周波数電流特性（少なくとも画素クロック範囲に対して）を阻止でき、やや平滑な、或いは、より低い周波数電流特性がアナログ線に適用される。そのために、アナログ線に適用される画素特性に依存して画素をアドレス指定する必要があり、それにより、ランダムアクセスに類似した画素アドレッシングとなる。この結果、高周波数信号が画素回路のアドレッシング線に適用される可能性が最も高い。しかしながら、これは、より高い電流又は電圧を印加できるアナログ線回路ではなく、同一の（低）電圧のデジタル信号が適用されるデジタルアドレッシング回路に関する。

高解像度ディスプレイの場合、高い画素開口率を有するために、より小さなトランジスタ及び線構造サイズを有することが有用である。これにより、考えられる最大駆動電流が減少する。これに反して、最新のディスプレイは、線の数が増加するにもかかわらず、フレームレートを維持するためのより高速な伝送時間を実現するためのより大きな電流を必要とする。トランジスタ構造サイズを減少することにより、トランジスタゲート容量も減少する。より小さなゲート容量により、より高いトランジスタスイッチング周波数、より低い電圧レベル及びより小さい電流が可能になるため、本発明は、より小さな構造サイズから利益を得る。より低い電圧及びより小さい電流により、最新の実現例と比較して電力損が減少する。

画素に割り当てられる画素値は、画素の光源に印加される電流に依存してもよい。電流値が高いほど、画素の光源は明るくなる。また、更に、画素に割り当てられる画素値は、電流が画素の光源に印加される持続期間に依存してもよい。例えば、全ての画素に対して平均イネーブルメント持続期間がある場合、そのイネーブルメント持続期間が全ての画素に対する平均イネーブルメント持続期間よりも短くなるように画素を制御することによって、より低い画素値を、この画素に割り当てることができる。この画素のイネーブルメント持続期間が短いほど、この画素はより低い画素値を示す。そのような全ての画素に対する平均イネーブルメント持続期間の後に空白の時間がある場合、そのイネーブルメント持続期間が全ての画素に対する平均イネーブルメント持続期間よりも長く、且つ、空白の時間にまで拡張するようにこの画素を制御することによって、より高い画素値を画素に割り当てることができる。

光源、特に、ＯＬＥＤは、閾値又はフラックス電圧を含んでもよい。そのような光源の閾値を画素特性として考えてもよい。従って、本発明の好適な実施形態において、及び、特定の画素特性の分類として、光源マトリクスの全ての光源の閾値が測定され（例えば、光源マトリクスの生成中の初期の校正ステップにおいて）、光源の閾値は、最も低い（最も高い）閾値から最も高い（最も低い）閾値にソートされ、それぞれの画素のアドレスとともに格納される。光源をｏｎ及び／又はｏｆｆする順序、即ち、光源マトリクスの画素をアドレス指定する順序に影響を及ぼす順序は、この特定の画素特性、即ち、光源マトリクスの全ての光源の閾値に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。

本発明の別の好適な実施形態によれば、特定の画素特性の別の分類として、画素特性は、画素の光源が操作される輝度又は電流値であってもよい。全ての光源、特に、全てのＯＬＥＤがほぼ同一の電流−輝度応答曲線（又は特性曲線）を含む場合、光源マトリクスの画素に適用される電流値は、この画素の光源の輝度、即ち、この画素に割り当てられる画素値に直接関連する。そのような場合、光源をｏｎ及び／又はｏｆｆする順序は、この特定の画素特性、即ち、印加される光源の輝度又は光源マトリクスの光源を流れる電流値に依存する。光源マトリクスの光源の電流−輝度応答曲線が互いに異なる場合、この特定の画素特性が更に適用されてもよいが、光源マトリクスの光源の電流−輝度応答曲線を測定し、そのような測定の結果を格納するために校正ステップを導入しなければならない。光源マトリクスの光源の種々の電流−輝度応答曲線は、画素をアドレス指定する順序に影響を及ぼす。

好適な実施形態において、画素の光源は、予め決定可能な期間中操作される。これは、特定の画素特性に従って光源をｏｎする順序が決定されると実現され、このようにそれぞれ実行される。例えば、適用される画素の光源の画素値又は輝度に依存して、画素の光源は予め決定可能な期間中操作される。従って、本実施形態において、画素の光源は、より長い期間中イネーブル又は操作され、より短い期間中操作されるためにより低い輝度、即ち、より低い画素値を有する別の画素よりも明るい値を有する。そのような実施形態において、光源マトリクスの全ての画素の光源に印加される電流は、実質的に、同一の電流値を含んでよい。従って、画素の光源の操作の持続期間は、画素によって表示される画素値を決定する。

画素のイネーブルメント及び／又はディスエーブルメントに対する画素は、実質的に、同一の画素特性を含む画素に対してアドレス指定されることが好ましい。バックプレーンデバイスの１つの動作モードにおいて、同一の画素値を含む画素を互いに時間的に近接してアドレス指定できることが好ましい。以下に説明するように、これは、電流特性がランプアップ関数及び／又はランプダウン関数を含む場合に、特に、適用可能である。バックプレーンデバイスの別の好適な動作モードにおいて、同一の画素値が割り当てられる全ての画素は、実質的に、同時にアドレス指定される。多くの画素又は全ての画素を同一の画素値に割り当てなければならない場合、或いは、多くの画素又は全ての画素の画素値を所定の画素値に再設定しなければならない場合、バックプレーンデバイスのそのような動作モードが適用可能である。バックプレーンデバイスの更に別の動作モードにおいて、同一の画素値が割り当てられる全ての画素は、ある期間中アドレス指定される。画素値が一度に１つの画素だけに割り当てられる場合、バックプレーンデバイスのこの動作モードが特に適用可能である。そして、５つの画素を同一の画素値に割り当てる必要がある場合、画素値が一度に１つの画素だけに割り当てられるため、この動作には、ある期間である５画素書込みサイクルが必要となる。

バックプレーンデバイスの少なくとも１つのドライバは、光源を流れる電流が、特に、画素が起動される予め決定可能な期間の間に、実質的に、一定値を含むように構成される。そのような実施形態において、特定の画素の光源は、パルス幅変調モードに相当して制御され、及び／又は、画素に印加されている電流は、画素の光源がイネーブルにされることによって電流がこの光源を流れる場合に、電流値がイネーブルメントの後の短い時間の後、この動作時間中に実質的に一定である二乗関数を実質的に含む。そのような動作モードは、光源マトリクスの幾つかの画素又は光源に適用可能である。また、光源マトリクスの全ての画素又は光源を、そのような方法で制御できる。光源マトリクスの全ての画素が実質的に同一の一定の電流値で駆動される場合、画素の種々の輝度値又は画素値は、単一の画素が起動／イネーブルにされる種々の期間によって実現される。

電流特性は、光源マトリクスの予め決定可能な光源に適用可能である。電流特性は、電流ランプアップ関数又は電流ランプダウン関数であってもよい。双方の組合せが適用されることが好ましく、電流ランプダウン関数に続いて電流ランプアップ関数が適用されることが好ましい。また、更に、のこぎり歯関数が適用可能である。のこぎり歯関数は、急峻な立上り端及び急峻な立下り端が後続する緩やかに減少する特性又は緩やかに増加する特性、或いは、緩やかに減少する特性が後続する緩やかに増加する特性を含む。通常、光源は、ある特定の光源の輝度を実現する予め決定可能な起動時間の間、予め決定可能な電流値で駆動される。このような予め決定可能な電流値は、通常、光源の最少動作電流と最大動作電流との間の限られた範囲に設定される。電流特性は、通常の光源の駆動特性よりも短い所定の起動時間の間、より高い電流値を含んでよい。また、更に、電流特性は、通常の光源の駆動特性よりも長い所定の起動時間の間、より低い電流値を含んでよい。このようなより高い電流値又はより低い電流値は、特に該当する場合には、常に、上述の他の電流特性と組み合わせて適用可能である。

通常、電流特性は、時間において可変であり、主に、数学的な単調関数又は級数の特性を有する。これは、電流特性が単一の急峻な立上り端又は立下り端を含まなくてもよいことを意味しない。しかしながら、単一の急峻な立上り端又は立下り端が発生した後、電流特性は、通常、主に、数学的な単調関数又は級数の特性を有する。特に、電流特性は、単調増加又は単調減少していてもよい。一般に、電流特性は、光源マトリクスで表示される特定の応用例又は特定のコンテンツを実行するために必要なあらゆる電流プロファイル又は電流の流れであってよい。

本発明の特に好適な実施形態において、少なくとも１つのアナログ線に適用されている生成された電流特性は、画素のアドレッシングの順序を決定する。例えば、少なくとも１つのアナログ線に適用されている生成された電流特性が低電流値から開始し、且つ、高電流値に増加するランプアップ関数を含む場合、高画素値が割り当てられる必要のある画素（この画素に割り当てられる画素値が起動の持続期間に対応するため）は、最初にアドレス指定される。ランプアップ関数の電流値が別の電流値に増加する場合、より低い画素値が割り当てられる１つ以上の画素は、この次に低い電流値が１つの画素又はこれらの多くの画素に割り当てられるようにアドレス指定される。しかしながら、これらの画素は、より短い期間中操作されるため、前にイネーブルにされている画素よりも低い輝度を含む。ここで、多くの画素がイネーブルにされる、即ち、例えば、ほぼ同一の電流値の電流がイネーブルされた画素を流れるため、画素に印加される全電流を増加する必要がある（例えば、電流値に対するランプアップ関数によって）。同一の画素値が複数の画素に割り当てられる場合には、画素をアドレス指定する特定の順序はないが、本発明の本実施形態によれば、種々の電流値、即ち、画素に割り当てられる画素値に対する画素のアドレッシングの順序がある。

本発明の好適な実施形態において、決定されている画素アドレスは、ｘ方向及びｙ方向に対して生成される。画素値を画素に割り当てることは、ｘ方向及びｙ方向に対してランダムアクセス方式で実行される。これは、画素に割り当てられる画素値に依存して電流特性が決定されないために、実質的に生成されたｓｉｎ関数などの周期関数、或いは、実質的に直線の線形増加／減少特性を含むランプアップ関数及び／又はランプダウン関数、又は、ステップ状関数であってもよい場合に特に当てはまる。従って、定義上、その後のバックプレーンの各行がアドレス指定されるという従来技術のような画素をアドレス指定する特定の順序は存在しない。これが特定の状況において、本発明のアドレッシング方式に従う場合であっても、例えば、画素の隣接する行が僅かに増加する画素値に割り当てられるべきであり、且つ、行内において画素値が一定である場合、一般にこれは当てはまらない。従来技術のアドレッシング方式とは異なり、アドレッシング方式、即ち、本発明の実施形態に従って画素値を画素に割り当てることは、ランダムアクセス方式で実行されてもよい。従って、画素をランダムアクセス方式でアドレス指定するため、適用される固定の行サイクル又はフレームサイクルは存在しない。

本発明の好適な実施形態によれば、バックプレーンデバイスは、少なくとも１つのイネーブル線及び／又は少なくとも１つのアナログ線を含んでもよい。全ての画素回路は、イネーブル線及び／又はアナログ線に接続される。本実施形態において、電流は、アナログ線を介して、アナログ線が接続される各画素回路に提供される。画素回路に接続されているイネーブル線を用いて、この画素回路の光源の実際のイネーブルメント又はディスエーブルメントは、伝送ＴＦＴ（ドライバＴＦＴとも呼ばれる）を導電性モード又は非導電性モードにすることで、この画素をアドレス指定する場合に実行される。伝送ＴＦＴは、この画素の光源を介する接地へのアナログ線を介した電流源の間の電流の流れの切り替えを担っている画素回路のＴＦＴである。バックプレーンデバイスは、画素値を画素に割り当てるために生成された電流特性が少なくとも１つのアナログ線に適用されるように構成されることが好ましい。

バックプレーンデバイスは、少なくとも１つの画素アドレッシング手段を備えてもよい。そのような画素アドレッシング手段は、ｘアドレッシング線及びｙアドレッシング線を含む。全ての画素回路は、ｘアドレッシング線及びｙアドレッシング線に接続される。画素アドレッシング手段は、少なくとも１つのｘアドレス復号器及び少なくとも１つのｙアドレス復号器を備えてもよい。ｘアドレス復号器は、ｘアドレッシング線に接続され、ｙアドレス復号器は、ｙアドレッシング線に接続される。

アドレス復号器は、単一又は全てのアドレッシング線のイネーブルメントを実行する論理回路を含む。ｘアドレス復号器及び／又はｙアドレス復号器は、ダイナミックＮＯＲ復号器、及び／又は、ダイナミックＮＡＮＤ復号器、及び／又は、ＯＲ復号器、及び／又は、ＮＡＮＤ回路及びＮＯＲ回路を含むＣＭＯＳ復号器（特に、ＬＴＰＳにおいて）、及び／又は、ＡＮＤ復号器に基づいてよい。

光源マトリクスの種類及びそれを用いて実現されることを意図する応用例に依存して、ｘアドレス復号器及び／又はｙアドレス復号器は、バックプレーンデバイス上又はバックプレーンデバイスに対する種々の位置に配列される。ｘアドレス復号器及び／又はｙアドレス復号器は、バックプレーンデバイスとは別に、例えば、別のボードに配列される。また、ｘアドレス復号器及び／又はｙアドレス復号器は、バックプレーンデバイスの外側エッジに配置される。更に別の方法は、画素間のバックプレーンデバイス上にｘアドレス復号器及び／又はｙアドレス復号器を配置することであってよい。

ＴＦＴ及びトランジスタという用語は、明細書及び特許請求の範囲において同義であり、全てのトランジスタがＴＦＴから構成され、全てのＴＦＴが単結晶シリコン又は他の半導体材料などから構成された他の種類のトランジスタ、或いは、他の能動的なスイッチング素子によって置換されることを意味する。

以下において、バックプレーンデバイスの画素（画素回路）の制御回路を実行する種々の可能性を説明する。なお、通常、光源マトリクス又はバックプレーンデバイスの全ての画素は同一の制御回路を含むが、光源マトリクス又はバックプレーンデバイスにおいて適用されている画素に対して異なる制御回路を有することが可能であってもよい。

第１の実施形態において、画素回路は、３つのＴＦＴを備えてよい。第１のＴＦＴは、イネーブル線、ｘアドレッシング線及び第２のＴＦＴに接続される。第２のＴＦＴは、第１のＴＦＴ、ｙアドレッシング線及び第３のＴＦＴに接続される。第３のＴＦＴは、第２のＴＦＴに接続される。第３のＴＦＴは、画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替える、或いは、提供するように構成される。このような画素回路（及び以下の２つの実施形態の画素回路）の第３のＴＦＴは、画素の光源を通る電流の流れ、即ち、画素の光源を通るアナログ線と接地との間の電荷の伝送をイネーブル又はディスエーブルにするように構成されるため、伝送ＴＦＴであるとも考えられる。

第２の実施形態において、画素回路は、３つのＴＦＴを備えてよい。２つの画素が互いに隣接して配置され、且つ、同一のｙアドレッシング線によってアドレス指定される場合、第１の画素の第１のＴＦＴは、イネーブリング機能として、第２の画素のｘアドレッシング線、ｙアドレッシング線及び第１の画素の第２のＴＦＴに接続される。第１の画素の第２のＴＦＴは、第１の画素の第１のＴＦＴ、第１の画素のｘアドレッシング線及び第１の画素の第３のＴＦＴに接続される。第１の画素の第３のＴＦＴは、第１の画素の第２のＴＦＴに接続される。第１の画素の第３のＴＦＴは、第１の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第２の画素の第１のＴＦＴは、イネーブリング機能として、第１の画素のｘアドレッシング線、ｙアドレッシング線及び第２の画素の第２のＴＦＴに接続される。第２の画素の第２のＴＦＴは、第２の画素の第１のＴＦＴ、第２の画素のｘアドレッシング線及び第２の画素の第３のＴＦＴに接続される。第２の画素の第３のＴＦＴは、第２の画素の第２のＴＦＴに接続される。第２の画素の第３のＴＦＴは、第２の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。

第３の実施形態において、画素回路は、３つのＴＦＴを備えてよい。４つの画素が互いに隣接して配置され、且つ、同一のｙアドレッシング線によってアドレス指定される場合、第１の画素の第１のＴＦＴは、イネーブリング機能として、第３の画素のｘアドレッシング線、ｙアドレッシング線及び第１の画素の第２のＴＦＴに接続される。第１の画素の第２のＴＦＴは、第１の画素の第１のＴＦＴ、第１の画素のｘアドレッシング線及び第１の画素の第３のＴＦＴに接続される。第１の画素の第３のＴＦＴは、第１の画素の第２のＴＦＴに接続される。第１の画素の第３のＴＦＴは、第１の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第２の画素の第１のＴＦＴは、イネーブリング機能として、第１の画素のｘアドレッシング線、ｙアドレッシング線及び第２の画素の第２のＴＦＴに接続される。第２の画素の第２のＴＦＴは、第２の画素の第１のＴＦＴ、第２の画素のｘアドレッシング線及び第２の画素の第３のＴＦＴに接続される。第２の画素の第３のＴＦＴは、第２の画素の第２のＴＦＴに接続される。第２の画素の第３のＴＦＴは、第２の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第３の画素の第１のＴＦＴは、イネーブリング機能として、第４の画素のｘアドレッシング線、ｙアドレッシング線及び第３の画素の第２のＴＦＴに接続される。第３の画素の第２のＴＦＴは、第３の画素の第１のＴＦＴ、第３の画素のｘアドレッシング線及び第３の画素の第３のＴＦＴに接続される。第３の画素の第３のＴＦＴは、第３の画素の第２のＴＦＴに接続される。第３の画素の第３のＴＦＴは、第３の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。第４の画素の第１のＴＦＴは、イネーブリング機能として、第２の画素のｘアドレッシング線、ｙアドレッシング線及び第４の画素の第２のＴＦＴに接続される。第４の画素の第２のＴＦＴは、第４の画素の第１のＴＦＴ、第４の画素のｘアドレッシング線及び第４の画素の第３のＴＦＴに接続される。第４の画素の第３のＴＦＴは、第４の画素の第２のＴＦＴに接続される。第４の画素の第３のＴＦＴは、第４の画素の光源を介して接地へのアナログ線との間の電気的な接続を切り替えるように構成される。

上述のＴＦＴ要素又はトランジスタ要素が挙げられるが、伝送トランジスタ及び選択トランジスタ又は第１のＴＦＴ、第２のＴＦＴ及び第３のＴＦＴの機能を能動的に実現する他の回路及び／又は他のスイッチング要素を代わりにバックプレーンデバイスに対して使用又は適用可能である。

画素の第１のＴＦＴ及び同一の画素の第２のＴＦＴがデュアルゲートＴＦＴに結合される結果、画素回路が更に簡略化され、漏洩電流が小さくなり、且つ、空間を節約することが有利である。これは、上述の３つの実施形態に対して実行されてもよい。

原則的に、ＴＦＴのゲート、ソース及びドレインの接続のために多くの可能性が存在するが、以下において、上述の３つの実施形態のＴＦＴを接続する最も好適な方法を説明する。これらの接続の方法は、互いに更に組み合わされてもよい。

ｘアドレッシング線又はｙアドレッシング線は、画素の第１のＴＦＴのゲート、又は、画素の第２のＴＦＴのゲート、又は、請求項１９に記載のデュアルゲートＴＦＴのゲートと接続可能である。

イネーブル線又はイネーブル線として動作するｘアドレッシング線は、画素の第１のＴＦＴのソースと接続可能である。また、更に、画素の第１のＴＦＴのドレインは、同一の画素の第２のＴＦＴのソースに接続可能である。また、画素の第２のＴＦＴのドレインは、同一の画素の第３のＴＦＴのゲートに接続可能である。

アナログ線は、画素の第３のＴＦＴのソースに接続可能であり、接地に接続されている同一の画素の光源は、同一の画素の第３のＴＦＴのドレインと接続可能である。また、画素の光源に接続されているアナログ線は、同一の画素の第３のＴＦＴのソースに接続可能であり、接地は、同一の画素の第３のＴＦＴのドレインと接続される。換言すれば、画素の光源を介して接地へのアナログ線を介した電流源との間の電流の流れを、第３のＴＦＴがイネーブル又はディスエーブルにする限り、光源を第３のＴＦＴの両側に配置することができる。

好適な実施形態によれば、バックプレーンデバイスは、所定の期間の間に適用されることが好ましい画素及び／又は画素回路の測定機能を含む画素測定方式を含む。このような画素測定方式は、フレーム時間の一部の時間に適用可能である。画素の画素測定は、画素に接続されている少なくとも１つのドライバを用いて実行される。このような画素測定方式を用いる場合、画素回路及び／又はそのような画素の光源の単一の要素の特性を測定することができる。このような測定の結果は、格納され、且つ、このような画素を制御するものとして考えられる。このような測定は、画素に対して繰り返される。

このような測定機能は、以下の方法、即ち、画素のｘアドレッシング線及びｙアドレッシング線をアドレス指定することによって、画素回路の伝送トランジスタ（画素の第３のＴＦＴ）のゲートがイネーブル線に接続される方法で実行可能である。可変電圧機能は、イネーブル線に適用される。可変電圧機能は、第１の電圧値（例えば、０Ｖ）から第２の電圧値（例えば、Ｖｍａｘ）への上昇又は低下する電圧値を適用することを含む。測定手段は、電流が画素の光源を介して接地へのアナログ線の間を流れる、或いは、これ以上流れない可変電圧機能の電圧値を測定するように構成される。この測定機能を用いて、画素回路の閾値電圧に影響を及ぼす伝送トランジスタのゲートバイアスストレスを測定することが可能である。

また、更に、別の測定機能は、以下の方法、即ち、画素の画素回路がその画素の光源を介して接地へのアナログ線からの電流の流れがイネーブルにされるようにアドレッシング手段によってアドレス指定される方法で実行可能である。電流機能は、アナログ線上に適用される。電流機能は、第１の電流値（例えば、０ｍＡ）から第２の電流値（例えば、Ｉｍａｘ）への上昇又は低下する電流値を適用することを含む。測定手段は、画素の光源を介した接地へのアナログ線との間を流れる実際の電流を測定する。これらの手段によって、特に画素の光源がＯＬＥＤである場合に、画素の光源の閾値又はフラックス電圧を測定することができる。なお、これらの２つの測定機能の例は、更なる要素を画素回路に追加することなく、実行可能である。その代わりに、更なる要素が存在する、或いは、この特定の測定機能の機能性を提供するバックプレーンデバイスのドライバなどに更なる要素を追加する必要がある。

本発明のバックプレーンデバイスの好適な実施形態によれば、バックプレーンデバイスは、ａ−Ｓｉ、ａ−酸化、ポリ−Ｓｉ又は有機電子材料から構成される回路を含む。必要な有機電子材料を層に印刷してバックプレーンデバイスの一部を提供することが可能であってもよい。

本発明の好適な実施形態において、光源マトリクス及び／又はバックプレーンデバイスは、画素の少なくとも２つのクラスタのクラスタ配列を含む。各クラスタは、アナログ線及びクラスタの画素をアドレス指定する画素アドレッシング手段を含む。各クラスタのアナログ線は、例えば、バックプレーンデバイスのドライバ手段の外部電圧源とクラスタ自体との間に接続される。

クラスタは、互いに個別に制御されることが好ましい。従って、特定のクラスタに対する画素値は、この特定のクラスタのアドレッシング手段及びアナログ線によって、この特定のクラスタの画素に割り当てられ、別のクラスタに対する画素値は、同時に又は時間をずらして個別に、この他のクラスタのアドレッシング手段及びアナログ線によって、この他のクラスタの画素に割り当てられる。種々の応用例に対して適切なクラスタの例は、正方形形状であってもよく、６４×６４画素、１２８×１２８画素、２５６×２５６画素又は１０２４×１０２４画素を含んでもよい。「クラスタ」という用語の本発明における意味は、特に、複数の画素が配列されることで、光源マトリクスの接続領域又は隣接領域を形成することを意味する。このような領域は、矩形形状、正方形形状又はハニカム形状を有してもよい。クラスタは、光源マトリクスの全幅又は全長に及ばないことが好ましい。ｘ方向又はｙ方向のクラスタの画素数は、２^ｎである必要はなく、ｎは自然数である。

請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイスを備える光源マトリクスは、コンテンツのシーンの２次元表現及び／又は３次元表現を生成する表示装置に対して使用可能であることが有利である。また、シーンの２次元表現及び／又は３次元表現を生成する表示装置、特に、立体表示装置又はホログラム表示装置は、請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイス又は請求項２９に記載の光源マトリクスを備えてよい。

このような光源マトリクス及び／又は本発明のバックプレーンデバイスを含む光源マトリクスを備える表示装置は、ＬＣＤディスプレイよりも優れた高画質であるという利点を含む。従って、このような表示装置によって、優れた黒レベルが得られ、高いコントラストを供給し、短い応答時間を含むことで自然な画像を生成するための動きぼけが減少し、且つ、色域が広くなる。このような表示装置は、余分なバックライトユニットを必要とせず、種々の光（色）の発光波長に対して種々の光源が使用される場合、光学フィルムの数を削減できることが有利であり、色フィルタを有する必要がない。

上述の問題は、光源マトリクス用のバックプレーンデバイスを操作する方法により、請求項３０の特徴で規定された本発明によって解決される。光源マトリクスの光源に割り当てられているバックプレーンデバイスの画素回路は、光源を制御するために使用される。１つの光源及び１つの画素回路は、画素を構成する。光源マトリクスの画素又は光源マトリクスのクラスタの画素は、画素特性に従って分類される。光源をｏｎ及び／又はｏｆｆする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源に印加される電流は、少なくとも１つのドライバによって制御される。少なくとも１つのドライバは、少なくとも１つの画素に電気的に接続可能であり、画素の画素回路に属していない。光源は、ＬＥＤ又はＯＬＥＤであることが好ましい。

本発明に係る方法は、特に、請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイスを操作するように設計される。請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイスの知見に基づいて、請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイスを操作する方法及びその変形例を当業者に提案する。従って、繰返しを避けるために、上述の説明を参照する。

特に好適な実施形態において、光源アレイ又は光源マトリクス、特に、シーン又はコンテンツの２次元表現及び／又は３次元表現を生成する表示装置における光源マトリクス用のバックプレーンデバイスが提供される。光源マトリクスは、画素アドレスを有し、且つ、画素値を画素に割り当てるバックプレーンデバイスによって電子制御可能な画素を含む。バックプレーンデバイスは、画素ごとに、少なくとも１つの光源、少なくとも１つのアドレス線及び少なくとも１つの画素アドレッシング手段を含む。このような画素アドレッシング手段は、ｘアドレッシング線及びｙアドレッシング線を含む。全ての画素は、アナログ線、ｘアドレッシング線及びｙアドレッシング線に接続される。画素値割り当て方式として、生成手段が少なくとも１つのアドレス線に適用される電流特性を生成するように構成され、電流特性は画素に割り当てられる画素値に依存する。バックプレーンデバイスは、画素アドレスが画素アドレッシング方式として生成された電流特性に依存して決定され、且つ、生成された電流特性が画素値を画素に割り当てるために少なくとも１つのアナログ線に適用されるように構成される。

換言すれば、上述の問題は、光源アレイ又は光源マトリクス用のバックプレーンデバイスを用いて更に解決される。光源は、ＬＥＤ又はＯＬＥＤであってもよい。回路は、光源を制御する光源に割り当てられる。１つの光源及び１つの画素回路は、画素を構成する。クラスタの画素は、画素特性に従って分類される。光源をｏｎ又はｏｆｆする順序は、画素特性に依存し、必ずしもバックプレーンデバイス上の画素の場所に依存しない。光源を駆動する電流は、少なくとも１つのドライバによって制御される。少なくとも１つのドライバは、少なくとも１つの画素に電気的に接続されるが、画素の回路に属さない。

バックプレーンデバイスは、バックプレーンデバイスの隣接領域を形成する複数の画素を含む少なくとも２つのクラスタを備えることが好ましい。

有利な方法で本発明の教示を構成及び開発する種々の可能性がある。この点において、まず、請求項１に従属する請求項を、次に、図面を参照して以下に説明される本発明の好適な例示的な実施形態を参照すべきである。一般に、教示の好適な構成及び開発は、図面を参照して本発明の好適な例示的な実施形態の説明とともに更に説明される。図面中、概略図の各例において、
図１は、本発明に係るバックプレーンデバイスの一部を示す図である。 図２ａは、３つのＴＦＴを備える画素の画素回路の一例を示す図である。 図２ｂは、３つのＴＦＴを備える画素の画素回路の一例を示す図である。 図３は、図１に係るバックプレーンデバイスの一部を示し、アドレス復号器を更に詳細に示す図である。 図４ａは、図３に示されている４×４画素クラスタに対する駆動方式の一例を示す図である。 図４ｂは、図３に示されている４×４画素クラスタに対する駆動方式の一例を示す図である。 図５は、ホログラムディスプレイの応用例において現れる一様に分布した画素値を使用する、従来技術に係るバックプレーンデバイスのアナログ線の電流特性の一例を示す概略図である。 図６ａは、本発明に係るバックプレーンデバイスのアナログ線の電流特性の一例を示す概略図である。 図６ｂは、本発明に係る画素アドレッシング信号の一例を示す概略図である。 図７ａは、４つの異なるグレー値、即ち、画素値が割り当てられている１６個の画素を含む従来技術に係る光源マトリクスの一例を上部に示し、アナログ線上に印加される４つの異なるグレー値を光源マトリクスの１６個の画素に割り当てる電流の一例を下部に示す図である。 図７ｂは、４つの異なるグレー値、即ち、画素値が割り当てられている１６個の画素を含む本発明に係る光源マトリクスの一例を上部に示し、アナログ線上に印加される４つの異なるグレー値を光源マトリクスの１６個の画素に割り当てる電流特性の一例を下部に示す図である。 図８は、４つのクラスタのみが示される、複数のクラスタを含む本発明に係るバックプレーンデバイスの一例を示す図である。 図９は、光源マトリクス用のバックプレーンデバイスの２つの隣接画素の一例を示し、各画素が３つのＴＦＴを備える画素回路を含む図である。 図１０は、光源マトリクス用のバックプレーンデバイスの４つの隣接画素の一例を示し、各画素が３つのＴＦＴを備える画素回路を含む図である。

なお、図面に示される同一の構成要素又は同様な構成要素は、同一の参照符号で示される。

本発明の実施形態において、３−ＴＦＴ手法を使用するバックプレーンデバイスが使用される（１デュアルゲート選択ＴＦＴ＋１伝送ＴＦＴ）。欧州特許第１０１５６５７２．９号公報又は国際公開／欧州特許第２０１１／０５３９１２号に記載されているような空間光変調器に対する３−ＴＦＴ ＬＣバックプレーン設定と比較して、ＯＬＥＤは、画素容量の代わりに挿入される。従って、欧州特許第１０１５６５７２．９号公報又は国際公開／欧州特許第２０１１／０５３９１２号に開示されたバックプレーンデバイスの基本原理は、本発明に係る光源アレイ又は光源マトリクス用のバックプレーンデバイスに適用可能である。従って、欧州特許第１０１５６５７２．９号公報又は国際公開／欧州特許第２０１１／０５３９１２号の明細書の全ての内容は、本明細書に参考して取り入れられている。

本発明に係るバックプレーンの場合、アナログ線に接続された電圧源は、電流源によって置換される。ＴＦＴは、デジタルのみを切り替えているため、画素又は画素の回路へのアナログ帰還は存在しない。電流の流れは、画素回路においてではなく、外側のドライバを介して調整される。これは、少なくとも２つ、好ましくは、多くのクラスタを含むバックプレーンデバイスのクラスタに、特に適用される。

図１は、バックプレーン設計の実施形態の４×４画素クラスタを示す。図２ａ及び図２ｂは、点線の円で図１に示されたような４×４画素クラスタの１つのクラスタとして使用可能な１つのＯＬＥＤを駆動するために、画素回路２０として使用されている回路の２つの例を拡大図に示す。Ｘ０〜Ｘ３の線に対するアドレス復号器２４の概略図は、図１の４×４画素クラスタの上部の矩形によって示される。Ｙ０〜Ｙ３の線に対するアドレス復号器２４の概略図は、図１の４×４画素クラスタの左側の矩形によって示される。図１には示されないが、ｘアドレス復号器及び／又はＹアドレス復号器のトランジスタは、４×４画素クラスタに統合されることも可能である。換言すれば、全ての単一の画素クラスタが自身のＸアドレス復号器及び／又はＹアドレス復号器を備える場合でも、シームレスな画素クラスタのシーケンス又は配列を間隔なしで実現できるように、ｘアドレス復号器及び／又はＹアドレス復号器のトランジスタは画素間に配置できる。Ｘアドレス復号器及び／又はＹアドレス復号器のトランジスタは、それらが１つの場所に累積されるのではなく、クラスタの領域にわたって拡散するような方法で配置される。

従って、本発明に係るバックプレーンデバイス１６は、単一の画素１４のｏｎ／ｏｆｆ制御を提供する画素回路を含んでもよい。更に、アドレス復号器回路は、単一の画素１４をアドレス指定するために提供されてもよい。図８に概略的に示されるように、画素クラスタ１８に対する少なくとも１つのアドレス復号器回路は、画素クラスタ１８の縁又は周辺において、画素クラスタ１８における又はそれに近接するバックプレーンデバイス１６上に割り当てられ、及び／又は、配置されてもよい。また、画素クラスタ１８に対する少なくとも１つのアドレス復号器回路は、画素クラスタ１８に統合されてもよく、即ち、画素クラスタ１８に配置されてもよい。画素クラスタ１８に対するアドレス復号器回路は、画素クラスタ１８内に分配されてもよい。

ＯＬＥＤ駆動：画素１４／ＯＬＥＤ Ｄｉ，５００の個々の起動及び停止をサポートする駆動方式を仮定する。ＯＬＥＤ駆動に対して説明された３−ＴＦＴによる解決方法を図２ａ及び図２ｂに示す。図９及び図１０は、ＯＬＥＤ Ｄｉ，５００を介してアナログ線２２と接地線との間の接続を閉じる、又は、開くスイッチのような伝送ＴＦＴ（Ｔ＿ｔｉ，３００）を使用するように構成される。図２ａ、図２ｂ、図９及び図１０の選択ＴＦＴ Ｔ＿ｘｉ，１００及びＴ＿ｙｉ，２００は、クラスタごとに、単一の画素のみをアドレス指定するために使用される。図２ａ、図２ｂ、図９及び図１０に示されたような「イネーブル」線３０の論理レベルは、「１」＝イネーブル、及び、「０」＝ディスエーブルなどの動作の種類を選択する。

アドレス動作の後、伝送ＴＦＴ Ｔ＿ｔｉ，３００のゲートＧにおける電流電圧値は、図２ａ、図２ｂから分かるように、更なるゲート記憶コンデンサＣ＿Ｓｉによって維持される。ＤＲＡＭメモリセルに値を格納するために、ほぼ同一の原理が使用される。バックプレーンデバイスは、イネーブルアドレス動作によってイネーブルにされている画素がディスエーブルアドレス動作によってディスエーブルにされるまで、イネーブルにされたホールフレームを維持するように構成される。

フレーム開始時に、全ての画素１４がディスエーブルにされる。最初に、多くの画素１４がイネーブルにされる。画素の所定の（例えば、中間の）数Ｎがイネーブルにされる場合、Ｉ_ＰがＮ個のイネーブル画素の各ＯＬＥＤ画素を介した所定の電流又は所望の電流であれば、アナログ線は、電流Ｉ_Ｔ＝Ｎ^＊Ｉ_Ｐを付与するために使用される。全電流Ｉ_Ｔは、ＯＬＥＤディスプレイに接続された外部のプログラマブル電流源によって調整される。イネーブル画素の数Ｎが変化する場合、電流源によって提供された電流も新しい値に調整されなければならない。本実施形態では、アドレスサイクルごとに１つの画素のみがイネーブル又はディスエーブルにされるため、全電流の適切な値は、合計数Ｎが非常に多い場合に、アドレス動作と比較して徐々にしか変化していない。

非常に低いグレースケール解像度及び広範な輝度の一様性を含むＯＬＥＤディスプレイの場合、全てのＯＬＥＤの閾値電圧はほぼ等しく、且つ、全ての伝送ＴＦＴ（Ｔ＿ｔｉ，３００）のＲ_ＯＮもほぼ等しいと仮定することができる。次に、ＯＬＥＤ画素の輝度は、ＯＬＥＤ画素がイネーブルにされる持続期間だけ調整可能である。従って、最も明るい画素は、フレームにおいて早くｏｎされ、フレームの最後でディスエーブルにされる。換言すれば、画素の光源は、予め決定可能な期間中操作される。黒色の画素は起動されず、暗い画素は短時間だけ起動される。ＯＬＥＤの非線形特性曲線のため、閾値電圧のばらつきは非常に小さく、その結果、ＯＬＥＤ電流（Ｉ＝ｆ（Ｕ））のばらつきが大きくなる。異なる閾値を含むＯＬＥＤが並列に接続される場合、電流は、全てのイネーブル画素間で同等に分割されない。

これを補正するために、ＯＬＥＤ画素がイネーブルにされる時間は、この画素の電流−電圧応答曲線及び他の全てのイネーブル画素の曲線から算出された補正係数によって調整されなければならない。多数の画素がイネーブルにされる場合、他の全てのイネーブル画素の重ね合わせの代わりに、平均電圧応答曲線を使用することが可能である。画素ごとに格納された補正値のみが画素のｏｎ時間を算出するように所望の画素輝度と乗算されなければならないため、これにより、計算量は減少する。しかしながら、これは、画素、特に、画素特性に係る画素のＯＬＥＤの分類が画素特性に従って単一の光源をｏｎ及び／又はｏｆｆする順序を決定するのに役立つことを示す。

閾値電圧が非常に異なる場合、ほぼ全ての電流は、最も低い閾値電圧を含むＯＬＥＤを流れる。これを防止するために、同様の閾値電圧を含むＯＬＥＤ画素のみが一度にイネーブルにされる。例えば、フレーム開始時に高い閾値電圧を含む画素及び終了時に低い閾値電圧を含む画素である。この場合、補正値を算出するために使用された平均電圧応答曲線は、イネーブル画素の平均値に同等に適応されなければならない。同様の閾値電圧を含む画素を決定するために、全ての画素が校正されてもよい。上述の測定方式を適用することでこれを実行できる。これらの特性は、格納されてもよい。

本発明の実施形態において、スイッチは、同様の閾値電圧を含む画素に対してのみｏｎされる。従って、画素は、ＯＬＥＤ閾値電圧ＶＴによって、画素特性としてソートされる。同様のＶＴを含む画素数Ｎは、アナログ線２２に接続される。プログラマブル電流源（Ｉ＿ａｎａｌｏｇ）は、アナログ線２２に接続される。全電流（Ｉ＿ａｎａｌｏｇ）は、ＯＬＥＤ画素に接続された並列の数で除算される。１つのＯＬＥＤ Ｄｉを介した電流は、約Ｉ＿Ｐｉｘｅｌ＝Ｉ＿ａｎａｌｏｇ／Ｎである。

画素特性の測定は、以下のように実行される。クラスタごとに１つのＯＬＥＤ画素しか選択されない（Ｔ＿ｔ導電性）場合、アナログ線２２を介して単一のＯＬＥＤの各々の電気特性を１つずつ測定することができる。電源投入後又は背景において、これを実行できる。例えば、フレーム時間の１％が画素の１％を測定するために使用される場合、１００個のフレームの測定サイクルは、時効効果を補正するために、十分に短い。ＯＬＥＤ及びａ−Ｓｉ ＴＦＴの時効効果は、通常、１２０秒を超える期間にある。上述の測定方式に従って、閾値電圧だけでなく、電流応答曲線に対する電圧も測定することが可能である。

好適な実施形態において、外部電流が調整され、最大電流が駆動される。ＯＬＥＤ画素（即ち、画素のＯＬＥＤ光源）は、電流源として動作するように構成されているアナログ線２２に接続され、イネーブル動作（イネーブル線３０がｏｎ、Ｘアドレス線２６及びＹアドレス線２８がｏｎ）によってイネーブルにされる。新しい画素がアナログ線２２に接続される場合、全電流Ｉ＿ａｎａｌｏｇは、各イネーブル画素、即ち、イネーブル画素の各ＯＬＥ光源を流れる最大電流を維持するために、外部のプログラマブル電流源によって増加されなければならない。画素輝度に依存して、期間が経過した後、画素は、ディスエーブル動作（Ｘアドレス線２６及びＹアドレス線２８がｏｎ、イネーブル線３０がｏｆｆ）によってアナログ線から切断される。画素がイネーブルされる期間の開始は、その閾値電圧によって規定される。期間の持続期間は、主に、画素の輝度によって規定される。多数の画素が同時にイネーブルにされるため、これらの画素の閾値電圧は類似するが、同等ではない。この結果、理想の電流Ｉ＿Ｐｉｘｅｌ＝Ｉ＿ａｎａｌｏｇ／Ｎから僅かに変動する。期間の開始及び持続期間（位置及び長さ）に対して小さなオフセット値を含む補正は、イネーブル画素間の電流の分割に依存して算出される。最大輝度を含む画素がフレーム時間の一部に対してのみイネーブルにされるため、ＯＬＥＤは、より高い最大画素電流でパルスを発生させられる。

また、更に、異なる電流でＯＬＥＤを駆動する。ＯＬＥＤディスプレイは、非常に大きなｏｎ／ｏｆｆコントラスト比を与える。所望の輝度−解像度に依存して、画素がこの画素に対する最大電流で駆動される場合、非常に暗い画素の期間は、アドレス指定するには短すぎる。この問題を解決するために、同様の閾値電圧ＶＴを含む全ての暗い画素は、駆動電流が最大電流の僅かな部分（例えば、１０％）に減少される特別に暗い期間にのみイネーブルにされる。同様の閾値電圧ＶＴを含む明るい画素は、暗い期間でもイネーブルにされ、それらのデューティサイクルを短縮する。しかしながら、これらの画素がディスエーブルにされる場合、電流分割は、より少ない画素が同時にイネーブルにされるために改善される。従って、画素特性に依存して、画素の少なくとも２つのグループＧ１、Ｇ２を決定できる。各画素グループＧ１又はＧ２の画素は、総合的に制御可能である。画素の２つのグループＧ１、Ｇ２は、図１に示されるように、画素の２つのグループＧ１及びＧ２の異なる点線で示される。これは、全ての光源上に又はクラスタにおいて適用されてもよい。

ＯＬＥＤバックプレーン構造又はバックプレーンデバイス１６に対する実現例において、画素のクラスタ１８が使用され、ＯＬＥＤバックプレーン構造は、デジタルスイッチングＴＦＴ（薄膜トランジスタ）のみを備えることが好ましい。画素のクラスタの本発明における意味は、特に、光源マトリクス又はディスプレイの接続領域又は隣接領域を形成する複数の画素である。このような領域は、矩形形状、正方形形状、ハニカム形状又は他のあらゆる適切な形状を有してもよい。クラスタは、ディスプレイの全幅又は全長に及ばないことが好ましい。幾つかのクラスタは、シームレスに互いに隣接して配列される。クラスタをサブディスプレイとして考えることができる。

否定アドレス線及び非否定アドレス線が使用される場合、ＮＭＯＳ ａ−Ｓｉ ＴＦＴのみを使用してアドレス復号器を統合することができる。これには、ＣＭＯＳの実現例と比較して、２倍の量のグローバルアドレス線が必要である。６０ｆｐｓ（フレーム／秒）で、クラスタごとに６４×６４画素のディスプレイは、約３５０ｋＨｚのａ−Ｓｉ ＴＦＴスイッチング周波数を必要とする。アドレス復号器を実現するために、合計で０．２２ＴＦＴ／画素が必要である。従って、本実施形態では、ａ−Ｓｉアドレス復号器を使用してＯＬＥＤの駆動を可能にする。図３は、４×４画素を含むクラスタ設計の一例を示す。図３には、画素マトリクスに組み込まれていない画素回路及びアドレス復号器回路を更に示す。図３の４×４画素回路の上部及び左側に示されるようなアドレス復号器回路は、図１に示したような矩形で示されるｘアドレス復号器２４及びｙアドレス復号器２４に対応する。

外部電流源に対する値及びアドレス動作を算出するために、静的な画素特性及び動的な画素特性を適切なモデルで予測することができる。

バックプレーン回路がデジタル値によってのみ駆動されて大きなＴＦＴのばらつきを補正するため、アナログ画素特性は、外部回路によって測定／決定されなければならない。画素ごとの駆動パラメータを決定するために、フレームメモリ及び算出ユニットが必要であることが必要であってもよい。

好適な実施形態に係るバックプレーンデバイスの特性は、以下の特徴、即ち、３．２５ＴＦＴ／画素のみを含むディスプレイとして使用されたＯＬＥＤ光源を含む光源マトリクスが提供されるという特徴によって概略的に示される。ａ−Ｓｉ、ｐ−Ｓｉ及びアモルファス酸化物ＴＦＴが可能である。デジタルスイッチングＴＦＴは、ＬＴＰＳ閾値電圧のばらつきを重視しない。ＯＬＥＤが伝送ＴＦＴの非常に低いＲ_ＯＮを介して直接駆動されるため、節電を実現することができる。列線ごとにではなく、クラスタごとに１つだけＤＡＣ（デジタル−アナログ変換器）が必要である。本発明は、非常に高いｏｎ／ｏｆｆ電流比をサポートする。

アナログ線及び１つのアドレス線の多重化、イネーブル線と１つのアドレス線との組合せ又はその双方によって、新しい画素回路を実現することができる。ＯＬＥＤの特定の挙動の特性に依存して、１１個以上のばらつきが可能である。４つの例を図２ａ、図２ｂ、図９及び図１０に示す。

アドレス復号器として、「ＮＡＮＤアドレス復号器」又は「ＮＯＲアドレス復号器」などの通常の既存の変形例が適用可能である。アドレス復号器は、画素マトリクスに組み込まれるように、或いは、画素マトリクスに組み込まれないように配列される。

シフトレジスタ、及び／又は、増幅によるグローバル線及び／又は閾値回路を含むグローバル線を適用することによって、グローバルデータを分配することができる。それに対する例は、例えば、国際公開第２００９／０２４５２３号Ａ１パンフレット又は国際公開第２００９／０９２７１７号Ａ１パンフレットに記載されている。図４は、図１又は図３に示される４×４画素クラスタの例に対する駆動方式の一例を示す。図４ｂに示されている表は、図４ａに示された表の右側で完成される。図４ａにおいて、Ｘ及びＹのアドレッシング、及び、イネーブルＥ動作が示される。図４ａの左の表において、２つのグローバルｙアドレッシング線Ｇ＿Ｙ０及びＧ＿Ｙ１、及び、４つのｙアドレッシング線Ｙ０、Ｙ１、Ｙ２及びＹ３のｙアドレッシング動作を示す。図４ａの中央の表において、２つのグローバルｘアドレッシング線Ｇ＿Ｘ０及びＧ＿Ｘ１、及び、４つのｘアドレッシング線Ｘ０、Ｘ１、Ｘ２及びＸ３のｘアドレッシング動作を示す。図４ａの最も左のテーブルエントリにおいて、画素クラスタのイネーブル線上のイネーブル動作又はディスエーブル動作を示す。これは、図４ａの最も右の表にも示される。アドレッシング及びイネーブリングは、最上部の行から最下部の行まで順番に行われる。図４ｂの左上の表において、画素Ｐ００〜Ｐ３３の伝送トランジスタのゲートＧ００〜Ｇ３３上の論理レベルは、図４ａに示されたアドレッシング動作及びイネーブリング動作の結果として示される。例えば、参照番号Ｇ００は、画素Ｐ００の伝送トランジスタのゲートに関連し、参照番号Ｇ０１は、画素Ｐ０１の伝送トランジスタのゲートに関連する。伝送トランジスタは、導電性状態、即ち、論理レベルが１、或いは、非導電性状態、即ち、論理レベルが０であってよい。ゲートＧ００〜Ｇ３３のうちの１つのゲート上の論理レベルが０から１又は１から０に変化する場合、それはグレーの背景で示される。例えば、画素Ｐ１１は、図４ａ及び図４ｂの表に示されたように、フレームサイクルの間、全くイネーブルにされず、最初に画素２１がイネーブルされ、その後、画素Ｐ１２がイネーブルにされる。画素Ｐ２１及びＰ１２は、最も長い持続期間中イネーブルにされ、「輝度の合計」としてラベル付けされている、図４ｂの最も下の行に示されるように３０の値を含む最も明るい画素として現れるため、同一の時間の長さにわたってイネーブルにされることによって、同一の輝度で現れる。右側の表において、アナログ線Ｉ＿ａｎａｌｏｇ上に適用されている電流値が示される。この例において、全ての光源は、同一の電流値、例えば、１つの任意単位（１ａ．ｕ．）で操作される。例えば、２つの画素がイネーブルにされる場合、２倍の電流値（＝２ａ．ｕ．）がアナログ線上に供給される。従って、１２個の画素がイネーブルにされる場合、１２倍の電流値（＝１２ａ．ｕ．）がアナログ線上に供給される。

図５は、従来技術に係るバックプレーンデバイスのアナログ線の電流特性の一例を示す概略図である。

電流Ｉは、２つのフレームの持続期間中、画素数Ｎの関数として任意単位（ａ．ｕ．）で示される。空間光変調器の画素及び光源アレイ又は光源マトリクスに対する画素が線単位でアドレス指定され、且つ、単一の線内で順にアドレス指定される従来技術のアドレッシング方式のため、固定のアドレッシング方式に従う次の画素がアドレス指定される場合は、常に、０ａ．ｕ．〜６ａ．ｕ．の種々の一様に分布した電流は、従来技術のバックプレーンのアナログ線上に印加される。この結果、非常に高速に表示エリアの外部からアナログ値を駆動し、バックプレーンデバイスの電極の物理的限界に達することとなり、例えば、大きな線容量は、継続アナログ線上でのスイッチング周波数の増加を防止する。この手法によって、アナログ線の品質を保証するために高精度なＴＦＴを印加することが更に必要となる。しかしながら、空間光変調器、或いは、光源アレイ又は光源マトリクスのフレームレート又はリフレッシュレートは、本発明の詳細に従って高くなりうる。

本発明によれば、従来技術における既知の方式とは異なる画素値割当方式が使用される。これは、図６ａに示された概略図によって示される。図６ａは、画素が接続されるバックプレーンデバイスのアナログ線に適用される流れ関数である電流特性１０を示す。図示された電流特性１０は、２つのフレーム中にアナログ線に適用される電流値を含む。電流特性１０は、実質的に、第１のフレームに対するランプアップ関数の形状及び第２のフレームに対するランプダウン関数を含む。電流特性１０の変更が相対的に低い周波数を含むため、画素の光源を流れる画素値又は電流を高精度に実現することができる。本発明の実施形態によれば、電流特性１０は、バックプレーンデバイスによって光源マトリクスの単一の画素に割り当てられなければならない画素値に依存して生成されている。電流特性１０が第１のフレームに対する線形増加及び第２のフレームに対する略線形減少を含む関数であるため、画素に割り当てられる画素値はやや高度に分布する。換言すれば、例えば、全ての画素の１／３が同一の画素値を有する場合、この結果、図６ａに示されたような横軸に対して水平、即ち、平行である電流特性１０の領域が得られるため、同一の画素値を含む領域は、図６ａの電流特性１０によって割り当てられる２つのフレームに現れない。図６ｂに係る概略図は、第１のフレームに対してバックプレーンデバイスのアドレッシング線に適用される画素アドレス信号を示す。このように、本実施形態において、高周波数信号は、アドレッシング線に適用される。しかしながら、これらのアドレッシング信号は０又は１の論理値を有するデジタル信号であるため、高周波数アナログ値が、例えば、図５に示されるように、それらを実現するより高い周波数で、電子的にこれを実現することができる。

図７ａは、画素１４を含み、且つ、従来技術に係るバックプレーンデバイス（不図示）を備える光源マトリクス１２の一部を示す概略図である。図７ａに示されたような光源マトリクス１２の画素１４は、異なる陰影をつけて示されている４つの異なる画素値１５を含む。図７ａの例において、４つの画素は、１００％の最大画素値１５で割り当てられている。３つの画素１４は、６６％の画素値１５を含む。６つの画素１４は、３３％の画素値１５を含み、残りの３つの画素は、０％の画素値１５を含む。図７ａの光源マトリクス１２の各画素１４の番号で示されるように、１において開始し、且つ、１６において終了する単一の画素１４のアドレス番号付けが示される。図７ａの光源マトリクス１２の下部には、画素１４が接続されるバックプレーンデバイスのアナログ線に適用される流れ関数である電流特性１０を図示する。アドレス指定されている画素１４の固定のクロックサイクルを横軸に示す。画素２４は、横軸に示されたような固定の順序、即ち、画素１から開始して画素１６で終了する順序でアドレス指定される。その結果、高周波数の「任意の」値は、図５に示された値に相当するアナログ線上に適用されなければならない。画素アドレス（１〜１６）から独立して電流特性１０（０％〜１００％）を示す。このように、光源マトリクス１２で表示される画素値から依存して、電流特性１０が非常に変動しているか、或いは、交流電流値を含むため、光源マトリクス１２をアドレス指定又は符号化できる最高速度を制限する。

図７ｂは、本発明に係るバックプレーンデバイス（不図示）を備える画素１４を含む光源マトリクス１２の一部を示す概略図である。図７ｂに示されたような光源マトリクス１２の画素１４は、図７ａに示されたような光源マトリクス１２と同一の画素値１５を表示する。図７ｂに示されたような光源マトリクス１２の画素１４は従来技術とは異なる方法でアドレス指定されるため、光源マトリクス１２の画素１４のアドレス番号付け（各画素１４に書き込まれた番号で示されている）は、各画素１４に割り当てられる画素値１５に依存する。

図７ｂの下部は、図７ｂの上部に示されたように、画素値１５分布のためにアナログ線（図７ａ、図７ｂには示されない）上に適用される電流特性１０を示す概略図である。アドレス指定された画素１〜１６を横軸に示し、番号は光源マトリクス１２の画素１４に示される。しかしながら、これらの１６個の画素がアドレス指定される順序は、アドレス指定された画素の下の行に示されている順序である。画素１４をアドレス指定する順序は任意であることが分かる。しかしながら、画素１４をアドレス指定する順序は、光源マトリクス１２で表示される画素値１５に依存する。従って、種々の画素１４に割り当てられているアナログ値は、低周波数の電流変化を有するランプアップ関数の特性を有してもよい。このように、０％の画素値１５に対応する電流は、合計３つの画素アドレッシングサイクル、即ち、アドレス１、４及び１１（図７ａの画素１４に示されたアドレス番号付けに対応する）を有する画素１、２及び３の間のアナログ線に印加される。３３％の画素値１５に対応する電流は、６つの画素書込みサイクル、即ち、画素４〜９の間のアナログ線に適用される。６６％の画素値１５に対応する電流は、３つのアドレッシングサイクル、即ち、画素１０〜１２の間に印加される。１００％の画素値１５に対応する電流は、４つの画素アドレッシングサイクルの間に割り当てられ、図７ｂに示されたような１つのフレームに対して、光源マトリクス１２の全ての１６個の画素１４の割当を完了する。各画素１４は、画素サイクルの持続期間が実質的に一致する画素サイクルの持続期間中のみイネーブルにされる。

図６ａ及び図７ｂから分かるように、電流特性１０は、時間において可変であり、これらの例において、主に、数学的な単調関数の特性を有する。

図７ａ又は図７ｂに示されたような光源マトリクス１２の画素１４の画素値分布から開始し、図７ｂの下部に示されたような電流特性１０が生成される。この例において、ランプアップ関数が適用される。従って、電流特性１０は、最小の電流から開始し、最高電流に上昇する。従って、電流特性１０は、画素１４に割り当てられる画素値１５に依存する。これは、特に「画素値割当方式」という用語で理解される。電流特性１０は、図７ｂには示されない生成手段によって生成される。

電流特性１０が画素１４に割り当てられる画素値１５に依存して生成されると、電流特性１０がアナログ線に適用される場合にアドレス指定される画素１４の画素アドレスが決定される。このように、０％を有する画素値１５を含む画素１４は、最初にアドレス指定される。０％の画素値１５を有する画素１４のアドレスは、厳密には、上述したような順序でなくてもよい。これらの画素値１５を画素１４に割り当てる異なる順序も使用可能である。従って、少なくとも１つのアナログ線に適用されている生成された電流特性１０は、画素１４のアドレッシングの順序を決定することが可能である。この例において、同一の画素値１５が割り当てられる全ての画素１４は、互いに時間的に近接してアドレス指定される。

アナログ電流を非常に少ない外部ドライバを用いて最小値から最大値に徐々にランプアップできることが有利である。ある特定のアナログ値が割り当てられる画素のアドレス又は位置は、デジタルにアドレス復号器に伝送される。バックプレーンデバイスが複数の単一のクラスタを含む場合、クラスタの全ての画素のアドレスは、デジタルにクラスタのアドレス復号器に伝送される。

図８は、複数のクラスタ１８を含むバックプレーンデバイス１６の一例を示す。図８は、完全なバックプレーンデバイス１６を示さず、その単一の部分のみを示す。従って、図８には、４つのクラスタ１８のみが示される。全てのクラスタ１８は、単一の正方形で概略的に示されている画素回路２０を含む。全ての画素回路２０は、光源マトリクス（図８には示されない）の画素に割り当てられる。図８に示すような実施形態によれば、クラスタ１８は、互いに個別に制御される。画素、即ち、画素回路２０は、バックプレーンデバイス１６及び光源マトリクスの接続領域及び隣接領域を形成し、クラスタ１８を形成する。本実施形態の接続領域は、矩形形状を有し、クラスタ１８は、バックプレーンデバイス１６又は光源マトリクスの全幅又は全長に及ばない。

全てのクラスタ１８は、アナログ線２２及びクラスタ１８の画素又は画素回路２０をアドレス指定する画素アドレッシング手段２４を含む。例えば、コンピュータに対して入力される画素データは、光源マトリクス及びバックプレーンデバイス１６を備える表示装置の表示電子機器に伝送されることを図８に概略的に示す。表示電子機器は、画素値及びアドレッシング値をバックプレーンデバイス１６のパネル電子機器に伝送する。表示装置の特定の構成に依存して、コンピュータ、表示装置の表示電子機器又はバックプレーンデバイス１６のパネル電子機器において、電流特性１０及び画素アドレスが生成される。図８において、各クラスタ１８は、アドレス情報を画素アドレッシング手段２４に伝送する画素アドレッシング手段２４とパネル電子機器との間に接続線を含むことを示す。画素アドレッシング手段２４が接続されること及び／又はｘアドレッシング線２６を含むことを図８に概略的に示す。画素のｙアドレスをアドレス指定するアドレッシング手段２４は、ｙアドレッシング線２８を含む。

冗長性を実現するために、内蔵された「ソフトウェア」手法及び／又は更なる冗長回路が適用可能である。

本発明の概念は、特に、国際公開第２００９／０２４５２３号Ａ１パンフレット、国際公開第２００９／０９２７１７号Ａ１パンフレット、国際公開第２００８／１３８９８３号、国際公開第２００８／１３８９８４号、国際公開第２００８／１３８９８５号、国際公開第２００８／１３８９８６号、欧州特許第１０１５６５７２．９号公報又は国際公開／欧州特許第２０１１／０５３９１２号などにおいて開示されているように、クラスタを使用してバックプレーンを含むディスプレイ設計に対して有利な方法で適用可能である。なお、上述の文献は、本明細書に参考として全ての内容がコピーされている。また、本発明の概念は、２Ｄコンテンツ及び３Ｄのコンテンツを表示するディスプレイに対して適用可能である。３Ｄディスプレイは、特に、立体ディスプレイ、マルチビューを生成する立体ディスプレイ、ユーザの眼を追跡する裸眼立体ディスプレイ及びホログラムディスプレイであってもよい。このような２Ｄディスプレイ又は３Ｄディスプレイは、透過モード、ミラーリングモード又は半透過モードで操作可能である。このような２Ｄディスプレイ又は３Ｄディスプレイは、ＯＬＥＤ、ＬＣＤ（液晶ディスプレイ）又はＰＤＰ（プラズマ表示パネル）の原理で動作してもよい。

本発明に係るバックプレーンデバイスによって、特に、クラスタ手法のために、光源アレイ／光源マトリクスに対してより大きなサイズ及びより高い解像度に増加することが可能である。レジスタを用いてデジタル線を拡張でき、且つ、アナログ線が非常に低い周波数を有するため、ディスプレイサイズは、ほぼ無制限である。直接画素回路の伝送ＴＦＴの低いＲ_ｏｎを介して、光源、即ち、ＯＬＥＤを駆動するため、本発明に係るバックプレーンデバイスを用いて光源アレイ／光源マトリクスを動作させながら節電することも可能である。ＯＬＥＤ電流及び／又はＯＬＥＤ ｏｎタイムを非常に厳密に制御することができるため、非常に高いグレースケールの解像度及びコントラストを取得することができる。本発明に係るバックプレーンデバイスによって、各画素が起動されるデューティサイクル（又は時間間隔ごとの持続期間）又は各画素（又は各光源）に適用されている電流値、或いは、双方の代替例の組合せにより各画素の画素値（例えば、光源アレイ又は光源マトリクスの各光源が操作される輝度）を制御することが可能である。画素回路のＴＦＴのデジタルスイッチングは、ゲートバイアスストレスによって発生した閾値電圧の変化を許容する。特に、光源アレイ／光源マトリクスが単一の光源としてＯＬＥＤを含む場合、ｏｎされている時、ｏｎされている間にややピークに達した電流分布と比較して、本発明に係るバックプレーンデバイスによって駆動されている時、従来技術に係るバックプレーンデバイスによって駆動されている時に単一のＯＬＥＤがそのデューティサイクルの間にやや一定の電流分布で負荷をかけられるため、ＯＬＥＤの寿命を延長できることが有利である。

画素ＴＦＴの低いデューティサイクルによって、補正なしで寿命末期までデジタル関数を維持できる。画素ＴＦＴのより高いデューティサイクルは画素ＴＦＴごとに寿命を延長することに関して有利であるが、個々の補正が必要である。画素回路ごとに必要なＴＦＴの数がより少ないため、より多くのバックプレーンデバイスを生成することができる。

ＴＦＴゲートバイアスストレスの周知の問題は、不純物トラップ及び閾値電圧のシフトの原因であるＴＦＴにおける電荷トラップにつながるａ−ＳｉバックプレーンのＴＦＴの他の理由によって生じる。不純物トラップは、統計上分布する。更に、ゲートバイアスストレスは、ＴＦＴ間で統計上異なる。本発明のアドレッシング方式によれば、例えば、画素回路及び／又は光源などの画素の特性を直接測定できる各画素に外側から直接電気的に接続することによって、各画素を個別にアドレス指定することが可能である。これらの手段によって、測定をパネルの外側から容易に制御することができる。例えば、フレーム時間の１％以内の背景測定処理として、このような測定処理をリアルタイムで実行することができる。このような測定を実行するために、マトリクスにおいて／画素上で更なるＴＦＴを実現する必要はない。

本発明に係る選択ＴＦＴ（Ｔ＿ｘｉ，１００；Ｔ＿ｙｉ，２００）は、低いデューティサイクルを含む。これにより、実質的な更なる補正をすることなく、バックプレーンデバイスの寿命末期まで選択ＴＦＴのデジタル機能を維持することができる。負のゲート電圧パルスで潜在的な影響を逆にすることも可能である。中間のデューティサイクルを含むＴＦＴ（アドレス復号器ＴＦＴなど）は、総合的なパルスで十分に補正可能である。このような総合的な補正は、低いデューティサイクルＯＬＥＤ画素に対する画素ＴＦＴ（「伝送ＴＦＴ」、３００）に対しても可能である。更に、本発明に係るバックプレーンデバイスの概念によって、ＯＬＥＤデューティサイクルの間、各画素ＴＦＴを最大１００％個別に補正することができる。その結果、画素値の輝度及び色は、寿命が尽きるまで変化しない。

例えば、アドレス復号器ＴＦＴの平均デューティサイクルは、１０％〜２０％の範囲内である。アドレス復号器ＴＦＴを総合的に補正することができる。選択ＴＦＴ（図２に係るＴ＿ｘｉ、Ｔ＿ｙｉ）の平均デューティサイクルは、０．２％〜１％の範囲内である。選択ＴＦＴ（Ｔ＿ｘｉ、Ｔ＿ｙｉ）の補正は必要ない。ＴＦＴ（伝送ＴＦＴ、図２に係るＴ＿ｔｉ）を駆動する画素の平均デューティサイクルは、最大８０％である。デューティサイクルの長さに依存して、ＴＦＴ（伝送ＴＦＴ、Ｔ＿ｔｉ）を駆動する画素を個別に又は総合的に補正することができる。全ての３つの種類のＴＦＴの単一のＴＦＴを個別に測定することができる。

図９は、２つの隣接画素に対する２つの画素回路２０、３２の一例を示し、各画素回路２０又は３２は、上述の第２の実施形態に係る３つのＴＦＴ１００、２００、３００を備える。２つの画素は、同一のｙアドレッシング線２８によってアドレス指定される。第１の画素回路２０の第１のＴＦＴ１００は、参照番号３０で示されたイネーブリング機能である第２の画素回路３２のｘアドレッシング線２６（Ｘ１）、ｙアドレッシング線２８及び第１の画素回路２０の第２のＴＦＴ２００に接続される。第１の画素回路２０の第２のＴＦＴ２００は、第１の画素回路２０の第１のＴＦＴ１００、第１の画素回路２０のｘアドレッシング線２６（Ｘ０）及び第１の画素回路２０の第３のＴＦＴ３００に接続される。第１の画素回路２０の第３のＴＦＴ３００は、第１の画素回路２０の第２のＴＦＴ２００に接続される。第１の画素回路２０の第３のＴＦＴ３００は、第１の画素回路２０の光源５００を介して接地ＧＮＤへのアナログ線２２との間の電気的な接続を切り替えるように構成される。第２の画素回路３２の第１のＴＦＴ１００は、参照番号３０で示されたイネーブリング機能である第１の画素回路網２０のｘアドレッシング線２６（Ｘ０）、ｙアドレッシング線２８及び第２の画素回路３２の第２のＴＦＴ２００に接続される。第２の画素回路３２の第２のＴＦＴ２００は、第２の画素回路３２の第１のＴＦＴ１００、第２の画素回路３２のｘアドレッシング線２６（Ｘ１）及び第２の画素回路３２の第３のＴＦＴ３００に接続される。第２の画素回路３２の第３のＴＦＴ３００は、第２の画素回路３２の第２のＴＦＴ２００に接続される。第２の画素回路３２の第３のＴＦＴ３００は、第２の画素回路３２の光源５００を介して接地（ＧＮＤ）へのアナログ線２２との間の電気的な接続を切り替えるように構成される。本実施形態は、画素のイネーブルメント機能性に対して、バックプレーンデバイス上に独立したイネーブル線を有する必要はない。これは、２つの隣接画素２０、３２のうちの一方の画素のｘアドレッシング線２６を、他方の画素に対するイネーブル線３０として使用することで実現される。イネーブル線３０の論理レベルがｘアドレッシング線２６の論理レベルに対応する場合に、これを実行することができる。ｎチャネル又はｐチャネルの伝送ＴＦＴ３００、或いは、ｎチャネル又はｐチャネルの選択ＴＦＴ１００、２００が使用されるかどうかに依存して、以下の制御方式を適用する必要がある（Ｘ０、Ｘ１＝それぞれのｘアドレッシング線２６に適用されている信号、Ｙ＝ｙアドレッシング線２８に適用されている信号）。

図１０は、４つの隣接画素に対する４つの画素回路２０、３２、３４、３６の一例を示し、各画素回路２０、３２、３４又は３６は、上述の第３の実施形態に係る３つのＴＦＴ１００、２００、３００を備える。４つの画素は、互いに隣接して配置され、同一のｙアドレッシング線２８によってアドレス指定される。第１の画素回路２０の第１のＴＦＴ１００は、参照番号３０で示されたイネーブリング機能である第３の画素回路３４のｘアドレッシング線２６（Ｘ２）、ｙアドレッシング線２８及び第１の画素回路２０の第２のＴＦＴ２００に接続される。第１の画素回路２０の第２のＴＦＴ２００は、第１の画素回路２０の第１のＴＦＴ１００、第１の画素回路２０のｘアドレッシング線２６（Ｘ０）及び第１の画素回路２０の第３のＴＦＴ３００に接続される。第１の画素回路２０の第３のＴＦＴ３００は、第１の画素回路２０の第２のＴＦＴ２００に接続される。第１の画素回路２０の第３のＴＦＴ３００は、第１の画素回路３２の光源５００を介して接地ＧＮＤへのアナログ線２２との間の電気的な接続を切り替えるように構成される。第２の画素回路３２の第１のＴＦＴ１００は、参照番号３０で示されたイネーブリング機能である第１の画素回路２０のｘアドレッシング線２６（Ｘ０）、ｙアドレッシング線２８及び第２の画素回路３２の第２のＴＦＴ２００に接続される。第２の画素回路３２の第２のＴＦＴ２００は、第２の画素回路３２の第１のＴＦＴ１００、第２の画素回路３２のｘアドレッシング線２６（Ｘ１）及び第２の画素回路３２の第３のＴＦＴ３００に接続される。第２の画素回路３２の第３のＴＦＴ３００は、第２の画素回路３２の第２のＴＦＴ２００に接続される。第２の画素回路３２の第３のＴＦＴ３００は、第２の画素回路３２の光源５００を介して接地ＧＮＤへのアナログ線２２との間の電気的な接続を切り替えるように構成される。第３の画素回路３４の第１のＴＦＴ１００は、参照番号３０で示されたイネーブリング機能である第４の画素回路３６のｘアドレッシング線２６（Ｘ３）、ｙアドレッシング線２８及び第３の画素回路３４の第２のＴＦＴ２００に接続される。第３の画素回路３４の第２のＴＦＴ２００は、第３の画素回路３４の第１のＴＦＴ１００、第３の画素回路３４のｘアドレッシング線２６（Ｘ２）及び第３の画素回路３４の第３のＴＦＴ３００に接続される。第３の画素回路３４の第３のＴＦＴ３００は、第３の画素回路３４の第２のＴＦＴ２００に接続される。第３の画素回路３４の第３のＴＦＴ３００は、第３の画素回路３４の光源５００を介して接地ＧＮＤへのアナログ線２２との間の電気的な接続を切り替えるように構成される。第４の画素回路３６の第１のＴＦＴ１００は、参照番号３０で示されたイネーブリング機能である第２の画素回路３２のｘアドレッシング線２６（Ｘ１）、ｙアドレッシング線２８及び第４の画素回路３６の第２のＴＦＴ２００に接続される。第４の画素回路３６の第２のＴＦＴ２００は、第４の画素回路３６の第１のＴＦＴ１００、第４の画素回路３６のｘアドレッシング線２６（Ｘ３）及び第４の画素回路３６の第３のＴＦＴ３００に接続される。第４の画素回路３６の第３のＴＦＴ３００は、第４の画素回路３６の第２のＴＦＴ２００に接続される。第４の画素回路３６の第３のＴＦＴ３００は、第４の画素回路３６の光源５００を介して接地ＧＮＤへのアナログ線２２との間の電気的な接続を切り替えるように構成される。第２の実施形態と同様に、本実施形態は、画素のイネーブルメント機能性に対して、バックプレーンデバイス上に独立したイネーブル線を有する必要はない。１つの画素に対して４つの隣接画素の他の画素のうちの１つのｘアドレッシング線２６がこの画素に対するイネーブル線として使用される場合に、これを実現することができる。イネーブル線３０の論理レベルがｘアドレッシング線２６の論理レベルに対応する場合に、これを実行することができる。ｎチャネル又はｐチャネルの伝送ＴＦＴ３００、或いは、ｎチャネル又はｐチャネルの選択ＴＦＴ１００、２００が使用されるかどうかに依存して、以下の制御方式を適用する必要がある（Ｘ０、Ｘ１、Ｘ２、Ｘ３＝それぞれのｘアドレッシング線２６に適用されている信号、Ｙ＝ｙアドレッシング線２８に適用されている信号）。

特定の実施形態とともに本発明を説明したが、多くの変更、代替物、変更及び変形が上記説明に鑑みて当業者には明らかとなることが理解される。特に、当業者は、本発明に係るバックプレーンデバイスを操作し、及び／又は、例えば、表示装置に対して使用するために特定の目的で本発明に係るバックプレーンデバイスを使用する方法を本明細書の図面及び説明に開示されたバックプレーンデバイスから導出する。従って、本発明は、添付の特許請求の範囲の範囲内の全てのそのような代替物、変更及び変形を含むことを意図する。

Claims (32)

1. 光源マトリクス用のバックプレーンデバイスであって、光源（Ｄｉ，５００）は、ＬＥＤ又はＯＬＥＤであることが好ましく、前記バックプレーンデバイス（１６）の画素回路（２０、３２、３４、３６）は、前記光源（Ｄｉ，５００）を制御する前記光源マトリクス（１２）の光源（Ｄｉ，５００）に割り当てられ、１つの光源（Ｄｉ，５００）及び１つの画素回路（２０、３２、３４、３６）は、画素（Ｐｘｙ，１４）を構成し、前記光源マトリクス（１２）の前記画素（Ｐｘｙ，１４）は、画素特性に従って分類され、前記光源（Ｄｉ，５００）をｏｎ及び／又はｏｆｆする順序は、前記画素特性に依存し、必ずしも前記バックプレーンデバイス（１６）上の前記画素（Ｐｘｙ，１４）の場所に依存せず、前記光源（Ｄｉ，５００）に印加される電流（Ｉ＿ａｎａｌｏｇ）は、少なくとも１つのドライバによって制御され、前記少なくとも１つのドライバは、少なくとも１つの画素（Ｐｘｙ，１４）に電気的に接続可能であり、前記少なくとも１つのドライバは、前記画素（Ｐｘｙ，１４）の前記画素回路（２０、３２、３４、３６）に属していないことを特徴とするバックプレーンデバイス。
2. 画素（１４）に割り当てられる画素値（１５）は、前記画素（１４）の前記光源（Ｄｉ，５００）に割り当てられる前記電流（Ｉ＿ａｎａｌｏｇ）及び／又は前記画素（１４）の前記光源（Ｄｉ，５００）に電流（Ｉ＿ａｎａｌｏｇ）が印加される持続期間に依存することを特徴とする請求項１に記載のバックプレーンデバイス。
3. 前記光源（Ｄｉ，５００）、特に、ＬＥＤ又はＯＬＥＤは閾値を含み、前記画素特性はそのような光源（Ｄｉ，５００）の閾値であることを特徴とする請求項１又は２に記載のバックプレーンデバイス。
4. 前記画素特性は、前記画素（１４）の前記光源（Ｄｉ，５００）が操作される輝度又は電流値であることを特徴とする請求項１乃至３のうちいずれか１項に記載のバックプレーンデバイス。
5. 前記画素（１４）の前記光源（Ｄｉ，５００）は、予め決定可能な期間中、操作されることを特徴とする請求項４に記載のバックプレーンデバイス。
6. 前記画素（１４）のイネーブルメント及び／又はディスエーブルメントに対する前記画素は、実質的に、同一の画素特性を含む前記画素（１４）に対してアドレス指定され、及び／又は、同一の画素値（１５）を含む前記画素（１４）は、前記バックプレーンデバイス（１６）の１つの動作モード、及び／又は、実質的に同一時刻における前記バックプレーンデバイス（１６）の別の動作モード、及び／又は、ある期間における前記バックプレーンデバイス（１６）の更に別の動作モード、及び／又は、画素値（１５）が１つの画素（１４）にのみ割り当てられる時間において互いに時間的に近接して前記アドレス指定されることを特徴とする請求項１乃至５のうちいずれか１項に記載のバックプレーンデバイス。
7. 前記少なくとも１つのドライバは、光源（Ｄｉ，５００）を流れる前記電流が、特に、前記画素（１４）が起動される予め決定可能な期間の間に実質的に一定値を含むように構成されることを特徴とする請求項１乃至６のうちいずれか１項に記載のバックプレーンデバイス。
8. 電流特性（１０）は、前記光源マトリクス（１２）の予め決定可能な光源（１４）に適用され、前記電流特性（１０）は、電流ランプアップ関数及び／又は電流ランプダウン関数、及び／又は、のこぎり歯関数であり、及び／又は、前記電流特性（１０）は、前記光源の通常の駆動特性と比較してより短い所定の起動時間の間により高い電流値を含み、及び／又は、前記電流特性（１０）は、前記光源の通常の駆動特性と比較してより長い所定の起動時間の間により低い電流値を含むことを特徴とする請求項１乃至７のうちいずれか１項に記載のバックプレーンデバイス。
9. 電流特性（１０）は、前記光源マトリクス（１２）の予め決定可能な光源（１４）に適用され、前記電流特性（１０）は、時間において可変であり、主に数学的な単調関数の特性、特に、単調増加又は単調減少を有することを特徴とする請求項１乃至８のうちいずれか１項に記載のバックプレーンデバイス。
10. 少なくとも１つのアナログ線（２２）に適用される前記生成された電流特性（１０）は、前記画素（１４）のアドレッシングの順序を決定することを特徴とする請求項１乃至９のうちいずれか１項に記載のバックプレーンデバイス。
11. 決定されている前記画素アドレスは、前記ｘ方向及び前記ｙ方向に対して生成され、画素値（１５）を画素（１４）に前記割り当てることは、前記ｘ方向及び前記ｙ方向に対してランダムアクセス方式で実行されることを特徴とする請求項１乃至１０のうちいずれか１項に記載のバックプレーンデバイス。
12. 少なくとも１つのイネーブル線（３０）及び／又は少なくとも１つのアナログ線（２２）を備え、全ての画素回路はイネーブル線（３０）及び／又はアナログ線（２２）に接続されることを特徴とする請求項１乃至１１のうちいずれか１項に記載のバックプレーンデバイス。
13. 少なくとも１つの画素アドレッシング手段（２４）を備え、画素アドレッシング手段（２４）は、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）を含み、全ての画素回路（２０、３２、３４、３６）は、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）に接続されることを特徴とする請求項１乃至１２のうちいずれか１項に記載のバックプレーンデバイス。
14. 前記画素アドレッシング手段（２４）は、少なくとも１つのｘアドレス復号器と少なくとも１つのｙアドレス復号器とを備え、前記ｘアドレス復号器は、前記ｘアドレッシング線（２６）に接続され、前記ｙアドレス復号器は、前記ｙアドレッシング線（２８）に接続されることを特徴とする請求項１乃至１３のうちいずれか１項に記載のバックプレーンデバイス。
15. 前記ｘアドレス復号器及び／又は前記ｙアドレス復号器は、前記バックプレーンデバイス（１６）とは別に配列され、又は、前記ｘアドレス復号器及び／又は前記ｙアドレス復号器は、前記バックプレーンデバイス（１６）の外側エッジに配置され、又は、前記ｘアドレス復号器及び／又は前記ｙアドレス復号器は、前記画素（１４、２０、３２、３４、３６）の間の前記バックプレーンデバイス（１６）に配置されることを特徴とする請求項１４に記載のバックプレーンデバイス。
16. 画素回路（２０、３２、３４、３６）は、３つのＴＦＴ（１００、２００、３００）を備え、前記第１のＴＦＴ（１００）は、前記イネーブル線（３０）、ｘアドレッシング線（２６）及び前記第２のＴＦＴ（２００）に接続され、前記第２のＴＦＴ（２００）は、前記第１のＴＦＴ（１００）、ｙアドレッシング線（２８）及び前記第３のＴＦＴ（３００）に接続され、前記第３のＴＦＴ（３００）は、前記第２のＴＦＴ（２００）に接続され、前記第３のＴＦＴ（３００）は、前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間の電気的な接続を切り替えるように構成されることを特徴とする請求項１２乃至１５のうちいずれか１項に記載のバックプレーンデバイス。
17. 画素回路（２０、３２、３４、３６）は、３つのＴＦＴ（１００、２００、３００）を備え、２つの画素（１４、２０、３２）が互いに隣接して配置され、且つ、前記同一のｙアドレッシング線（２８）によってアドレス指定される場合、前記第１の画素（２０）の前記第１のＴＦＴ（１００）は、イネーブリング機能として前記第２の画素（３２）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第１の画素（２０）の前記第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第２のＴＦＴ（２００）は、前記第１の画素（２０）の前記第１のＴＦＴ（１００）、前記第１の画素（２０）のｘアドレッシング線（２６）及び前記第１の画素（２０）の前記第３のＴＦＴ（３００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間の電気的な接続を切り替えるように構成され、前記第２の画素（３２）の前記第１のＴＦＴ（１００）は、イネーブリング機能として前記第１の画素（２０）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第２のＴＦＴ（２００）は、前記第２の画素（３２）の前記第１のＴＦＴ（１００）、前記第２の画素（３２）のｘアドレッシング線（２６）及び前記第２の画素（３２）の前記第３のＴＦＴ（３００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間の電気的な接続を切り替えるように構成されることを特徴とする請求項１２乃至１６のうちいずれか１項に記載のバックプレーンデバイス。
18. 画素回路（２０、３２、３４、３６）は、３つのＴＦＴ（１００、２００、３００）を備え、４つの画素（２０、３２、３４、３６）が互いに隣接して配置され、且つ、前記同一のｙアドレッシング線（２８）によってアドレス指定される場合、前記第１の画素（２０）の前記第１のＴＦＴ（１００）は、イネーブリング機能として前記第３の画素（３４）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第１の画素（２０）の前記第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第２のＴＦＴ（２００）は、前記第１の画素（２０）の前記第１のＴＦＴ（１００）、前記第１の画素（２０）のｘアドレッシング線（２６）及び前記第１の画素（２０）の前記第３のＴＦＴ（３００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間の電気的な接続を切り替えるように構成され、前記第２の画素（３２）の前記第１のＴＦＴ（１００）は、イネーブリング機能として前記第１の画素（２０）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第２のＴＦＴ（２００）は、前記第２の画素（３２）の前記第１のＴＦＴ（１００）、前記第２の画素（３２）のｘアドレッシング線（２６）及び前記第２の画素（３２）の前記第３のＴＦＴ（３００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間の電気的な接続を切り替えるように構成され、前記第３の画素（３４）の前記第１のＴＦＴ（１００）は、イネーブリング機能として前記第４の画素（３６）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第３の画素（３４）の前記第２のＴＦＴ（２００）に接続され、前記第３の画素（３４）の前記第２のＴＦＴ（２００）は、前記第３の画素（３４）の前記第１のＴＦＴ（１００）、前記第３の画素（３４）のｘアドレッシング線（２６）及び前記第３の画素（３４）の前記第３のＴＦＴ（３００）に接続され、前記第３の画素（３４）の前記第３のＴＦＴ（３００）は、前記第３の画素（３４）の前記第２のＴＦＴ（２００）に接続され、前記第３の画素（３４）の前記第３のＴＦＴ（３００）は、前記第３の画素（３４）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間の電気的な接続を切り替えるように構成され、前記第４の画素（３６）の前記第１のＴＦＴ（１００）は、イネーブリング機能として前記第２の画素（３２）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第４の画素（３６）の前記第２のＴＦＴ（２００）に接続され、前記第４の画素（３６）の前記第２のＴＦＴ（２００）は、前記第４の画素（３６）の前記第１のＴＦＴ（１００）、前記第４の画素（３６）のｘアドレッシング線（２６）及び前記第４の画素（３６）の前記第３のＴＦＴ（３００）に接続され、前記第４の画素（３６）の前記第３のＴＦＴ（３００）は、前記第４の画素（３６）の前記第２のＴＦＴ（２００）に接続され、前記第４の画素（３６）の前記第３のＴＦＴ（３００）は、前記第４の画素（３６）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間の電気的な接続を切り替えるように構成されることを特徴とする請求項１２乃至１６のうちいずれか１項に記載のバックプレーンデバイス。
19. 画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）及び前記同一の画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）は、デュアルゲートＴＦＴに結合されることを特徴とする請求項１２乃至１８のうちいずれか１項に記載のバックプレーンデバイス。
20. ｘアドレッシング線（２６）又はｙアドレッシング線（２８）は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のゲート（Ｇ）と接続される、又は、前記画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）のゲート（Ｇ）又は請求項１９に記載の前記デュアルゲートＴＦＴのゲートに接続されることを特徴とする請求項１３乃至１９のうちいずれか１項に記載のバックプレーンデバイス。
21. イネーブル線（３０）又はイネーブル線（３０）として動作する前記ｘアドレッシング線（２６）は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のソース（Ｓ）と接続され、及び／又は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のドレイン（Ｄ）は、前記同一の画素の前記第２のＴＦＴ（２００）のソース（Ｓ）に接続され、及び／又は、画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）のドレイン（Ｄ）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のゲート（Ｇ）に接続されることを特徴とする請求項１２乃至２０のうちいずれか１項に記載のバックプレーンデバイス。
22. 前記アナログ線（２２）は、画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のソース（Ｓ）に接続され、且つ、前記接地（ＧＮＤ）に接続されている前記同一の画素（２０、３２、３４、３６）の前記光源（５００）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のドレイン（Ｄ）と接続される、又は、画素（２０、３２、３４、３６）の前記光源（５００）に接続されている前記アナログ線（２２）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のソース（Ｓ）に接続され、且つ、前記接地（ＧＮＤ）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のドレイン（Ｄ）と接続されることを特徴とする請求項１２乃至２１のうちいずれか１項に記載のバックプレーンデバイス。
23. 所定の期間の間、特にフレーム時間の一部の時間の間に適用される画素（１４）の測定機能を含む画素測定方式を含み、画素（１４）の前記画素測定は、前記画素（１４）に接続されている前記少なくとも１つのドライバを用いて実行されることを特徴とする請求項１乃至２２のうちいずれか１項に記載のバックプレーンデバイス。
24. 画素回路網（２０、３２、３４、３６）の前記伝送トランジスタ（３００）のゲート（Ｇ）は、前記画素（１４）の前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）をアドレス指定することで前記イネーブル線（３０）に接続され、第１（０Ｖ）の電圧値〜第２の電圧値（Ｖｍａｘ）の上昇又は低下する電圧値を適用することを含む可変電圧機能は、前記イネーブル線（３０）に適用され、測定手段は、電流が前記画素（１４）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間を流れる、又は、これ以上流れない前記可変電圧機能の電圧値を測定するように構成されることを特徴とする請求項２３に記載のバックプレーンデバイス。
25. 画素（１４）の前記画素回路（２０、３２、３４、３６）は、その画素（１４）の前記光源（５００）を介して接地（ＧＮＤ）への前記アナログ線（２２）からの電流の流れがイネーブルにされるように前記アドレッシング手段によってアドレス指定され、電流機能は、前記アナログ線（２２）上に適用され、前記電流機能は、第１（０ｍＡ）の電流値〜第２の電流値の上昇又は低下する電流値を適用することを含み、測定手段は、前記画素（１４）の前記光源（５００）を介して前記接地（ＧＮＤ）への前記アナログ線（２２）との間を流れる前記実際の電流を測定することを特徴とする請求項２３又は２４に記載のバックプレーンデバイス。
26. ａ−Ｓｉ、ａ−酸化、ポリ−Ｓｉ又は有機電子材料から構成される回路を含むことを特徴とする請求項１乃至２５のうちいずれか１項に記載のバックプレーンデバイス。
27. 前記光源マトリクス（１２）及び／又は前記バックプレーンデバイス（１６）は、画素（１４）の少なくとも２つのクラスタ（１８）のクラスタ配列を含み、各クラスタ（１８）は、アナログ線（２２）及び前記クラスタ（１８）の前記画素（１４）をアドレス指定する画素アドレッシング手段を含むことを特徴とする請求項１乃至２６のうちいずれか１項に記載のバックプレーンデバイス。
28. 前記クラスタ（１８）は、互いに個別に制御され、及び／又は、前記光源マトリクス（１２）の接続領域及び隣接領域を形成する複数の画素（１４）は、クラスタ１８を形成し、そのような領域は、矩形形状、正方形形状、ハニカム形状を有してもよく、クラスタ１８は、前記光源マトリクス（１２）の全幅又は全長に及ばないのが好ましいことを特徴とする請求項２７に記載のバックプレーンデバイス。
29. 特にシーン又はコンテンツの２次元表現及び／又は３次元表現を生成する表示装置用の光源マトリクスであって、請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイス（１６）を備えることを特徴とする光源マトリクス。
30. シーンの２次元表現及び／又は３次元表現を生成する表示装置、特に立体表示装置又はホログラム表示装置であって、請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイス（１６）又は請求項２９に記載の光源マトリクス（１２）を備えることを特徴とする表示装置。
31. 光源マトリクス用のバックプレーンデバイスを操作する方法、特に請求項１乃至２８のうちいずれか１項に記載のバックプレーンデバイス（１６）を操作する方法であって、光源（Ｄｉ，５００）は、ＬＥＤ又はＯＬＥＤであることが好ましく、前記バックプレーンデバイス（１６）の画素回路（２０、３２、３４、３６）は、前記光源（Ｄｉ，５００）を制御する前記光源マトリクス（１２）の光源（Ｄｉ，５００）に割り当てられ、１つの光源（Ｄｉ，５００）及び１つの画素回路（２０、３２、３４、３６）は、画素（Ｐｘｙ，１４）を構成し、前記光源マトリクス（１２）の前記画素（Ｐｘｙ，１４）又は前記光源マトリクス（１２）のクラスタ（１８）の前記画素（Ｐｘｙ，１４）は、画素特性に従って分類され、前記光源（Ｄｉ，５００）をｏｎ及び／又はｏｆｆする順序は、前記画素特性に依存し、必ずしも前記バックプレーンデバイス（１６）上の前記画素（Ｐｘｙ，１４）の場所に依存せず、前記光源（Ｄｉ，５００）に印加されている電流（Ｉ＿ａｎａｌｏｇ）は、少なくとも１つのドライバによって制御され、前記少なくとも１つのドライバは、少なくとも１つの画素（Ｐｘｙ，１４）に電気的に接続可能であり、前記画素（Ｐｘｙ，１４）の前記画素回路（２０、３２、３４、３６）に属していないことを特徴とする方法。
32. 光源アレイ又は光源マトリクス（１２）、特にシーン又はコンテンツの２次元表現及び／又は３次元表現を生成する表示装置における光源マトリクス（１２）用のバックプレーンデバイスであり、前記光源マトリクス（１２）が、画素アドレスを有し、且つ、画素値（１５）を前記画素（１４）に割り当てる前記バックプレーンデバイス（１６）によって電子制御可能な画素（１４）を含み、前記バックプレーンデバイス（１６）が画素（１４）ごとに少なくとも１つの光源（Ｄｉ，５００）、少なくとも１つのアドレス線（２２）及び少なくとも１つの画素アドレッシング手段（２４）を含むバックプレーンデバイスであって、そのような画素アドレッシング手段（２４）は、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）を含み、全ての画素（１４）は、アナログ線（２２）、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）に接続され、画素値割り当て方式として、生成手段が前記少なくとも１つのアドレス線（２２）に適用される電流特性（１０）を生成するように構成されるため、前記電流特性（１０）は、前記画素（１４）に割り当てられる前記画素値（１５）に依存し、前記バックプレーンデバイス（１６）は、前記画素アドレスが画素アドレッシング方式として前記生成された電流特性（１０）に依存して決定され、且つ、前記生成された電流特性（１０）が前記画素値（１５）を前記画素（１４）に割り当てるために前記少なくとも１つのアナログ線（２２）に適用されるように構成されることを特徴とするバックプレーンデバイス。