KR101978522B1 - 백플레인 장치 - Google Patents

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KR101978522B1
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로버트 미스바흐
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시리얼 테크놀로지즈 에스.에이.
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Abstract

본원 발명은 광원 매트릭스(12)를 위한 백플레인 장치(16)에 관한 것이다. 광원(Di, 500)은 바람직하게 LED 또는 OLED이다. 백플레인 장치(16)의 픽셀 회로망(20, 32, 34, 36)은 광원(Di, 500)을 제어하기 위해서 광원 매트릭스(12)의 광원(Di, 500)에 대해서 할당된다. 하나의 광원(Di, 500) 및 하나의 픽셀 회로망(20, 32, 34, 36)이 픽셀(Pxy, 14)을 구성한다. 광원 매트릭스(12)의 픽셀들(Pxy, 14)이 픽셀 특성에 따라서 분류된다. 광원(Di, 500) 온 및/또는 오프 스위칭 순서는 픽셀 특성에 의존하고 상기 백플레인 장치(16) 상의 픽셀(Pxy, 14)의 위치에 필수적으로 의존하지 않는다. 광원들(Di, 500)로 인가되는 전류(I_analog)는 적어도 하나의 드라이버에 의해서 제어된다. 적어도 하나의 드라이버가 적어도 하나의 픽셀(Pxy, 14)에 전기적으로 연결될 수 있다. 적어도 하나의 드라이버가 픽셀(Pxy, 14)의 픽셀 회로망(20, 32, 34, 36)에 속하지 않는다.

Description

백플레인 장치{BACKPLANE DEVICE}
본원 발명은 광원 어레이를 위한 또는 광원 매트릭스를 위한 백플레인 장치뿐만 아니라 광원 어레이를 위한 또는 광원 매트릭스를 위한 백플레인을 구동하는 방법에 관한 것이다. 특히, 본원 발명은 LEDs(발광 다이오드) 또는 OLEDs(유기 발광 다이오드)인 광원들의 어레이 또는 매트릭스를 위한 백플레인 장치에 관한 것으로서, 2-차원적인 또는 3-차원적인 정보, 이미지들 및 장면들과 비디오 시퀀스들을 디스플레이하기에 적합한 디스플레이를 위해서 사용될 수 있는 백플레인 장치에 관한 것이다. LEDs 또는 OLEDs인 광원들의 어레이 및 매트릭스를 가지는 백플레인 장치들은, 예를 들어 본원에서 참조로 포함되는 WO 2006/066919 A1 호에 개시된 것과 같은, 특히 홀로그램 디스플레이 적용예들에서 적용될 수 있을 것이다. 그러한 적용예들의 경우에, 높은 프레임 레이트(rate)가 요구될 것인데, 이는 특히 한 명 이상의 관찰자들을 위해서 가상 관찰차 윈도우들(virtual observer windows; VOW)이 시간 순차적인 방식으로 생성되어야 할 것이기 때문이다. 본원 발명에 따른 백플레인 장치는 또한 3-차원적인 정보, 이미지들 및 장면들 그리고 비디오 시퀀스들을 스테레오스코픽 또는 오토스테레오스코픽(autostereoscopic) 디스플레이로 디스플레이하기에 적합한 디스플레이에 대해서 적용될 수 있을 것이다.
OLEDs은 텔레비전 스크린들, 컴퓨터 모니터들, 모바일 폰 및 PDAs와 같은 소형 휴대용 시스템 스크린들, 시계들, 광고, 정보 및 표시에서 이용된다. OLEDs이 비교적 초기의 개발 단계이기 때문에, 그들은 통상적으로 점-광원들로서 유사하게 디자인된 무기 솔리드-스테이트 기반의 LEDs 보다 단위 면적당 적은 광을 방출한다.
OLEDs 디스플레이는 백라이트 없이 기능하고 그에 따라 깊은 블랙 레벨들을 디스플레이할 수 있고 기존의 액정 디스플레이들 더 얇고 더 가벼울 수 있다. 유사하게, 어두운 실내와 같이 주변 광이 적은 조건들에서, OLED 스크린은 냉 음극 형광 램프들을 이용하는 LCD 스크린 또는 보다 최근에 개발된 LED 백라이트 더 높은 콘트라스트 비율을 달성할 수 있다.
OLED 디스플레이들은 수동-매트릭스 또는 능동 매트릭스 어드레싱 방식들을 이용할 수 있다. 능동-매트릭스 OLEDs(AMOLED)는 각각의 개별적인 픽셀을 온 또는 오프 스위칭하기 위해서 박막 트랜지스터 백플레인 장치를 필요로 하고, 보다 높은 해상도 및 보다 큰 크기의 디스플레이들을 제조할 수 있게 한다. 특히, 본원 발명은 AMOLED 백플레인 장치에 관한 것이고, 예를 들어, 특히 OLEDs의 어레이 및 매트릭스를 구동 및/또는 제어하기 위한 전기 회로망에 관한 것이다.
동작 중에, 전입이 OLED에 걸쳐서 인가되고, 그에 따라 양극이 음극에 대해서 양의 상태가 된다. 전자들이 음극에서 유기 층의 가장 낮은 비점유(unoccupied) 분자 궤도들(LUMO) 내로 주입되고 양극에서 가장 높은 점유된 분자 궤도들(HOMO)로부터 회수됨에 따라, 전자들의 전류가 음극으로부터 양극으로 장치를 통해서 유동한다. 이러한 후자의 프로세스는 또한 HOMO 내로 전자 홀들을 주입하는 것으로 설명될 수 있을 것이다. 정전기력은 전자들 및 홀들이 서로를 향하게 하고, 그들이 재조합되어 전자 및 홀의 여기(exitation), 속박 상태(bound state)를 형성한다. 이는 방출 층에 더 근접하여 발생하는데, 이는 유기 반도체들에서 홀들이 일반적으로 전자들 더 잘 이동될 수 있기 때문이다. 이러한 여기된 상태의 붕괴(decay)는 전자의 에너지 레벨들의 방출(relaxation)을 초래하고, 가시광선 범위 내의 주파수를 가지는 복사선의 방출이 수반된다. 이러한 복사선의 주파수는 재료의 밴드 갭에 의존하고, 이러한 경우에, HOMO와 LUMO 사이의 에너지 차이에 의존한다.
TV와 같은 고해상도 디스플레이의 경우에, TFT 백플레인은 픽셀들을 정확하게 구동할 필요가 있다. 현재, 저온 다결정 실리콘 LTPS-TFT가 상용 AMOLED 디스플레이들에 대해서 사용되고 있다. LTPS-TFT 는 디스플레이의 성능의 변동(variation)을 가지고, 그에 따라 여러 가지 보상 회로들이 개발되었다. LTPS를 위해서 사용되는 엑시머 레이저의 크기 한계로 인해서, AMOLED 크기가 제한되었다. 평판 크기와 관련된 장애를 해결하기 위해서, 비정질-실리콘/미세결정-실리콘 백플레인들이 대향 디스플레이 프로토타입 전시품들에서 보고되었다.
TFT 백플레인 기술은 가요성 AMOLED 디스플레이들의 제조를 가능하게 하는 핵심이다. 2개의 주요 TFT 백플레인 기술들(폴리-실리콘(poly-Si) 및 비정질 실리콘(a-Si))이 오늘날의 AMOLEDs에서 이용된다. 이러한 기술들은 가요성 AMOLED 디스플레이들을 생산하기 위해서 가요성 플라스틱 기판 상에 직접적으로, 저온에서(< 150 ℃), 요구되는 능동 매트릭스 백플레인들을 제조할 수 있는 가능성을 제공한다.
수동-매트릭스 OLED 디스플레이들은 이제, 예를 들어, 모바일 폰들에서 이용되고 있다. 통상적인 수동-매트릭스 어드레싱이 디스플레이 제조를 단순화시키지만, 열들(rows)의 수가 수백 개로 제한된다. 어드레싱될 때에만 OLED가 온(ON)되기 때문에, 평균 밝기 레벨을 얻기 위해서는 높은 피크 전류들이 요구된다. 열 라인 저항, 행 라인 저항, 및 여러 가지 OLED 전기 특성들은 디스플레이 휘도, 크기, 포맷, 및 효율을 제한한다. 그러나, 매우-높은(high)-정보 콘텐츠 디스플레이들의 경우에, 이러한 접근 방법들의 비용은 장애가 되기 쉽다.
박막 트랜지스터(TFT) 능동-매트릭스 백플레인들은 디스플레이 콘텐츠, 크기, 포맷, 휘도, 및 효율의 한계들을 사실상 배제할 수 있다. 대형의 고해상도 AMOLED TFT 디스플레이들은 능동-매트릭스 TFT 백플레인들이 능동-매트릭스 TFT 백플레인들과 함께 시연되어 있다. 이제까지 시연된 가장 큰 AMOLED 디스플레이 중 하나는, 예를 들어, 피크 휘도(>500 cd/m2), 효율 >20 cd/A NTSC 화이트(white)의 20-인치 대각선의 HDTV 포맷들을 달성하기 위해서 a-Si TFT 백플레인들을 이용한다. TFT 능동-매트릭스 백플레인들은 초기에 대형 크기 및 고해상도 액정 디스플레이들(LCDs)을 제조하기 위해서 개발되었다. 픽셀 회로는 픽셀 LC 전극 및 스토리지 커패시터에 연결된 TFT로 단순히 구성된다. 사용된 액정 재료들의 임피던스는 커패시터의 임피던스이며, 그 값은 굴절률이 변화됨에 따라 인가된 전압의 함수로서 변화된다. TFT 성능은 열 시간(row time) 내에서 스토리지-커패시터 전압 및 LC 전압을 안정화시키기에 충분하다. 픽셀 TFT가 온 되고 전도하는 시간의 백분율은 매우 작다(~ 0.1 -1%). LC 내의 이온 플레이팅(plating)으로 인한 이미지 고착(sticking)을 회피하기 위해서, 인가된 데이터 및 LC 전압들이 프레임마다 교번적으로 극성을 바꾼다(alternate). 정시에(on time) 낮은 듀티 인자(duty factor) 및 데이터 전압들을 교번화하는 것은 AMLCDs 에서의 긴 동작 수명들을 위한 문턱값(threshold) 전압과 같은 트랜지스터 특성들을 안정화시키는 경향을 가진다.
TFTs를 가지는 OLEDs 를 균일하게 구동시키는 것은 액정들을 구동시키는 것 더 어렵다. 그 주된 이유들은 (1) OLED 전류-의존성 휘도(luminance) 또는 밝기, (2) 큰 게이트-대-드레인 커패시턴스(Cgd) 및 게이트-대-소스 커패시턴스(Cgs)를 가지는 큰 TFT 치수들, 및 (3) 문턱값 전압 및 이동성 변동들이다. OLED를 희망하는 휘도 레벨들로 효과적으로 구동하기 위해서, 구동 TFT는 프레임 타임의 큰 부분에 걸쳐서 연속적으로 전류를 제공하여야 한다. 픽셀 영역은 TFTs의 수량 및 그들의 폭들을 제한하고, 이는 TFT 트랜스컨덕턴스(transconductance)에 직접적으로 비례한다. 결과적으로, OLED 구동 TFT 트랜스컨덕턴스가 제한될 수 있다. 저온 폴리실리콘(LTPS)의 전자 이동도(μ)가 비정질-실리콘(a-Si)의 전자 이동도 보다 10배 내지 100배 더 클 수 있다. 결과적으로, LTPS TFT 폭들은 더 작을 수 있고, 추가적인 오류 교정을 위해서 픽셀 영역 내에 보다 많은 TFTs 를 허용할 가능성을 가진다. 또한, LTPS TFT 온-레지스턴스(on-resistance)가 낮을 수 있고, 이는 보다 양호한 전력-효율적 동작을 초래한다. 높은 게이트 커패시턴스들의 결과로서, TFT 온/오프 스위칭이 큰 전압 오프셋을 생성할 수 있다. 그에 따라, 오프셋 교정이 요구된다. OLED 특성들은 구동 전류에 의해서 유발되는 온도 상승에 따라서 변화된다. 이는 이전의 상태에 의존하는 휘도를 초래할 수 있다. 전자 이동도(μ) 및 Vt(문턱값-전압)의 픽셀-대-픽셀 변동들이 또한 원치 않는 휘도 변동들을 부가한다. LTPS를 가지면, 초기 Vt 및 이동도 변동들이 존재하는데, 이는 입자 크기 및 경계(boundary) 변동들 때문이다. 대조적으로, 대부분의 a-Si 프로세스들에서, 초기 Vt 및 μ가 백플레인 내에서 균일하다. 시간-관련된 전기적 스트레스는 큰 Vt 변동들을 생성할 수 있는 한편, 전형적으로 이동도는 거의 이탈되지 않는다. 최적화된 AC 단자 전압들은 시간-관련된 전기적 스트레스 변동들을 최소화하는데 도움이 된다.
단순한 픽셀 회로들을 이용하여 TFT 변동의 영향을 최소화하기 위한 여러 가지 기술들이 채용되었다. 예를 들어, 비디오에 대한 AMOLED 디스플레이의 이용을 제한하는 것은 모든 픽셀들이 동일한 전기적 스트레스를 받도록 보장할 수 있다. 하나의 방법에서, 그레이-레벨 이미지들을 획득하기 위해서, 비트들이 이진수-가중된 타이밍(binary-weighted timing)과 함께 어레이로 순차적으로 기록된다. 이는 고객-디자인형 프레임 버퍼(custom-designed frame buffer)를 필요로 한다. 다른 방법에서, 이진수 데이터 비트들이 디코딩되어 독립된 하위픽셀(subpixel) OLEDs를 구동한다. 저비용의 해결책은 아날로그 데이터를 픽셀 회로로 전송하는 것이고 OLED 구동 TFT 에서 Vt 및 전자 이동도(μ) 변동들에 대한 구동 방법 보상을 가지는 것이다. 그러한 고유의 낮은 제조 비용으로 인해서, OLEDs 를 구동하기 위한 a-Si 백플레인들이 관심을 받는다. 저비용의 강조는 또한 보다 단순한 구동 방법들과 함께 보다 단순한 전압-데이터 회로들을 요구한다.
그에 따라, 본원 발명의 목적은 전술한 단점들 중 적어도 하나를 극복하는 것이고, 특히 보다 단순한 구동 방법을 제공하는 것이다.
전술한 문제점은 광원 매트릭스를 위한 백플레인 장치에 의해서 해결된다. 광원은 LED 또는 OLED를 포함할 수 있을 것이다. 백플레인 장치의 픽셀 회로망은 광원을 제어하기 위해서 광원 매트릭스의 광원에 대해서 할당된다. 하나의 광원 및 하나의 픽셀 회로망이 픽셀을 구성한다. 광원 매트릭스의 클러스터의 또는 광원 매트릭스의 픽셀들이 픽셀 특성에 따라서 분류된다. 광원 온 및/또는 오프 스위칭 순서는 픽셀 특성에 의존하고 백플레인 장치 상의 픽셀의 위치에 필수적으로 의존하는 것은 아니다. 광원들로 인가되는 전류는 적어도 하나의 드라이버에 의해서 제어된다. 적어도 하나의 드라이버가 적어도 하나의 픽셀에 전기적으로 연결가능하고 적어도 하나의 드라이버가 픽셀의 픽셀 회로망에 속하지 않게 된다.
특히, 본원 발명에 따른 광원 매트릭스는, 특히 규칙적인(regular) 어레이로, 미리 결정가능한 방식으로 배열되는 광원들의 2-차원적인 매트릭스일 수 있다. 그 대신에, 광원 매트릭스가 1-차원적인 광원들의 매트릭스 또는 어레이일 수 있다. 본원 발명의 견지에서 "전류 특성"이라는 용어는, 특정 기간 동안 일정한 전류 값을 포함할 수 있으나 또한 특정 기간 동안 가변적일 수 있는 전류 함수(function)로서 이해될 수 있을 것이다. 본원 발명과 관련된 "픽셀 값을 픽셀로 할당한다"는 문구는, 전류가 픽셀의 광원으로 인가된다는 것으로, 그리고 결과적으로 픽셀의 광원을 통한 전류 유동을 초래하는 것으로 이해될 수 있을 것이다. 그러한 픽셀 값은, 본원 발명에 따른 백플레인에 의해서 동작되는 광원 매트릭스의 종류에 따라서, 광원 매트릭스의 픽셀이 예를 들어 밝기 값 또는 색채 값을 나타내게 유도한다.
백플레인 장치의 단일 픽셀들이 열 마다(row by row) 순차적으로 어드레싱되고 어드레싱된 열 내에서 픽셀 마다 동시에 어드레싱되는 종래 기술의 백플레인 장치들, 예를 들어, 능동 매트릭스 백플레인들의 픽셀 어드레싱 방식을 따르는 대신에, 본원 발명은 완전히 다른 픽셀 어드레싱 방식을 이용한다. 광원 매트릭스의 또는 광원 매트릭스의 클러스터의 픽셀들이 픽셀 특성들에 따라서 분류된다. 그러한 픽셀 특성은, 예를 들어, 픽셀에 대해서 할당된 픽셀 값, 다시 말해서 픽셀의 밝기일 수 있을 것이다. 픽셀 특성들에 대한 다른 예들이 이하에 기재되어 있다. 광원들의 온 및/또는 오프 스위칭의 순서는 픽셀 특성에 의존하고 백플레인 장치 상의 픽셀의 위치에 필수적으로 의존하는 것은 아니다. 광원 매트릭스로 디스플레이하고자 하는 정보 또는 이미지에 따라서, 열 마다 및 픽셀 마다가 아니라 랜덤 방식으로, 광원 매트릭스의 단일 픽셀들이 어드레싱되거나 또는 활성화 및/또는 비활성화될 수 있다. 특히 능동 매트릭스 백플레인 및 OLEDs를 광원들로서 포함하는 종래 기술에 따른 광원 매트릭스에서, 단일 광원으로 인가되는 전류의 값은 일반적으로 이러한 단일 광원의 픽셀의 회로 내에 아날로그 값으로서 저장된다. 그러나, 픽셀 회로의 이러한 부분은 픽셀의 광원을 통해서 유동하는 전류를 제어하는 픽셀의 드라이버 부분으로 간주될 수 있을 것이다. 본원 발명의 백플레인 장치는, 광원들로 인가되는 전류가 적어도 하나의 드라이버에 의해서 제어된다는 점에서, 상기 접근 방식과 상이하고, 상기 적어도 하나의 드라이버는 픽셀의 픽셀 회로망에 속하지 않는 적어도 하나의 픽셀로 전기적으로 연결될 수 있다. 그에 따라, 픽셀의 픽셀 회로망이 덜 복잡하고 아날로그 신호를 저장하도록 구성될 필요가 없게 된다. 픽셀의 픽셀 회로망은 해당 픽셀의 광원을 통해서 유동하는 전류의 양을 제어하기 위한 드라이버 부분을 포함하지 않는다. 그에 따라, 픽셀 어드레싱이 픽셀 특성에, 예를 들어 픽셀들로 할당된 픽셀 값에 의존하여, 종래 기술의 시스템에서 사용되는 공통 아날로그 라인 상에서의 매우 높은 주파수의 고전류 값 변화들을 방지하고, 여기에서 - 픽셀들로 할당된 픽셀 값들에 따라서 - 예를 들어 하나의 픽셀에서 작은 전류의 픽셀 값 및 다음 픽셀에서 최대 전류가 2 클록 사이클들(clock cycles) 이내로 할당되어야 한다. 본원 발명에 따라서, 보다 낮은 주파수의 보다 작은 전류 값 변화를 포함하는 아날로그 라인들로 인가되는 전류 특성 또는 전류 함수를 가지도록 의도된다. 이는 전류 특성으로서 예를 들어 램프(ramp) 함수를 아날로그 라인으로 인가함으로써 달성될 수 있을 것이다. 이어서, 아날로그 라인으로 인가되는 전류 특성에 의존하여 그리고 특히 아날로그 라인으로 인가되는 실제 전류 값에 의존하여 단일 픽셀이 어드레싱된다. 다시 말해서, 특별한 픽셀에 대해서 할당되는 픽셀 값에 상응하는 전류 특성의 전류 값이 아날로그 라인으로 인가되는 시간에 그러한 특별한 픽셀이 어드레싱된다. 그에 따라, (적어도 픽셀 클록 범위와 관련하여) 아날로그 라인으로 인가되는 높은 주파수 전류 특성이 방지되고 그 대신에 매끄러운(smooth) 또는 보다 낮은 주파수의 전류 특성이 아날로그 라인으로 인가된다. 이러한 것을 실시하기 위해서, 아날로그 라인으로 인가되는 픽셀 특성에 의존하여 픽셀들의 어드레싱을 만드는 것이 필수적이고, 이는 랜덤 액세스와 유사한 픽셀 어드레싱을 유도할 수 있을 것이다. 이러한 것은 픽셀 회로망들의 어드레싱 라인들로 인가되는 높은 주파수의 신호들을 초래할 가능성이 매우 높다. 그러나, 이러한 것은 디지털 어드레싱 회로들 - 보다 높은 전류들 또는 전압들이 인가될 수 있는 아날로그 라인 회로가 아니다 - 과 관련되고, 그러한 디지털 어드레싱 회로들에는 동일한(낮은) 전압들의 디지털 신호들이 인가된다.
고해상도 디스플레이들의 경우에, 큰 픽셀 개구를 가지도록, 보다 작은 트랜지스터 및 라인 구조물 크기들을 가지는 것이 유리하다. 이러한 것은 발생가능한 최대 구동 전류들을 감소시킬 것이다. 이러한 것과 대조적으로, 현재의 디스플레이들은, 증가되는 라인들의 수에도 불구하고 프레임 레이트를 유지하기 위한 보다 신속한 전달 시간들을 달성하기 위해서보다 높은 전류들을 필요로 한다. 또한, 트랜지스터 구조물 크기를 감소시키는 것은 트랜지스터 게이트 커패시티를 감소시킨다. 본원 발명은 보다 작은 크기들로부터의 이점을 가지는데, 이는 보다 작은 게이트 커패시티들로 인해서 트랜지스터 스위칭 주파수들을 높일 수 있고, 전압 레벨들 및 전류를 낮출 수 있기 때문이다. 더 낮은 전압들 및 더 낮은 전류들은 현재의 구현예들에 대비하여 감소된 전력 소비를 초래한다.
픽셀에 대해서 할당되는 픽셀 값은 픽셀의 광원으로 인가되는 전류에 의존할 것이다. 전류 값이 높으면, 픽셀의 광원이 보다 밝아질 것이다. 대안적으로 또는 추가적으로, 픽셀로 할당되는 픽셀 값은 전류가 픽셀의 광원으로 인가되는 지속시간에 의존할 것이다. 예를 들어, 만약, 모든 픽셀에 대해서 평균적인 인에이블먼트 지속시간(enablement duration)이 주어진다면, 인에이블먼트 지속시간이 모든 픽셀에 대한 평균 인에이블먼트 지속시간 보다 짧아지도록 해당 픽셀을 제어함으로써, 낮은 픽셀 값이 그 픽셀로 할당될 수 있을 것이다. 이러한 픽셀의 인에이블먼트 지속시간이 짧아질수록, 이러한 픽셀에 의해서 대표되는 픽셀 값이 보다 작아진다. 모든 픽셀에 대한 그러한 평균 인에이블먼트 지속시간 이후의 공백(blank) 시간이 있는 경우에, 인에이블먼트 지속시간이 모든 픽셀에 대한 평균 인에이블먼트 지속시간 더 길어지도록 그리고 공백 시간 내로 연장되도록 해당 픽셀을 제어함으로써, 보다 큰 픽셀 값이 그 픽셀로 할당될 수 있을 것이다.
광원, 특히 OLED는 문턱값 또는 플럭스 전압을 포함할 수 있을 것이다. 그러한 광원의 문턱값은 픽셀 특성으로서 간주될 수 있을 것이다. 그에 따라, 본원 발명의 바람직한 실시예에서 그리고 특별한 픽셀 특성의 분류로서, (예를 들어, 광원 매트릭스의 제조 중의 초기 교정 단계에서) 광원 매트릭스의 모든 광원들의 문턱값들이 측정되고, 광원들의 문턱값들이 가장 낮은(가장 높은) 문턱값으로부터 가장 높은(가장 낮은) 문턱값으로 분류될 수 있을 것이고, 그리고 그 문턱값들이 개별적인 픽셀들의 어드레스들과 함께 저장된다. 이어서, 광원 온 및/또는 오프 스위칭 순서 - 및 그에 따라 광원 매트릭스의 픽셀들을 어드레싱하는 순서에 영향을 미친다 - 는 이러한 특별한 픽셀 특성들, 즉 광원 매트릭스의 모든 광원들의 문턱값들에 의존하고, 백플레인 장치 상의 픽셀의 위치에는 필수적으로 의존하는 것이 아니다.
본원 발명의 다른 바람직한 실시예에 따라서 그리고 특별한 픽셀 특성의 다른 분류로서, 픽셀 특성은 픽셀의 광원 매트릭스를 동작시키는 전류 값 또는 밝기 일 수 있을 것이다. 모든 광원들, 및 특히 모든 OLEDs가 거의 동일한 전류-밝기 응답 곡선(또는 특성 곡선)을 가지는 경우에, 광원 매트릭스의 픽셀로 인가되는 전류 값은 이러한 픽셀의 광원의 밝기와 직접적으로 관련되고 그에 따라 이러한 픽셀로 할당되는 픽셀 값과 직접적으로 관련된다. 그러한 경우에, 광원들 온 및/또는 오프 스위칭 순서는 이러한 특별한 픽셀 특성 즉, 인가되는 광원들의 밝기 또는 광원 매트릭스의 광원들을 통해서 유동하는 전류 값에 의존한다. 광원 매트릭스의 광원들의 전류-밝기 응답 곡선이 서로 다른 경우에, 이러한 특별한 픽셀 특성이 또한 인가될 것이나, 광원 매트릭스의 광원들의 전류-밝기 응답 곡선의 측정하기 위해서 그리고 그러한 측정의 결과를 저장하기 위해서 교정 단계가 도입되어야 할 것이다. 광원 매트릭스의 광원들의 상이한 전류-밝기 응답 곡선들이 픽셀들의 어드레싱 순서에 영향을 미칠 수 있을 것이다.
바람직한 실시예에서, 픽셀의 광원이 미리-결정된 시간 기간 동안 동작된다. 이러한 것은, 특별한 픽셀 특성에 따른 광원들의 스위칭 순서가 결정되고 그러한 방식으로 개별적으로 실행되면 실현될 수 있을 것이고, 이어서, - 예를 들어, 인가되는 픽셀의 광원의 밝기 또는 픽셀 값에 의존하여 - 픽셀들의 광원들이 미리-결정된 시간 기간 동안 동작된다. 이러한 실시예에서, 그에 따라, 픽셀의 광원이 보다 긴 시간 기간 동안 인에이블링될 수 있거나 또는 동작될 수 있을 것이고, 그리고 그에 따라, 보다 짧은 기간 동안 동작되기 때문에 보다 낮은 밝기 및 그에 따른 보다 낮은 픽셀 값을 가지는 다른 픽셀 더 밝은 값을 가지는 것으로 보여질 수 있을 것이다. 그러한 실시예에서, 광원 매트릭스의 모든 픽셀들의 광원들로 인가되는 전류가 본질적으로 동일한 전류 값을 포함할 수 있을 것이다. 그에 따라, 픽셀들의 광원들의 동작 지속시간은 픽셀들에 의해서 디스플레이되는 픽셀 값들을 결정한다.
바람직하게, 픽셀의 인에이블먼트 및/또는 디스에이블먼트에 대한 픽셀들의 어드레싱은 동일한 픽셀 특성들을 포함하는 픽셀들에 대해서 본질적으로 실행된다. 동일한 픽셀 값을 포함하는 픽셀들의 어드레싱은 백플레인 장치의 하나의 동작 모드에서 서로에 대해서 순간적으로 근접하여(temporal proximity) 실시될 수 있다. 이러한 것은, 전류 특성이, 이하에서 설명되는 바와 같은, 램프 업(ramp up) 및 램프 다운(ramp down) 함수를 포함하는 경우에, 특히 적용될 수 있다. 백플레인 장치의 다른 바람직한 동작 모드에서, 동일한 픽셀 값이 할당되는 모든 픽셀들의 어드레싱이 본질적으로 동일한 시간에 실시된다. 많은 또는 모든 픽셀들이 동일한 픽셀 값으로 할당되어야 하는 경우에 또는 많은 또는 모든 픽셀들의 픽셀 값들이 미리 결정된 픽셀 값으로 리셋되어야 하는 경우에, 백플레인 장치의 그러한 동작 모드가 적용될 수 있을 것이다. 백플레인 장치의 또 다른 동작 모드에서, 동일한 픽셀 값이 할당되는 모든 픽셀들에 대한 어드레싱이 소정의 시간의 기간 동안 실시된다. 백플레인 장치의 이러한 동작 모드는, 한번에 하나의 픽셀 값이 단지 하나의 픽셀에 대해서 할당되는 경우에, 특히 적용될 수 있을 것이다. 이어서, 5개의 픽셀들이 동일한 픽셀 값으로 할당되어야 하는 경우에, 이러한 동작은 그 시간 기간이 되는 5 픽셀 기록 사이클들을 취할 것인데, 이는 한번에 하나의 픽셀 값이 단지 하나의 픽셀에 대해서만 할당되기 때문이다.
특히 픽셀이 활성화되는 미리-결정가능한 시간 기간 동안에, 광원을 통해서 흐르는 전류가 본질적으로 동일한 값을 가지도록, 백플레인 장치의 하나 이상의 드라이버가 구성될 수 있을 것이다. 그러한 실시예에서, 펄스 폭 변조 모드와 비교될 수 있을 정도로(comparable) 특별한 픽셀의 광원이 제어되고 그리고/또는 픽셀로 인가되는 전류가 본질적으로 제곱 함수(square function)를 포함하고, 만약 픽셀의 광원이 인에이블링된다면 그에 따라 전류가 이러한 광원을 통해서 흐른다면, 전류 값은 - 인에이블먼트 이후의 짧은 시간이 경과한 후 일 것이다 - 이러한 동작 시간 동안에 본질적으로 일정하다. 그러한 동작 모드는 일부 픽셀들 또는 광원 매트릭스의 광원들로 인가될 수 있을 것이다. 그 대신에, 모든 픽셀들 또는 광원 매트릭스의 광원들이 그러한 방식으로 제어될 수 있을 것이다. 만약 광원 매트릭스의 모든 픽셀들이 본질적으로 동일한 일정 전류 값으로 구동된다면, 단일 픽셀들이 활성화/인에이블링되는 상이한 시간 기간들에 의해서 픽셀들의 상이한 밝기 값들 또는 픽셀 값들이 달성된다.
전류 특성은 미리-결정가능한 광원 매트릭스의 광원들로 인가될 수 있을 것이다. 전류 특성은 전류 램프 업 함수 또는 전류 램프 다운 함수가 될 수 있을 것이다. 바람직하게, 양측의 조합이 적용되며, 즉 전류 램프 업 함수가 인가되고 그 이후에 전류 램프 다운 함수가 적용된다. 대안적으로 또는 추가적으로, 톱니형 함수가 적용될 수 있다. 그러한 톱니형 함수는 가파른 상승 엣지 및 서서히 감소하는 특성 또는 서서히 증가하는 특성과 그에 후속되는 가파른 하강 엣지 또는 서서히 증가하는 특성과 그에 후속되는 서서히 감소하는 특성을 포함할 수 있다. 일반적으로, 광원의 특정 밝기를 달성하기 위해서, 광원은 미리-결정가능한 활성화 시간 동안 미리-결정가능한 전류 값으로 구동된다. 그러한 미리-결정가능한 전류 값은 일반적으로 광원의 최소 및 최대 동작 전류 사이의 제한된 범위 내에 위치된다. 전류 특성은 광원의 일반적인 구동 성질들에 비해서 더 짧은 미리-결정된 활성화 시간 동안 더 높은 전류 값을 포함할 수 있을 것이다. 대안적으로 또는 추가적으로, 전류 특성은 광원의 일반적인 구동 성질들에 비해서 더 긴 미리-결정된 활성화 시간 동안 더 낮은 전류 값을 포함할 수 있을 것이다. 그러한 보다 높은 또는 보다 낮은 전류 값은, 특히 적절한 경우에는 언제나, 전술한 다른 전류 특성과 조합되어 적용될 수 있다.
일반적으로, 전류 특성은 시간에 따라서 가변적이고 수학적으로 단조적인(monotonic) 함수 또는 시리즈들의 특성을 주로 가진다. 이러한 것은, 전류 특성이 하나의 급격한 상승 및 하강 엣지들을 포함하지 않을 것임을 의미하지 않는다. 그러나, 하나의 급격한 상승 및 하강 엣지의 발행 이후에, 후속하는 전류 특성은 일반적으로 수학적으로 단조적인 함수 또는 시리즈들의 특성을 주로 가진다. 특히, 전류 특성은 단조적으로 증가 또는 단조적으로 감소될 수 있을 것이다. 일반적으로, 전류 특성은, 광원 매트릭스로 디스플레이하고자 하는 특별한 콘텐츠를 위해서 또는 특별한 적용을 위해서 필수적으로 실행되어야 할 임의의 전류 프로파일 또는 전류 흐름일 수 있다.
본원 발명의 특히 바람직한 실시예에 따라서, 적어도 하나의 아날로그 라인에 대해서 적용되는 생성된 전류 특성은 픽셀들의 어드레싱의 순서를 결정한다. 만약, 예를 들어, 적어도 하나의 아날로그 라인에 대해서 적용되는 생성된 전류 특성은 낮은 전류 값들로 시작하고 높은 전류 값들로 증가되는 램프 업 함수를 포함하고, 이어서 (해당 픽셀로 할당되는 픽셀 값이 활성화의 지속시간에 상응하기 때문에) 높은 픽셀 값들이 할당될 필요가 있는 픽셀들이 첫 번째로 어드레싱될 것이다. 램프 업 함수의 전류 값이 다른 전류 값으로 증가되고, 이어서 보다 낮은 픽셀 값이 할당되는 하나 이상의 픽셀들이 어드레싱되며, 그에 따라 이러한 다음의 보다 낮은 전류 값이 하나의 픽셀로 또는 이러한 보다 많은 픽셀들로 할당된다. 그러나, 이러한 픽셀들은 보다 짧은 시간 기간 동안 동작되고 그에 따라 이전에 인에이블링된 픽셀들 더 낮은 밝기를 포함한다. 이제 보다 많은 픽셀들이 인에이블링되기 때문에 - 예를 들어, 대략적으로 동일한 전류 값을 가지는 전류가 인에이블링된 픽셀들을 통해서 흐르기 때문에 - (예를 들어, 전류 값에 대한 램프 업 함수에 의해서) 픽셀들로 인가되는 전체 전류가 증가될 필요가 있다. 비록 동일한 픽셀 값이 복수의 픽셀들로 할당될 때 픽셀들의 어드레싱의 특별한 순서는 없지만, 본원 발명의 이러한 실시예에 따라서, 상이한 전류 값들 및 그에 따라 픽셀들로 할당되어야 하는 픽셀 값들과 관련하여 픽셀들을 어드레싱하는 것의 순서가 존재한다.
본원 발명의 하나의 바람직한 실시예에서, 결정되는 픽셀 어드레스들이 x-방향 및 y-방향에 대해서 생성된다. 픽셀에 대한 픽셀 값의 할당이 x-방향에 대해서 그리고 y-방향에 대해서 랜덤 액세스 방식으로 실행된다. 이러한 것은, 만약 전류 특성이 픽셀들에 대해서 할당되는 픽셀 값들에 따라서 결정되지 않고 그에 따라 전류 특성이 생성된 주기적인 함수, 예를 들어, 본질적으로 직선형의 증가/감소 특성들 또는 계단형 함수를 포함하는 sin-함수 또는 램프 업 및/또는 램프 다운 함수 일 수 있는 경우에, 특히 그러할 것이다. 그에 따라, 백플레인의 각각의 열이 순차적으로 어드레싱되는, 종래 기술에서와 같은, 픽셀들의 어드레싱의 특별한 순서가 당연히(by definition) 없다. 비록, 이러한 것이, 특별한 상황에서 본원 발명의 어드레싱 방식에 따른 경우, 예를 들어, 픽셀들의 인접한 열들이 약간 증가되는 픽셀 값들에 대해서 그리고 열 내에서 할당되어야 하는 경우일 것이나, 픽셀 값이 일정하고, 일반적으로는 그렇지 않을 것이다. 종래의 어드레싱 방식과 대조적으로, 어드레싱 방식 및 그에 따른 본원 발명의 이러한 실시예에 따른 픽셀에 대한 픽셀 값의 할당은 랜덤 액세스 방식으로 실행될 수 있을 것이다. 그에 따라, 픽셀들의 어드레싱의 랜덤 액세스 방식으로 인해서, 적용되는 고정적인 열 사이클 또는 심지어는 프레임 사이클이 존재하지 않는다.
본원 발명의 바람직한 실시예에 따라서, 백플레인 장치는 하나 이상의 인에이블 라인 및/또는 하나 이상의 아날로그 라인을 포함할 것이다. 모든 픽셀 회로망은 인에이블 라인 및/또는 아날로그 라인에 연결된다. 이러한 실시예에서, 전류는 아날로그 라인을 통해서 그러한 아날로그 라인이 연결된 각각의 픽셀 회로망으로 제공될 것이다. 픽셀 회로망에 연결된 인에이블 라인의 도움으로, 이러한 픽셀 회로망의 광원의 실제 인에이블먼트 또는 디스에이블먼트는, 전달(transfer) TFT(또한 드라이버 TFT 라고도 지칭된다)를 전기 전도성 또는 비-전도성 모드로 만드는 것에 의해서 어드레싱될 때, 실행된다 - 상기 전달 TFT는 접지에 대한 이러한 픽셀의 광원을 통한 아날로그 라인을 경유하는 전류 공급원 사이의 전류 흐름을 스위칭하는 역할을 하는 픽셀 회로망의 TFT 이다. 바람직하게, 픽셀들의 값을 픽셀들로 할당하기 위한 목적을 위해서, 생성된 전류 특성이 적어도 하나의 아날로그 라인으로 인가되도록, 백플레인 장치가 구성된다.
백플레인 장치는 적어도 하나의 픽셀 어드레싱 수단을 포함할 수 있을 것이며, 그러한 픽셀 어드레싱 수단은 x-어드레싱 라인들 및 y-어드레싱 라인들을 포함한다. 모든 픽셀 회로망이 x-어드레싱 라인 및 y-어드레싱 라인에 연결된다. 픽셀 어드레싱 수단은 적어도 하나의 x-어드레스 디코더 및 적어도 하나의 y-어드레스 디코더를 포함할 수 있을 것이다. x-어드레스 디코더가 x-어드레싱 라인들로 연결되고 y-어드레스 디코더가 y-어드레싱 라인들에 연결된다.
어드레스 디코더는 하나의 또는 모든 어드레싱 라인들의 인에이블먼트를 수행하는 논리 회로들을 포함한다. x-어드레스 디코더 및/또는 y-어드레스 디코더는 다이나믹(Dynamic) NOR-디코더를 기반으로 할 수 있고 및/또는 다이나믹 NAND-디코더를 기반으로 할 수 있으며 및/또는 OR-디코더를 기반으로 할 수 있으며 및/또는 NAND 및 NOR 회로를 포함하는 CMOS-디코더(특히 LTPS 에서)를 기반으로 할 수 있으며 및/또는 AND-디코더를 기반으로 할 수 있다.
광원 매트릭스의 종류 및 실현이 의도된 적용예에 따라서, x-어드레스 디코더 및/또는 y-어드레스 디코더가 백플레인 장치 상에서 또는 백플레인 장치에 대한 여러 위치들에 배열될 수 있을 것이다. x-어드레스 디코더 및/또는 y-어드레스 디코더는 백플레인 장치와 독립적으로, 예를 들어 분리된 보드 상에 배열될 수 있을 것이다. 그 대신에, x-어드레스 디코더 및/또는 y-어드레스 디코더가 백플레인 장치의 외측 엣지에 위치될 수 있을 것이다. 추가적인 대안으로서, x-어드레스 디코더 및/또는 y-어드레스 디코더를 픽셀들 사이에서 백플레인 장치 상에 위치시킬 수 있을 것이다.
TFT 및 트랜지스터들이라는 용어는 상세한 설명 및 청구범위에서 상호 교환가능하게 사용될 수 있으며, 모든 트랜지스터들이 TFTs 로부터 제조될 수 있고 모든 TFTs 가 예를 들어 단일-결정 실리콘으로부터 또는 다른 반도체 재료로 제조된 다른 타입들의 트랜지스터들에 의해서 또는 다른 능동적 스위칭 요소들로 대체될 수 있다.
이하에서, 백플레인 장치의 픽셀(픽셀 회로망)의 제어 회로를 실행하기 위한 다른 가능성들이 설명되었다. 일반적으로 백플레인 장치 또는 광원 매트릭스의 모든 픽셀들이 동일한 제어 회로를 포함하나, 백플레인 장치 또는 광원 매트릭스에서 인가되는 픽셀들에 대해서 상이한 제어 회로들을 가질 수도 있다는 것을 주지하여야 한다.
제 1 실시예에서, 픽셀 회로망은 3개의 TFTs 를 포함할 수 있을 것이다. 제 1 TFT 는 인에이블 라인에, x-어드레싱 라인에 연결되고 제 2 TFT 는 제 1 TFT에, y-어드레싱 라인에, 및 제 3 TFT에 연결된다. 제 3 TFT는 제 2 TFT에 연결된다. 제 3 TFT 는 접지에 대한 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 제공하거나 스위칭하도록 구성된다. 그러한 픽셀 회로망의 (또한 이하의 2개의 실시예들의 픽셀 회로망들의) 제 3 TFT 가 또한 전달 TFT 로서 간주될 수 있는데, 이는 그러한 제 3 TFT 가 픽셀의 광원을 통한 전류의 흐름을 인에이블링 또는 디스에이블링 시키도록 구성되고 그에 따라 픽셀의 광원을 통해서 아날로그 라인과 접지 사이의 변경을 전달하기 때문이다.
제 2 실시예에서, 픽셀 회로망은 3개의 TFTs 를 포함할 수 있을 것이다. 서로 근접하여 위치되고 동일한 y-어드레싱 라인에 의해서 어드레싱되는 2개의 픽셀들의 경우에, 제 1 픽셀의 제 1 TFT 는 - 인에블링 함수로서 - 제 2 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 1 픽셀의 제 2 TFT 에 연결된다. 제 1 픽셀의 제 2 TFT는 제 1 픽셀의 제 1 TFT에, 제 1 픽셀의 x-어드레싱 라인에, 및 제 1 픽셀의 제 3 TFT에 연결된다. 제 1 픽셀의 제 3 TFT는 제 1 픽셀의 제 2 TFT에 연결된다. 제 3 TFT 는 접지에 대한 제 1 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 2 픽셀의 제 1 TFT 는 - 인에블링 함수로서 - 제 1 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 2 픽셀의 제 2 TFT 에 연결된다. 제 2 픽셀의 제 2 TFT는 제 2 픽셀의 제 1 TFT에, 제 2 픽셀의 x-어드레싱 라인에, 및 제 2 픽셀의 제 3 TFT에 연결된다. 제 2 픽셀의 제 3 TFT는 제 2 픽셀의 제 2 TFT에 연결된다. 제 2 픽셀의 제 3 TFT는 접지에 대한 제 2 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성된다.
제 3 실시예에서, 픽셀 회로망은 3개의 TFTs 를 포함할 수 있을 것이다. 서로 근접하여 위치되고 동일한 y-어드레싱 라인에 의해서 어드레싱되는 4개의 픽셀들의 경우에, 제 1 픽셀의 제 1 TFT 는 - 인에블링 함수로서 - 제 3 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 1 픽셀의 제 2 TFT 에 연결된다. 제 1 픽셀의 제 2 TFT는 제 1 픽셀의 제 1 TFT에, 제 1 픽셀의 x-어드레싱 라인에, 및 제 1 픽셀의 제 3 TFT에 연결된다. 제 1 픽셀의 제 3 TFT는 제 1 픽셀의 제 2 TFT에 연결된다. 제 1 픽셀의 제 3 TFT 는 접지에 대한 제 1 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 2 픽셀의 제 1 TFT 는 - 인에블링 함수로서 - 제 1 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 2 픽셀의 제 2 TFT 에 연결된다. 제 2 픽셀의 제 2 TFT는 제 2 픽셀의 제 1 TFT에, 제 2 픽셀의 x-어드레싱 라인에, 및 제 2 픽셀의 제 3 TFT에 연결된다. 제 2 픽셀의 제 3 TFT는 제 2 픽셀의 제 2 TFT에 연결된다. 제 2 픽셀의 제 3 TFT는 접지에 대한 제 2 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 3 픽셀의 제 1 TFT 는 - 인에블링 함수로서 - 제 4 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 3 픽셀의 제 2 TFT 에 연결된다. 제 3 픽셀의 제 2 TFT는 제 3 픽셀의 제 1 TFT에, 제 3 픽셀의 x-어드레싱 라인에, 및 제 3 픽셀의 제 3 TFT에 연결된다. 제 3 픽셀의 제 3 TFT는 제 3 픽셀의 제 2 TFT에 연결된다. 제 3 픽셀의 제 3 TFT는 접지에 대한 제 3 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 4 픽셀의 제 1 TFT 는 - 인에블링 함수로서 - 제 2 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 4 픽셀의 제 2 TFT 에 연결된다. 제 4 픽셀의 제 2 TFT는 제 4 픽셀의 제 1 TFT에, 제 4 픽셀의 x-어드레싱 라인에, 및 제 4 픽셀의 제 3 TFT에 연결된다. 제 4 픽셀의 제 3 TFT는 제 4 픽셀의 제 2 TFT에 연결된다. 제 4 픽셀의 제 3 TFT는 접지에 대한 제 4 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성된다.
비록 TFT 또는 트랜지스터 요소들이 위에서 언급되었지만, 다른 회로들 및/또는 다른 스위칭 요소들이 그 대신에 백플레인 장치에 대해서 이용되거나 적용될 수 있으며, 그러한 다른 회로들 및/또는 다른 스위칭 요소들은 전달 및 선택 트랜지스터들의 또는 제 1, 제 2, 및 제 3 TFT의 기능을 능동적으로 구현한다.
픽셀의 제 1 TFT 및 동일한 픽셀의 제 2 TFT 가 듀얼 게이트 TFT로 조합되어, 픽셀 회로망의 추가적인 단순성을 초래하고, 보다 작은 누설 전류 및 공간 절약을 포함하는 것이 바람직할 수 있을 것이다. 이는 전술한 3개의 실시예들에 대해서 이루어질 수 있을 것이다.
비록, 원칙적으로, TFT의 게이트, 소스 및 드레인의 연결에 대한 많은 가능성이 존재하나, 이하에서는, 전술한 3개의 실시예들의 TFTs를 연결하는 보다 바람직한 방식들에 대해서 설명한다. 이러한 연결 방식들은 또한 서로 조합될 수 있을 것이다.
x-어드레싱 라인 또는 y-어드레싱 라인이 픽셀의 제 1 TFT의 게이트와 또는 픽셀의 제 2 TFT의 게이트와 또는 제 19 항에 따른 듀얼 게이트 TFT의 게이트들과 연결될 수 있을 것이다.
인에이블 라인 또는 인에이블 라인으로서의 역할을 하는 x-어드레싱 라인이 픽셀의 제 1 TFT의 소스와 연결될 수 있을 것이다. 대안적으로 또는 추가적으로, 픽셀의 제 1 TFT의 드레인이 동일한 픽셀의 제 2 TFT의 소스에 연결될 수 있을 것이다. 또한, 픽셀의 제 2 TFT의 드레인이 동일한 픽셀의 제 3 TFT의 게이트에 연결될 수 있을 것이다.
아날로그 라인은 픽셀의 제 3 TFT의 소스에 연결될 수 있을 것이고 접지에 연결되는 동일한 픽셀의 광원이 동일한 픽셀의 제 3 TFT의 드레인과 연결될 수 있을 것이다. 대안적으로, 픽셀의 광원에 연결된 아날로그 라인은 동일한 픽셀의 제 3 TFT의 소스에 연결될 수 있을 것이고 접지는 동일한 픽셀의 제 3 TFT의 드레인과 연결된다. 다시 말해서, 제 3 TFT가 접지에 대한 픽셀의 광원을 통한 아날로그 라인을 통한 전류 공급원 사이의 전류 흐름을 인에이블 또는 디스에이블링 시키기만 한다면, 광원이 제 3 TFT의 어느 한 측부(either side) 상에 위치될 수 있다.
바람직한 실시예에 따라서, 백플레인 장치는 픽셀의 측정 함수를 포함하는 픽셀 측정 방식 및/또는 바람직하게 미리 결정된 시간 기간 동안 적용되는 픽셀 회로망을 포함한다. 그러한 픽셀 측정 방식은 픽셀에 연결된 적어도 하나의 드라이버의 도움으로 실행된다. 그러한 픽셀 측정 방식을 이용할 때, 픽셀 회로망의 및/또는 그러한 픽셀의 광원의 단일 요소의 특성들을 측정할 수 있다. 그러한 측정의 결과가 저장될 수 있고 추후에 그러한 픽셀을 제어하기 위해서 고려될 수 있다. 그러한 측정은 픽셀에 대해서 반복될 수 있다.
그러한 측정 함수는 이하의 방식으로 실행될 수 있다: 픽셀의 x-어드레싱 라인 및 y-어드레싱 라인을 어드레싱함으로써, 픽셀 회로망의 전달 트랜지스터(픽셀의 제 2 TFT)가 인에이블 라인으로 연결된다. 가변 전압 함수가 인에이블 라인에 적용된다. 가변 전압 함수는 제 1 전압 값 - 예를 들어, 0 V - 로부터 제 2 전압 값 - 예를 들어, Vmax - 로 증가 또는 감소되는 전압 값들을 인가하는 것을 포함한다. 측정 수단이 접지에 대한 픽셀의 광원을 통한 아날로그 라인 사이에서 전류가 흐르거나 더 이상 흐르지 않게 되는 가변 전압 함수의 전압 값을 측정하도록 구성된다. 이러한 측정 기능의 도움으로, 픽셀 회로망의 문턱값 전압에 영향을 미치는 전달 트랜지스터의 게이트 바이어스 스트레스를 측정할 수 있다.
대안적으로 또는 추가적으로, 다른 측정 함수가 이하의 방식으로 실행될 수 있을 것이다: 픽셀의 픽셀 회로망은 해당 픽셀의 광원을 통해서 아날로그 라인으로부터 접지로의 전류 흐름이 인에이블링되도록 어드레싱 수단에 의해서 어드레스된다. 전류 함수가 아날로그 라인에 인가된다. 전류 함수는 제 1 전류 값 - 예를 들어, 0 mA - 로부터 제 2 전류 값 - 예를 들어, Imax - 로 증가 또는 감소되는 전류 값들을 인가하는 것을 포함한다. 측정 수단은 접지에 대한 픽셀의 광원을 통한 아날로그 라인 사이에 흐르는 실제 전류를 측정한다. 이러한 수단에 의해서, 특히 픽셀의 광원이 OLED인 경우에, 픽셀의 광원의 문턱값 또는 플럭스 전압이 측정될 수 있다. 이러한 측정 함수들의 2가지 예들은 픽셀 회로망에 대해서 추가적인 요소들을 부가하지 않고도 실행될 수 있다는 것을 주지하여야 한다. 그 대신에, 이러한 특정의 측정 함수의 기능성을 제공하기 위해서 추가적인 요소들이 존재하거나, 예를 들어, 백플레인 장치의 드라이버로 부가될 필요가 있을 것이다.
본원 발명의 백플레인 장치의 바람직한 실시예에 따라서, 백플레인 장치는 a-Si 또는 a-산화물 또는 폴리-Si 또는 유기 전자 재료로 제조된 회로망을 포함한다. 필요한 유기 전자 재료를 층 상으로 인쇄하여 백플레인 장치의 부분을 제공할 수 있을 것이다.
본원 발명의 바람직한 실시예에 따라서, 광원 매트릭스 및/또는 백플레인 장치는 픽셀들의 적어도 2개의 클러스터들의 클러스터 배열(arrangement)를 포함한다. 각각의 클러스터는 클러스터의 픽셀들을 어드레싱하기 위한 픽셀 어드레싱 수단 및 아날로그 라인을 포함한다. 각각의 클러스터의 아날로그 라인이 클러스터 자체와, 예를 들어, 백플레인 장치의 드라이버 수단의 외부 전류 공급원 사이에 연결된다.
바람직하게, 클러스터들이 서로 독립적으로 제어된다. 그에 따라, 특별한 클러스터의 아날로그 라인 및 어드레싱 수단에 의해서, 특별한 클러스터에 대한 픽셀 값들이 이러한 특별한 클러스터의 픽셀들로 할당되는 한편, 다른 클러스터에 대한 픽셀 값들은 동시에 또는 천이된(shifted) 시간에 이러한 다른 클러스터의 아날로그 라인 및 어드레싱 수단에 의해서 독립적으로 이러한 다른 클러스터의 픽셀들로 할당된다. 다른 적용예들에 대한 적합한 클러스터들의 경우들은 정사각형 형상일 수 있고 64 x 64 픽셀들, 128 x 128 픽셀들, 256 x 256 픽셀들 또는 1024 x 1024 픽셀들을 포함할 수 있을 것이다. 본원 발명의 견지에서 "클러스터"라는 용어는 특히, 복수의 픽셀들이 배열되고 그에 따라 광원 매트릭스의 연결된 또는 인접하는 영역을 형성한다는 것을 의미한다. 그러한 영역은 직사각형 형상, 정사각형 형상 또는 벌집 형상을 가질 수 있을 것이다. 바람직하게, 클러스터는 광원 매트릭스의 전체 길이 또는 전체 폭에 걸쳐서 연장되지 않는다. x- 또는 y-방향을 따른 클러스터의 픽셀들의 수는 2n 이 될 필요가 없으며, 이때 n은 자연수이다.
제 1 항 내지 제 28 항 중 한 항에 따른 백플레인 장치를 포함하는 광원 매트릭스가 콘텐츠 또는 장면의 2-차원적인 및/또는 3-차원적인 표상을 생성하기 위한 디스플레이 장치에 대해서 유리하게 이용될 수 있다. 또한, 장면의 2-차원적인 및/또는 3-차원적인 표상을 생성하기 위한 디스플레이 장치, 및 특히 스테레오스코픽 또는 홀로그램적인 디스플레이 장치는 제 1 항 내지 제 28 항 중 한 항에 따른 백플레인 장치를 포함할 수 있고, 또는 제 29 항에 따른 광원 매트릭스를 포함할 수 있다.
본원 발명에 따른 백플레인 장치를 포함하는 그러한 광원 매트릭스 및/또는 광원 매트릭스를 포함하는 그러한 디스플레이 장치는 LCD 디스플레이들에 비해서 우수한 높은 이미지 품질의 이점을 포함한다. 그에 따라, 그러한 디스플레이 장치는 우수한 블랙 레벨을 초래하여, 높은 콘트라스트를 전달하고, 짧은 응답 시간들을 포함하며, 그에 따라 감소된 모션 블러(motion blur; 동적 뭉게짐) 및 자연적인 이미지들을 생성하기 위한 높은 색영역(color gamut)을 가진다. 그러한 디스플레이 장치는 여분의 백라이트 유닛을 필요로 하지 않으며 그리고 만약 다른 광의 파장들(색채)을 방출하기 위한 다른 광원들이 사용된다면, 컬러 필터들을 가질 필요가 없으며, 그에 따라 광학적 필름들의 수가 바람직하게 감소될 수 있다.
전술한 문제점은 광원 매트릭스를 위한 백플레인 장치의 동작 방법에 의해서 제 30 항의 특징들에 의해 규정된 바와 같은 본원 발명에 의해서 해결된다. 광원 매트릭스의 광원에 대해서 할당된 백플레인 장치의 픽셀 회로망은 광원을 제어하기 위해서 이용된다. 하나의 광원과 하나의 픽셀 회로망이 픽셀을 구성한다. 광원 매트릭스의 또는 광원 매트릭스의 클러스터의 픽셀들이 픽셀 특성에 따라서 분류된다. 광원들의 온 및/또는 오프 스위칭의 순서는 픽셀 특성에 의존하고, 백플레인 장치 상의 픽셀의 위치에 필수적으로 의존하는 것은 아니다. 광원들로 인가되는 전류는 적어도 하나의 드라이버에 의해서 제어된다. 적어도 하나의 드라이버는 적어도 하나의 픽셀로 전기적으로 연결될 수 있고 적어도 하나의 드라이버는 픽셀의 픽셀 회로망에 속하지 않는다. 광원은 바람직하게 LED 또는 OLED 이다.
본원 발명에 따른 방법은 제 1 항 내지 제 28 항 중 한 항에 따른 백플레인 장치를 동작시키도록 특히 디자인된다. 제 1 항 내지 제 28 항 중 한 항에 따른 백플레인 장치에 관한 지식에서, 소위 당업자는 제 1 항 내지 제 28 항 중 한 항에 따른 백플레인 장치를 동작시키기 위한 방법들 및 그 변형예들을 이해할 수 있을 것이다. 그에 따라, 반복을 피하기 위해서 전술한 내용을 참조할 수 있을 것이다.
특히 바람직한 실시예에서, 광원 매트릭스를 위한, 특히 콘텐츠의 또는 장면의 2-차원적인 및/또는 3-차원적인 표상을 생성하기 위한 디스플레이 장치 내의 광원 매트릭스를 위한 또는 광원 어레이를 위한 백플레인 장치가 된다. 광원 매트릭스는, 픽셀 어드레스들을 가지고 픽셀들에 대해서 픽셀 값들을 할당하기 위해서 백플레인 장치에 의해서 전자적으로 제어될 수 있는 픽셀들을 포함한다. 백플레인 장치는 각각의 픽셀에 대한 적어도 하나의 광원, 적어도 하나의 아날로그 라인 및 적어도 하나의 픽셀 어드레싱 수단을 포함한다. 그러한 픽셀 어드레싱 수단은 x-어드레싱 라인들 및 y-어드레싱 라인들을 포함한다. 모든 픽셀이 아날로그 라인, x-어드레싱 라인 및 y-어드레싱 라인에 연결된다. 픽셀 값 할당 방식으로서, 생성 수단이 적어도 하나의 아날로그 라인으로 인가되는 전류 특성을 생성하도록 구성되고, 그에 따라, 전류 특성이 픽셀들로 할당되는 픽셀 값들에 의존하게 된다. 픽셀 어드레스들이 픽셀 어드레싱 방식으로서 상기 생성된 전류 특성에 의존하여 결정되도록 그리고 픽셀 값을 픽셀들로 할당하기 위해서 상기 생성된 전류 특성이 적어도 하나의 아날로그 라인으로 인가되도록, 백플레인 장치가 구성된다.
다시 말해서, 전술한 문제점은 광원 어레이를 위한 또는 광원 매트릭스를 위한 백플레인 장치로 추가적으로 해결된다. 광원은 LED 또는 OLED일 수 있을 것이다. 회로망이 광원을 제어하기 위해서 광원으로 할당된다. 하나의 광원과 하나의 회로망이 픽셀을 구성한다. 클러스터의 픽셀들이 픽셀 특성에 따라서 분류된다. 광원들을 온 및/또는 오프 스위칭하는 순서는 픽셀 특성에 의존하고, 백플레인 장치의 픽셀의 위치에 필수적으로 의존하는 것은 아니다. 광원을 구동하기 위한 전류가 하나 이상의 드라이버에 의해서 제어된다. 적어도 하나의 드라이버가 적어도 하나의 픽셀에 전기적으로 연결되나 그러한 픽셀의 회로망에 속하는 것은 아니다.
바람직하게, 백플레인 장치는 적어도 2개의 클러스터들을 포함하고, 하나의 클러스터는 백플레인 장치의 인접 영역을 형성하는 복수의 픽셀들을 포함한다.
본원 발명의 교시 내용을 바람직한 방식으로 구성 및 전개하기 위한 여러 가지 가능성들이 존재한다. 이와 관련하여, 제 1 항에 종속되는 청구항들을 먼저 참조하여야 할 것이고, 두 번째로 도면을 참조한 본원 발명의 바람직한 예시적인 실시예에 대한 이하의 설명을 참조하여야 할 것이다. 일반적으로, 교시 내용의 바람직한 구성들 및 전개들 역시 도면을 참조하여 본원 발명의 바람직한 예시적 실시예들에 대한 설명과 함께 개진된다. 도면에서, 각각 개략적으로 이하의 도면들이 도시되어 있다.
도 1은 본원 발명에 따른 백플레인 장치의 일부의 예를 도시한 도면이다.
도 2a 및 2b는 픽셀의 픽셀 회로망의 예를 각각 도시한 도면으로서, 상기 픽셀 회로망은 3개의 TFTs를 포함하는, 도면이다.
도 3은 도 1에 따른 백플레인 장치의 일부를 도시한 도면으로서, 어드레스 디코더들을 보다 구체적으로 도시한 도면이다.
도 4a 및 4b는 도 3에 도시된 4 x 4 픽셀 클러스터에 대한 구동 방식의 예를 도시한 도면이다.
도 5는, 홀로그램 디스플레이 적용예에서 보여지는 균일하게 분배된 픽셀 값들을 이용하는, 종래 기술에 따른 백플레인 장치의 아날로그 라인의 전류 특성의 예를 개략적으로 도시한 도면이다.
도 6a는 본원 발명에 따른 백플레인 장치의 아날로그 라인의 전류 특성의 예를 개략적으로 도시한 도면이다.
도 6b는 본원 발명에 따른 픽셀 어드레싱 신호들의 예를 개략적으로 도시한 도면이다.
도 7a는 4개의 다른 그레이 값들 - 픽셀 값들 - 이 할당된 16개의 픽셀들을 포함하는 종래 기술에 따른 광원 매트릭스의 예를 도시하고, 아래에 광원 매트릭스의 16개 픽셀들에 대해서 4개의 상이한 그레이 값들을 할당하기 위해서 아날로그 라인 상으로 인가되는 전류의 예를 도시한 도면이다.
도 7b는 4개의 다른 그레이 값들 - 픽셀 값들 - 이 할당된 16개의 픽셀들을 포함하는 본원 발명에 따른 광원 매트릭스의 예를 도시하고, 아래에 광원 매트릭스의 16개 픽셀들에 대해서 4개의 상이한 그레이 값들을 할당하기 위해서 아날로그 라인 상으로 인가되는 전류 특성의 예를 도시한 도면이다.
도 8은 4개의 클러스터들만이 도시된 복수의 클러스터들을 포함하는 본원 발명에 따른 백플레인 장치의 예를 도시한 도면이다.
도 9는 광원 매트릭스를 위한 백플레인 장치의 2개의 이웃하는 픽셀들의 예를 도시한 도면으로서, 각각의 픽셀이 3개의 TFTs를 포함하는 픽셀 회로망을 포함하는 것을 도시한 도면이다.
도 10은 광원 매트릭스를 위한 백플레인 장치의 4개의 이웃하는 픽셀들의 예를 도시한 도면으로서, 각각의 픽셀이 3개의 TFTs를 포함하는 픽셀 회로망을 포함하는 것을 도시한 도면이다.
도면들에서 동일한 또는 유사한 성분들을 동일한 참조 번호로서 인용하였다는 것을 주지하여야 할 것이다.
본원 발명의 실시예에서, 3-TFT 방식을 이용하는 백플레인 장치가 이용된다(1개의 듀얼 게이트 선택 TFT + 1개의 전달 TFT). EP10156572.9 또는 PCT/EP/2011/053912에 개시된 바와 같은 공간적 광 변조기를 위한 3-TFT LC 백플레인 셋업에 비교하여, 픽셀 커패시티 대신에 OLED 가 삽입된다. 따라서, EP10156572.9 또는 PCT/EP/2011/053912 에 개시된 백플레인 장치의 기본적인 원리가 본원 발명에 따른 광원 어레이 또는 광원 매트릭스를 위한 백플레인 장치의 원리에 적용될 수 있을 것이다. 그에 따라, 공보 EP10156572.9 또는 PCT/EP/2011/053912 의 전체적인 내용이 본원에서 참조로서 포함된다.
본원 발명에 따른 백플레인의 경우에, 아날로그 라인에 연결된 전압 공급원이 전류 공급원에 의해서 대체된다. TFTs는 디지털로만 스위칭되고, 그에 따라 픽셀 내로의 또는 픽셀의 회로망 내로의 아날로그 피드백이 존재하지 않는다. 전류 흐름은 픽셀 회로 내에서 조절되지 않으나, 외부 드라이버들을 통해서 조절된다. 이는 백플레인 장치의 클러스터에 대해서 특히 적용되고, 그러한 백플레인 장치는 적어도 2개의, 바람직하게 많은 클러스터들을 포함한다.
도 1은 백플레인 디자인의 실시예의 4 x 4 픽셀 클러스터를 도시한다. 도 2a 및 2b는, 도 1에서 점선으로 이루어진 원 내에 도시된 바와 같은 4 x 4 픽셀 클러스터 중의 하나의 픽셀로서 이용될 수 있는, 하나의 OLED를 구동하기 위한 픽셀 회로망(20)으로서 이용되는 회로망의 2개의 예들을 확대하여 도시한 도면이다. X0 내지 X3 라인들에 대한 어드레스 디코더(24)의 개략적인 표상이 도 1의 4 x 4 픽셀 클러스터 위의 직사각형에 의해서 도시되어 있다. Y0 내지 Y3 라인들에 대한 어드레스 디코더(24)의 개략적인 표상이 도 1의 4 x 4 픽셀 클러스터의 좌측 측부 상에서 직사각형으로 도시되어 있다. 도 1에서 도시하지는 않았지만, X 어드레스 디코더 및/또는 Y 어드레스 디코더의 트랜지스터들이 4 x 4 픽셀 클러스터 내로 통합될 수도 있을 것이다. 다시 말해서, X 어드레스 디코더 및/또는 Y 어드레스 디코더의 트랜지스터들이 픽셀들 사이에 배치될 수 있고, 그에 따라 모든 단일 픽셀 클러스터가 그 자체의 X 어드레스 디코더 및/또는 Y 어드레스 디코더를 포함하는 경우에도, 픽셀 클러스터들의 이음매 없는(seamless) 시퀀스 또는 배열이 갭이 없이 이루어질 수 있다. X 어드레스 디코더 및/또는 Y 어드레스 디코더의 트랜지스터들이 하나의 위치에서 누적되지 않고, 클러스터의 면적에 걸쳐서 펼쳐지도록, X 어드레스 디코더 및/또는 Y 어드레스 디코더의 트랜지스터들의 배치가 이루어질 수 있다.
그에 따라, 본원 발명에 따른 백플레인 장치(16)는 단일 픽셀(14)의 온/오프 제어를 제공하기 위한 픽셀 회로망들을 포함할 수 있을 것이다. 또한, 어드레스 디코더 회로들이 단일 픽셀들(14)을 어드레싱하기 위해서 제공될 수 있을 것이다. 픽셀 클러스터(18)를 위한 적어도 하나의 어드레스 디코더 회로는, 도 8에 개략적으로 도시된 바와 같이, 픽셀 클러스터(18)의 둘레에서 또는 가장자리에서 픽셀 클러스터(18)의 위치에 또는 그에 근접하여 백플레인 장치(16) 상에 할당 및/또는 위치될 수 있을 것이다. 그 대신에, 픽셀 클러스터(18)에 대한 적어도 하나의 어드레스 디코더 회로가 픽셀 클러스터(18) 내로 통합될 수 있을 것이고 그에 따라 픽셀 클러스터(18) 내에 위치될 수 있을 것이다. 픽셀 클러스터(18)에 대한 어드레스 디코더 회로가 픽셀 클러스터(18) 내에 분배될 수 있을 것이다.
OLED 구동: 픽셀들 14 / OLEDs Di, 500의 개별적인 활성화 및 비활성화를 지원하는 구동 방식이 예상된다. OLED 구동을 위해서 설명된 3-TFT 해결방식(solution)이 도 2a 및 2b 그리고 도 9 및 10에 도시되어 있고 OLED Di, 500를 통해서 아날로그 라인(22)과 접지 라인 사이의 연결을 폐쇄 또는 개방하기 위한 스위치와 유사하게 전달-TFT(T_ti, 300)을 이용하기 위한 방식으로 구성된다. 도 2a, 2b, 9 및 10의 선택 TFTs T_xi, 100 및 T_yi, 200 을 이용하여 클러스터 마다 단지 하나의 단일 픽셀만을 어드레싱한다. 도 2a, 2b, 9 및 10에 도시된 바와 같은 "인에이블"-라인(30)의 논리(logic) 레벨은 동작의 타입을 선택하고, 즉 '1' = 인에이블 및 '0' = 디스에이블이 된다.
어드레스 동작 이후에, 전달 TFT T_ti, 300의 게이트(G)에서의 전류 전압 값이 추가적인 게이트 스토리지 커패시티 C_Si에 의해서 유지되고, 이에 대해서는 도 2a 및 2b를 참조할 수 있을 것이다. 거의 동일한 원리가 DRAM 메모리 셀들에서 값들을 저장하기 위해서 이용된다. 인에이블 어드레스 동작에 의해서 인에이블링되는 픽셀이, 디스에이블 어드레스 동작에 의해서 디스에이블링될 때까지, 홀 프레임을 인에이블링된 상태로 유지하도록, 백플레인 장치가 구성될 수 있을 것이다.
프레임 시작시에 모든 픽셀들(14)이 디스에이블링된다. 첫번째로 픽셀들(14)의 수가 인에이블링된다. 만약 픽셀들 중 미리 결정된(예를 들어, 중간) 수(N)가 인에이블링된다면, 아날로그 라인들을 이용하여 전류 IT = N * IP 를 인가하고, 이때 IP 는 N 인에이블링된 픽셀들의 각각의 OLED 픽셀을 통한 미리 결정된 또는 희망하는 전류이다. 총 전류 IT 는 OLED 디스플레이에 연결된 외부의 프로그램밍이 가능한 전류 공급원에 의해서 조절된다. 만약 인에이블링되는 픽셀들의 수가(N)가 변경된다면, 전류 공급원에 의해서 제공되는 전류도 새로운 값들로 반드시 조정되어야 한다. 일 실시예에서 어드레스 사이클 마다 하나의 픽셀만이 인에이블링 또는 디스에이블링되기 때문에, 만약 총 수(N)가 매우 크다면, 총 전류의 개략적인 값은 어드레스 동작들에 비해서 단지 서서히 변화된다.
매우 낮은 그레이 스케일 해상도 및 넓은 밝기 균일성을 가지는 OLED 디스플레이의 경우에, 모든 OLEDs의 문턱값 전압들이 대략적으로 동일하고 모든 전달 TFTs(T_ti, 300)의 RON 이 또한 대략적으로 동일하다는 것을 추정할 수 있을 것이다. 이제, OLED 픽셀의 밝기는 OLED 픽셀이 인에이블링되는 지속시간에 의해서 조정될 수 있다. 그에 따라, 가장 밝은 픽셀들이 프레임 내에서 조기에 스위칭 온되고 프레임의 마지막에 디스에이블링된다. 다시 말해서, 픽셀의 광원이 미리-결정가능한 시간 기간 동안 동작될 수 있을 것이다. 블랙 픽셀들은 활성화되지 않고 어두운 픽셀들은 짧은 시간 동안만 활성화된다. OLED의 비-선형 특성 곡선으로 인해서, OLED 전류의 큰 변동들(I = f(U))에서 문턱값 전압의 매우 작은 변동들이 초래된다. 만약 다른 문턱값 전압들을 가지는 OLEDs가 병렬로 연결된다면, 전류들은 모든 인에이블된 픽셀들 사이에서 동일하게 분할되지 않는다.
이러한 것을 보상하기 위해서, OLED 픽셀이 인에이블링되는 시간은 이러한 픽셀의 전류-전압 응답 곡선으로부터 및 모든 다른 인에이블된 픽셀들의 곡선들로부터 계산된 교정 인자에 의해서 조정되어야 할 것이다. 만약 많은 수의 픽셀들이 인에이블링된다면, 모든 다른 인에이블링된 픽셀들의 중첩(superposition) 대신에 평균 전압 응답 곡선을 이용할 수 있을 것이다. 이는 계산 노력을 절감할 것인데, 이는 각 픽셀에 대해서 저장된 교정 값만을 희망하는 픽셀 밝기로 곱하여 픽셀의 온-시간을 계산하기 때문이다. 그러나, 이는, 픽셀들의 분류 및 특히 픽셀 특성에 따른 픽셀들의 OLEDs의 분류가 픽셀 특성에 따라서 단일 광원들의 온 및/또는 오프 스위칭의 순서를 결정하는데 있어서 도움이 된다는 것을 나타낸다.
만약 문턱값 전압들이 너무 상이하다면, 거의 모든 전류가 가장 낮은 문턱값 전압들을 가지는 OLEDs를 통해서 흐른다. 이러한 것을 방지하기 위해서, 유사한 문턱값 전압들을 가지는 OLED 픽셀들만이 동시에 인에이블링된다. 예를 들어, 프레임 시작시에 높은 문턱값 전압들을 가지는 픽셀들 및 말기에 낮은 픽셀들. 이러한 경우에, 교정 값들을 계산하기 위해서 사용되는 평균 전압 응답 곡선은 인에이블링된 픽셀들의 평균 값들에 대해서 동일하게 구성되어야 한다. 유사한 문턱값 전압들을 가지는 픽셀들을 결정하기 위해서, 모든 픽셀들에 대한 교정이 실시될 수 있을 것이다. 이는 전술한 측정 방식들을 적용함으로써 이루어질 수 있다. 이러한 특성들은 저장될 수 있을 것이다.
본원 발명의 실시예에서, 스위칭 온은 유사한 문턱값 전압을 가지는 픽셀들에 대해서만 실시된다. 그에 따라, 픽셀들은 픽셀 특성으로서 OLED 문턱값 전압 VT에 의해서 분류된다. 유사한 VT를 가지는 픽셀들의 수(N)가 아날로그 라인(22)에 연결된다. 프로그래밍이 가능한 전류 공급원(I_analog)이 아날로그 라인(22)으로 연결된다. 전체 전류(I_analog)가 병렬 연결된 OLED 픽셀들의 수로 나누어진다. 하나의 OLED Di 를 통한 전류가 약 l_Pixel = l_analog / N이 된다.
픽셀 특성들의 측정이 이하와 같이 실시될 수 있다: 만약 클러스터 당 하나의 OLED 픽셀이 선택된다면(T_t conductive), 각각의 단일 OLED의 전기적 특성들이 아날로그 라인(22)을 통해서 하나씩 측정될 수 있을 것이다. 이는 파워-업(power-up) 이후에 또는 백그라운드에서 이루어질 수 있다. 만약, 예를 들어, 프레임 시간의 1%가 픽셀들의 1%를 측정하기 위해서 사용된다면, 100 프레임들의 측정-사이클은 시효(aging) 효과들을 보상하기에 충분할 정도로 짧다. OLEDs 및 a-Si TFTs의 시효 효과들은 일반적으로 120 s 더 긴 시간 기간들 이내이다. 전술한 측정 방식들에 따라서 문턱값 전압뿐만 아니라 전압 대 전류 응답 곡선을 측정할 수 있을 것이다.
바람직한 실시예에서, 외부 전류 조절 및 최대 전류 구동이 제공된다. OLED 픽셀(즉, 픽셀의 OLED 광원)이 전류 공급원으로서 역할하도록 구성된 아날로그 라인(22)에 연결되고 인에이블 동작(인에이블 라인(30) 온, X 및 Y 어드레스 라인(26, 28) 온)에 의해서 인에이블링된다. 만약 새로운 픽셀이 아날로그 라인(22)에 연결된다면, 각각의 인에이블링된 픽셀을 통해서 그에 따라 인에이블링된 픽셀들의 각각의 OLED 광원을 통해서 흐르는 최대 전류를 유지하기 위해서, 총 전류 I_analog 는 외부의 프로그래밍이 가능한 전류 공급원에 의해서 증가 되어야 한다. 픽셀 밝기에 따라서, 소정 시간 기간 후에, 디스에이블링 동작(X 및 Y 어드레스 라인(26, 28) 온, 인에이블 라인(30) 오프)에 의해서 아날로그 라인으로부터 분리된다. 픽셀이 인에이블링되는 시간 기간의 시작은 그 문턱값 전압에 의해서 규정된다. 시간 기간의 지속 시간은 픽셀의 밝기에 의해서 주로 규정된다. 많은 수의 픽셀들이 동일한 시간에 인에이블링되기 때문에, 이러한 픽셀들의 문턱값 전압들이 유사하나 동일하지는 않다. 이는, 이상적인 전류 I_Pixel = I_analog / N 으로부터 작은 변동들을 초래할 것이다. 시간 기간의 시작 및 지속 시간(위치 및 길이)에 대한 작은 오프셋 값들을 이용한 보상은 인에이블링된 픽셀들 사이의 전류의 분할에 의존하여 계산된다. 최대 밝기를 가지는 픽셀이 프레임 시간의 일부 동안에만 인에이블링되기 때문에, OLEDs가 맞춰진(adapted) 보다 높은 최대 픽셀 전류로 펄스화된다.
추가적으로 또는 대안적으로, 상이한 전류들을 이용한 OLEDs의 구동이 제공된다. OLED 디스플레이는 매우 큰 온/오프 콘트라스트 비율을 제공한다. 만약 픽셀이 해당 픽셀에 대해서 최대 전류로 구동된다면, 희망하는 밝기-해상도에 따라서, 매우 어두운 픽셀의 시간 기간이 너무 짧아서 어드레스될 수 없을 것이다. 이러한 문제를 해결하기 위해서, 유사한 문턱값 전압 VT를 가지는 모든 어두운 픽셀들은 특히 어두운 기간들 동안에만 인에이블링되며, 이때 구동 전류는 최대 전류(예를 들어, 10%)의 작은 부분으로 감소된다. 유사한 문턱값 전압 VT을 가지는 밝은 픽셀들이 또한, 그들의 듀티 사이클을 짧게 하기 위해서, 어두운 기간 동안 인에이블링될 수 있을 것이다. 그러나, 만약 이러한 픽셀들이 디스에이블링된다면, 현재의 분할이 개선되는데, 이는 동시에 인에이블링되는 픽셀들의 수가 더 작기 때문이다. 그에 따라, 픽셀 특성에 따라서, 픽셀들의 적어도 2개의 그룹들 G1 , G2 이 결정될 수 있을 것이다. 각 픽셀 그룹 G1 또는 G2 의 픽셀들이 집합적으로 제어될 수 있을 것이다. 픽셀들의 2개의 그룹들 G1, G2 이 도 1에 도시된 바와 같이 2개의 픽셀들의 그룹들 G1 및 G2 의 상이한 점선 라인들에 의해서 표시된다. 이는, 완전한 광원 매트릭스 상에서 또는 클러스터 내에서 적용될 수 있을 것이다.
OLED 백플레인 구조물 또는 백플레인 장치(16)를 위한 구현예에서, 픽셀들의 클러스터(18)가 사용되고 OLED 백플레인 구조물은 바람직하게 디지털 스위칭 TFTs(박막 트랜지스터들) 만을 포함한다. 본원의 견지에서, 픽셀들의 클러스터가 특히 디스플레이의 또는 광원 매트릭스의 연결된 또는 인접한 영역을 형성하는 복수의 픽셀들이다. 그러한 영역은 직사각형 형상, 정사각형 형상, 벌집형 형상 또는 임의의 다른 적합한 형상을 가질 수 있을 것이다. 바람직하게, 클러스터는 디스플레이의 전체 폭 또는 전체 길이에 걸쳐서 연장되지 않는다. 몇 개의 클러스터들이 이음매 없는 방식으로 서로 다음에 배열될 수 있을 것이다. 클러스터가 하위(sub)-디스플레이로서 간주될 수 있을 것이다.
만약 부정된(negated) 또는 비(non)-부정된 라인들이 사용된다면, 어드레스 디코더들은 NMOS a-Si TFTs 만을 이용하여 통합될 수 있다. 이는, CMOS 구현예에 대비하여 배가된 양의 글로벌(global) 어드레스 라인들을 필요로 한다. 60 fps(초당 프레임) 및 클러스터 당 64 x 64 픽셀들을 가지는 디스플레이는 약 350 kHz의 a-Si TFT 스위칭 주파수를 필요로 한다. 어드레스 디코더들을 구현하기 위해서 총 0.22 TFTs/픽셀이 요구된다. 그에 따라, 이러한 실시예는 a-Si 어드레스 디코더들을 이용하여 OLEDs의 구동을 인에이블링한다. 도 3은 4 x 4 픽셀들을 포함하는 예시적인 클러스터 디자인을 도시한다. 도 3은 픽셀 매트릭스 내로 매립되지 않은 추가적인 픽셀 회로 및 어드레스 디코더 회로들을 도시한다. 도 3의 4 x 4 픽셀 회로망의 좌측 측부의 그리고 위에서 제시된 바와 같은 어드레스 디코더 회로들은 도 1에 도시된 바와 같은 직사각형들에 의해서 표시된 x 및 y 어드레스 디코더들에 상응한다.
외부 전류 공급원 및 어드레스 동작들을 위한 값들을 계산하기 위해서, 정적인 그리고 동적인 픽셀 특성들이 적합한 모델들을 이용하여 예측될 수 있을 것이다.
큰 TFT 변동들을 보상하기 위해서 백플레인 회로가 디지털 값들에 의해서만 구동되기 때문에, 아날로그 픽셀 특성들은 외부 회로들에 의해서 측정/결정되어야 한다. 프레임 메모리 및 연산 유닛이 각 픽셀에 대한 구동 매개변수들을 결정하여야 한다는 것이 필수적일 것이다.
바람직한 실시예에 따른 백플레인 장치의 특성들은 이하의 특징들에 의해서 개략적으로 설명될 수 있다: 3.25 TFTs/픽셀만을 가지는 디스플레이로서 이용되는 OLED 광원들을 가지는 광원 매트릭스가 제공된다. a-Si, p-Si 및 비정질 산화물 TFTs가 가능하다. 디지털 스위칭 TFTs는 LTPS 문턱값 전압들 변동을 쇠퇴하도록 방치한다(marginalize). 파워 절감이 달성될 수 있는데, 이는 OLEDs가 전달-TFT의 매우 낮은 RON 을 통해서 직접적으로 구동되기 때문이다. 컬럼 라인 마다 하나가 아니라, 클러스터 마다 단지 하나의 DAC(디지털 대 아날로그 변환기)가 필요하다. 본원 발명은 매우 높은 온/오프 전류 비율들을 지원한다.
아날로그-라인 및 하나의 어드레스-라인, 인에이블-라인 및 하나의 어드레스-라인의 조합, 또는 양측 모두를 다중화함으로써 새로운 픽셀 회로들이 달성된다. OLEDs의 거동의 특정 특성에 따라서, 10 초과의 변동들이 가능하다. 4개의 예들이 도 2a, 2b, 9 및 10에 도시되어 있다.
"NAND 어드레스 디코더" 또는 "NOR 어드레스 디코더"와 같이 어드레스 디코더로서 일반적인 기존의 변형예들이 적용될 수 있다. 어드레스 디코더들은 픽셀 매트릭스 내로 매립될 수 있고 또는 픽셀 매트릭스 내로 매립되지 않고 배열될 수 있다.
시프트(shift) 레지스터들 및/또는 증폭(amplification)을 가지는 글로벌 라인들 및/또는 문턱값 회로를 가지는 글로벌 라인들을 인가함으로써, 글로벌 데이터 분배가 성취될 수 있다. 그러한 것에 대한 예들이, 예를 들어, WO 2009/024523 A1 또는 WO 2009/092717 A1에 개시되어 있다. 도 4는 도 1 또는 3에 도시된 예시적인 4 x 4 픽셀 클러스터에 대한 구동 방식의 예를 도시한다. 도 4b에 도시된 표들은 도 4a에 도시된 표들의 우측 측부 상에서 완료될 것이다. 도 4a에서, X 및 Y 어드레싱 및 인에이블 E 동작이 도시되어 있다. 도 4a의 좌측 표에서, 2개의 글로벌 y-어드레싱들 G_Y0 및 G_Y1 뿐만 아니라 4개의 y-어드레싱 라인들 Y0, Y1 , Y2 및 Y3 의 y-어드레싱 동작들이 도시되어 있다. 도 4a의 중간 표에서, 2개의 글로벌 x-어드레싱들 G_X0 및 G_X1 뿐만 아니라 4개의 y-어드레싱 라인들 X0, X1 , X2 및 X3 의 x-어드레싱 동작들이 도시되어 있다. 도 4a의 아주 왼쪽의 표 도입부에서, 픽셀 클러스터의 인에이블 라인 상에서의 인에이블링 또는 디스에이블 동작이 표시되어 있다. 이는 또한 도 4a의 아주 오른쪽 표에도 도시되어 있다. 어드레싱 및 인에이블링의 순서는 상단부 열로부터 하단부 열 까지 순차적인 순서로 이루어진다. 도 4b의 상부 좌측 표에서, 픽셀들 POO 내지 P33 의 전달 트랜지스터들의 게이트들 GOO 내지 G33 상의 논리 레벨들이 도 4a에 도시된 바와 같이 어드레싱 및 인에이블링의 결과로서 도시되어 있다. 기준 GOO 는 픽셀 POO 의 전달 트랜지스터들의 게이트들과 관련되고, 기준 G01 은 픽셀 P01 의 전달 트랜지스터의 게이트와 관련되고, 기타 등등이 된다(and so on). 전달 트랜지스터는 전도성 상태이거나 - 그에 따라 논리 레벨이 1 이거나 - 비-전도성 상태일 수 있다 - 그에 따라 논리 레벨이 0 이 된다. 게이트들 GOO 내지 G33 중 하나 상의 논리 레벨이 0으로부터 1로 또는 1 로부터 0으로 변화될 때 그레이 백그라운드가 표시되어 있다. 예를 들어, 표 4a 및 4b의 표들에서 도시된 바와 같이 프레임 사이클 동안에 픽셀 P11 은 전혀 인에이블링되지 않으며; 픽셀 P12 이 그 후에 인에이블링된다. 픽셀들 P21 및 P12 은 동일한 양의 시간 동안 인에이블링되고 그에 따라 동일한 밝기로 보여지며 그리고, 그 픽셀들이 가장 긴 지속 시간 동안 인에이블링되기 때문에, "밝기의 합"으로 레이블이 부여된 도 4b의 가장 낮은 열 내에 표시된 바와 같이, 그 픽셀들은 가장 밝은 픽셀들로서 보여진다. 우측 측부 상의 표에서, 아날로그 라인 l_analog 상으로 인가된 전류 값들이 표시되어 있다. 이러한 예에서, 모든 광원들이 동일한 전류 값, 예를 들어, 1의 임의 단위(1 a.u.)로 동작된다. 만약, 예를 들어, 2개의 픽셀들이 인에이블링된다면, 전류 값의 2배(= 2 a.u.)가 아날로그 라인 상으로 공급된다. 그에 따라, 12 픽셀들이 인에이블링될 때, 전류 값의 12배(= 12 a.u.)가 아날로그 라인 상으로 공급된다.
도 5는 종래 기술에 따른 백플레인 장치의 아날로그 라인의 전류 특성의 예를 개략적으로 도시한 도면이다.
전류 I는 2개의 프레임들의 지속 시간 동안의 픽셀 수(N)의 함수로서 임의 단위(a.u.)로 도시되어 있다. 광원 어레이 또는 매트릭스를 위한 그리고 공간적 광 변조기의 픽셀들이 라인마다(line by line) 어드레싱되고 단일 라인 내에서 하나 이후에 하나씩(one after another) 어드레싱 되기 때문에, 고정된 어드레싱 방식에 따른 다음 픽셀이 어드레싱될 때마다, 0 a.u. 및 6 a.u. 의 범위 사이의 상이한 균일하게 분배된 전류들이 종래 기술 백플레인의 아날로그 라인 상으로 인가된다. 이는, 매우 신속한 방식으로 디스플레이 영역 외부로부터의 구동 아날로그 값들을 초래하여, 백플레인 장치의 전자장치들의 물리적 한계들을 유도하고, 예를 들어, 큰 라인 커패시티들이 연속적인 아날로그 라인들 상에서의 스위칭 주파수들의 증가를 방지한다. 이러한 접근 방식은 또한, 아날로그 신호 품질을 보장하기 위해서, 인가되는 TFTs의 높은 정밀도가 필수적이게 만든다. 그러나, 공간적인 광 변조기 또는 광원 어레이 또는 매트릭스의 프레임 레이트 또는 리프레시 레이트가 본원 발명의 특별한 사항들에 따라서 증대될 수 있다.
본원 발명에 따라서, 종래 기술로부터 공지된 것과 다른 픽셀 값 할당 방식이 이용된다. 이는 도 6a에 도시된 개략적인 도면에 의해서 확인될 수 있다. 도 6a에서 도면은 픽셀들이 연결된 백플레인 장치의 아날로그 라인으로 인가되는 전류 함수인 전류 특성(10)을 도시한다. 도면에 도시된 이러한 전류 특성(10)은 2개의 프레임들 중에 아날로그 라인으로 인가된 전류 값들을 포함한다. 전류 특성(10)은 제 1 프레임에 대한 본질적인 램프 업 함수의 형상을 포함하고 제 2 프레임에 대한 본질적인 램프 다운 함수의 형상을 포함한다. 픽셀 값의 높은 정밀도 또는 픽셀의 전원을 통해서 흐르는 전류가 달성되는데, 이는 전류 특성(10)의 변경이 비교적 낮은 주파수를 포함하기 때문이다. 본원 발명의 실시예에 따라서, 백플레인 장치에 의해서 광원 매트릭스의 단일 픽셀들로 할당된 픽셀 값들에 따라서 전류 특성(10)이 생성된다. 전류 특성(10)이 제 1 프레임에 대해서 거의 선형 증가를 포함하고 제 2 프레임에 대해서 거의 선형 하강을 포함하기 때문에, 픽셀들로 할당되는 픽셀 값들이 상당히 높게 분배된다. 다시 말해서, 동일한 픽셀 값을 포함하는 영역들이 도 6a의 전류 특성(10)에 의해서 할당될 2개의 프레임들에서 보여지지 않는데, 이는, 만약, 예를 들어, 모든 픽셀들의 1/3이 동일한 픽셀 값을 가진다면, 이러한 것이 도 6a의 도면에 도시된 바와 같이 가로 좌표에 수평 또는 평행한 전류 특성(10)의 영역을 초래할 것이기 때문이다. 도 6b에 따른 개략적인 도면은 제 1 프레임에 대해서 백플레인 장치의 어드레싱 라인들로 인가되는 픽셀 어드레스 신호들을 도시한다. 도시된 바와 같이, 이러한 실시예에서, 높은 주파수 신호들이 어드레싱 라인들로 인가된다. 그러나, 이러한 어드레싱 신호들이 0 또는 1의 논리 값을 가지는 디지털 신호들이기 때문에, 이는, 예를 들어, 도 5에서 도시된 것과 같은 높은 주파수 아날로그 값들을 실현하는 것 더 높은 주파수에서 전자적으로 실현될 수 있다.
도 7a는 종래 기술에 따른 백플레인 장치(미도시)를 포함하고 픽셀들(14)을 포함하는 광원 매트릭스(12)의 일부의 개략적인 표상을 도시한다. 도 7a에 도시된 바와 같은 광원 매트릭스(12)의 픽셀들(14)은 다른 빗금으로 표시된 4개의 상이한 픽셀 값들(15)을 포함한다. 도 7a의 예에서, 4개의 픽셀들이 100%의 최대 픽셀 값(15)으로 할당된다. 3개의 픽셀들(14)은 66%의 픽셀 값(15)을 포함한다. 6개의 픽셀들(14)은 33%의 픽셀 값(15)을 포함하고, 나머지 3개의 픽셀들은 0%의 픽셀 값(15)을 포함한다. 도 7a의 광원 매트릭스(12)의 각 픽셀(14) 내의 숫자들에 의해서 된 바와 같이, 단일 픽셀들(14)의 어드레싱 넘버링이 1로부터 시작하여 16에서 끝난다. 도 7a로부터 광원 매트릭스(12) 아래에는 픽셀들(14)이 연결된 백플레인 장치의 아날로그 라인으로 인가되는 전류 함수인 전류 특성(10)의 도면이 표시되어 있다. 가로 좌표 상에서, 어드레싱되는 픽셀들(14)의 고정된 클록 사이클들이 도시되어 있다. 픽셀들(14)은 가로 좌표 상에 도시된 바와 같이 고정된 순서로 어드레싱되고 즉, 픽셀 1로부터 시작하여 픽셀 16에서 종료된다. 결과적으로, 도 5에 도시된 것들과 비교될 수 있는, 높은 주파수의 "임의의" 값들이 아날로그 라인 상으로 인가되어야 한다. 전류 특성(10)(0% 내지 100%가 된다)이 픽셀 어드레스(1 내지 16이 된다)에 따라서 도시되어 있다. 도시된 바와 같이, 광원 매트릭스(12)로 디스플레이하고자 하는 픽셀 값들에 따라서, 전류 특성(10)은 매우 요동하고(fluctuating) 또는 교번적인(alternating) 전류 값들을 포함하고, 그에 따라 광원 매트릭스(12)를 어드레싱하거나 인코딩할 수 있는 최대 속도를 제한한다.
도 7b는 본원 발명에 따른 백플레인 장치(미도시)를 포함하는 픽셀들(14)을 포함하는 광원 매트릭스(12)의 일부의 표상을 개략적으로 도시한다. 도 7b에 도시된 바와 같은 광원 매트릭스(12)의 픽셀들(14)은 도 7a에 도시된 바와 같은 광원 매트릭스(12)와 동일한 픽셀들(14)을 디스플레이한다. 도 7b에 도시된 바와 같이 광원 매트릭스(12)의 픽셀들(14)의 어드레싱이 종래 기술에 대비하여 상이한 방식으로 실행되기 때문에, 광원 매트릭스(12)의 픽셀들(14)의 어드레싱 넘버링(각 픽셀(14) 내에 기록된 숫자들로 표시됨)은 각 픽셀(14)에 대해서 할당되는 픽셀 값(15)에 의존한다.
도 7b의 아래에는 도 7b의 위에 표시된 바와 같은 픽셀 값(15) 분배에 대한 아날로그 라인(도 7a, 7b에 도시되지 않음) 상에 인가되는 전류 특성(10)의 표상을 개략적으로 도시한다. 도 7b의 가로 좌표 상에서, 어드레싱된 픽셀들 1 내지 16이 도시되어 있고, 그리고 숫자들이 광원 매트릭스(12)의 픽셀들(14) 내에 표시되어 있다. 그러나, 그러한 16개의 픽셀들이 어드레싱되는 순서는 아래 열 내의 어드레싱된 픽셀들로 표시된 순서이다. 픽셀들(14)을 어드레싱하는 순서는 임의적인 것으로 보인다. 그러나, 픽셀들(14)을 어드레싱하는 순서는 광원 매트릭스(12)로 디스플레이하고자 하는 픽셀 값(15)에 의존한다. 따라서, 다른 픽셀들(14)로 할당된 아날로그 값들은 변화되는 전류들의 낮은 주파수를 가지는 램프 업 함수의 특성을 가질 수 있을 것이다. 확인될 수 있는 바와 같이, 0%의 픽셀 값(15)에 상응하는 전류가 3 픽셀 어드레싱 사이클들 즉, 어드레스들 1, 4 및 11을 가지는 픽셀들 1, 2 및 3(도 7a의 픽셀들(14)에 표시된 어드레스 넘버링에 상응한다)에 대한 아날로그 라인으로 인가된다. 33%의 픽셀 값(15)에 상응하는 전류가 6 픽셀 기록 사이클들에 대한 즉, 픽셀들 4-9에 대한 아날로그 라인으로 인가된다. 66%의 픽셀 값(15)에 상응하는 전류가 3개의 어드레싱 사이클들에 대해서 즉, 픽셀들 10-12에 대해서 인가된다. 100%의 픽셀 값(15)에 상응하는 전류가 4 픽셀 어드레싱 사이클들에 대해서 할당되어 도 7b에 도시된 바와 같은 하나의 프레임에 대한 광원 매트릭스(12)의 모든 16개 픽셀들(14)의 할당을 완료한다. 각 픽셀(14)은 픽셀 사이클의 지속 시간 동안만 인에이블링되고, 픽셀 사이클들의 지속 시간이 본질적으로 동일하다.
도 6a 및 7b로부터 확인할 수 있는 바와 같이, 전류 특성(10)은 시간에 따라 변동될 수 있고 이러한 예들에서 수학적으로 단조적인 함수의 특성을 주로 가진다.
도 7a 또는 7b에 도시된 바와 같은 광원 매트릭스(12)의 픽셀들(14)의 픽셀 값 분배로 시작하여, 도 7b의 아래쪽에 도시된 전류 특성(10)이 생성된다. 이러한 예에서, 램프 업 함수가 적용된다. 그에 따라, 전류 특성(10)이 가장 낮은 전류에서 시작하고 가장 높은 전류까지 증가된다. 그에 따라, 전류 특성(10)은 픽셀들(14)로 할당하고자 하는 픽셀 값들(15)에 의존한다. 이는 특히 "픽셀 값 할당 방식"이라는 용어하에서 특히 이해될 수 있을 것이다. 전류 특성(10)은 도 7b에 도시되지 않은 발생 수단에 의해서 발생된다.
전류 특성(10)이 일단 발생되면 픽셀들(14)로 할당될 픽셀 값들(15)에 따라서, 전류 특성(10)이 아날로그 라인으로 인가될 때 어드레싱될 픽셀들(14)의 픽셀 어드레스들이 결정된다. 확인될 수 있는 바와 같이, 0%를 가지는 픽셀 값(15)을 포함하는 픽셀들(14)이 첫 번째로 어드레싱될 것이다. 0% 픽셀 값(15)을 가지는 픽셀들(14)의 어드레스들이 앞서 기술한 바와 같은 순서로 정확하게 이루어질 필요는 없다. 픽셀들(14)에 대해서 이러한 픽셀 값들(15)을 할당하는 상이한 순서가 또한 이용될 수 있을 것이다. 그에 따라, 적어도 하나의 아날로그 라인으로 인가되는 생성된 전류 특성(10)이 픽셀들(14)의 어드레싱의 순서를 결정할 수 있을 것이다. 이러한 예에서, 동일한 픽셀 값(15)으로 할당되는 모든 픽셀들(14)의 어드레싱이 서로에 대해서 순간적으로 근접하여 실시된다.
유리하게, 아날로그 전류는 매우 적은 외부 드라이버들을 이용하여 최소 값으로부터 최대 값으로 서서히 상승될 수 있다. 특정 아날로그 값이 할당되는 픽셀들의 어드레스들 또는 위치들이 어드레스 디코더들로 디지털적으로 전달된다. 만약 백플레인 장치가 복수의 단일 클러스터들을 포함한다면, 클러스터의 모든 픽셀들의 어드레스들이 클러스터의 어드레스 디코더들로 디지털적으로 전달된다.
도 8은 복수의 클러스터들(18)을 포함하는 백플레인 장치(16)의 예를 도시한다. 도 8은 완전한 백플레인 장치(16)를 도시하지는 않고, 단지 그 장치의 하나의 섹션만을 도시한다. 그에 따라, 단지 4개의 클러스터들(18)이 도 8에 도시되어 있다. 모든 클러스터(18)는 단일 정사각형들로서 개략적으로 도시된 픽셀 회로들(20)을 포함한다. 모든 픽셀 회로(20)가 광원 매트릭스(도 8에 도시되지 않음)의 픽셀로 할당된다. 도 8에 도시된 바와 같은 실시예에 따라서, 클러스터들(18)이 서로로부터 독립적으로 제어된다. 픽셀들 및 그에 따른 픽셀 회로들(20)이 백플레인 장치(16)의 그리고 광원 매트릭스의 연결된 그리고 인접한 영역을 형성하여 클러스터(18)를 형성한다. 이러한 실시예의 연결된 영역들이 직사각형 형상을 가지고 클러스터(18)는 광원 매트릭스 또는 백플레인 장치(16)의 전체 폭에 걸쳐서 또는 전체 길이에 걸쳐서 연장하지 않는다.
모든 클러스터(18)는 클러스터(18)의 픽셀 회로(20) 또는 픽셀들을 어드레싱하기 위한 픽셀 어드레싱 수단(24)뿐만 아니라 아날로그 라인(22)을 포함한다. 예를 들어 컴퓨터를 위한 픽셀 데이터가, 광원 매트릭스 및 백플레인 장치(16)가 포함되는 디스플레이 장치의 디스플레이 전자장치들로 전달되는 것이 도 8에 개략적으로 도시되어 있다. 디스플레이 장치의 특별한 구성에 따라서, 전류 특성(10) 및 픽셀 어드레스가 컴퓨터에서 또는 디스플레이 장치의 디스플레이 전자장치들 내에서 또는 백플레인 장치(16)의 패널 전자장치들 내에서 생성될 수 있다. 도 8에서, 각각의 클러스터(18)가 픽셀 어드레싱 수단(24)으로 어드레스 정보를 전달하기 위한 픽셀 어드레싱 수단(24)과 패널 전자장치들 사이의 연결 라인을 포함한다는 것이 표시되어 있다. 픽셀 어드레싱 수단(24)이 x-어드레싱 라인들(26)에 연결되거나 및/또는 포함한다는 것이 도 8에 개략적으로 도시되어 있다. 픽셀의 y-어드레스를 어드레싱하기 위한 어드레싱 수단(24)은 y-어드레싱 라인들(28)을 포함한다.
여분(redundancy) 달성을 위해서, 내장형(build-in) "소프트웨어" 접근방식 및/또는 추가적인 여분 회로들이 적용될 수 있다.
본원 발명의 개념은, 전체 내용이 본원에서 참조되는, 예를 들어, WO 2009/024523 A1 , WO 2009/092717 A1 , WO 2008/138983, WO 2008/138984, WO 2008/138985, WO 2008/138986 또는 EP10156572.9 또는 PCT/EP2011/053912에 개시된 바와 같은, 클러스터들을 이용하는 백플레인들을 포함하는 디스플레이 디자인들에 대해서 바람직하게 특히 적용될 수 있다. 또한, 본원 발명의 개념은 2D 및 3D 콘텐츠를 디스플레이하는 디스플레이들에 대해서 적용될 수 있다. 3D 디스플레이들은 특히 스테레오스코픽 디스플레이들, 복수 화면들을 생성하는 스테레오스코픽 디스플레이들, 사용자의 눈들의 트랙킹 기능을 가지는 오토-스테레오스코픽 디스플레이들, 및 홀로그램 디스플레이들일 수 있을 것이다. 그러한 2D 또는 3D 디스플레이는 투명한(transmissive), 반사적인(reflective) 또는 트랜스플렉티브(transflective) 모드로 동작될 수 있을 것이다. 그러한 2D 또는 3D 디스플레이는 OLED, LCD(액정 디스플레이) 또는 PDP(플라즈마 디스플레이 패널)의 원리에 따라 작동될 수 있을 것이다.
본원 발명에 따른 백플레인 장치에서, 특히 클러스터 접근방식으로 인해서, 광원 어레이/광원 매트릭스에 대해서 더 큰 크기들 및 해상도들로 스케일 업할 수 있다. 디스플레이 크기에 거의 제한이 없는데, 이는 디지털 라인들이 레지스터들로 확장될 수 있기 때문이고 아날로그 라인들이 매우 낮은 주파수를 가지기 때문이다. 또한, 본원 발명에 따른 백플레인 장치로 광원 어레이/광원 매트릭스를 동작시키는 동안 파워 절약을 달성할 수 있는데, 이는 픽셀 회로들의 전달 TFTs의 낮은 RON 바로 위에서 광원들 - OLEDs - 을 구동하기 때문이다. 매우 높은 그레이 스케일 해상도 및 콘트라스트가 얻어질 수 있는데, 이는 OLED 전류 및/또는 OLED 온-시간이 매우 정밀하게 제어될 수 있기 때문이다. 본원 발명에 따른 백플레인 장치에서, 각 픽셀이 활성화되는 듀티 사이클(또는 시간 간격 마다의 지속 시간)에 의해서 또는 각 픽셀(또는 각 광원)로 인가되는 전류 값에 의해서 또는 양 대안들의 조합에 의해서, 각 픽셀의 픽셀 값(예를 들어, 광원 어레이 또는 광원 매트릭스의 각각의 광원이 동작되는 휘도)이 제어될 수 있다. 픽셀 회로망의 TFTs의 디지털 스위칭은 게이트 바이어스 스트레스에 의해서 유발되는 문턱값 전압 변경들을 수용한다(tolerate). 특히 만약 광원 어레이/광원 매트릭스가 OLEDs를 단일 광원들로서 포함한다면, OLEDs의 수명이 바람직하게 연장될 수 있는데, 이는, 종래 기술에 따른 백플레인 장치에 의해서 구동될 때 스위칭되는 동안의 피크형 전류 분배에 대비하여, 본드 패드들에 따른 백플레인 장치 장치에 의해서 구동될 때 스위칭 온되는 경우에 그 듀티 사이클 동안에 상당히 일정한 전류 분배가 단일 OLED에 로딩되기 때문이다.
픽셀 TFTs의 낮은 듀티 사이클은 보상 없이도 수명에 걸쳐서 디지털 함수를 유지할 수 있게 한다. 픽셀 TFTs의 보다 높은 듀티 사이클은 TFTs의 각각에 대한 수명을 연장시키는 것과 관련하여 유리하나, 개별적인 보상은 필요할 것이다. 각 픽셀 회로망을 위해서 보다 적은 수의 TFTs가 필요하기 때문에, 백플레인 장치의 보다 높은 제조 수득이 달성될 수 있다.
TFT 게이트 바이어스 스트레스와 관련한 주지의 문제점은 문턱값-전압 천이에 대한 원인으로서 TFT 내에서의 전하 포획을 초래하는 a-Si 백플레인의 TFTs의 불순물 포획 및 기타 원인들에 의해서 유발된다. 게이트 바이어스 스트레스는 또한 TFTs 사이에서 통계학적으로 상이하다. 본드 패드들의 어드레싱 방식에 따라서, 예를 들어, 픽셀의, 예를 들어, 픽셀 회로망 및/또는 광원의 특성들의 직접적인 측정을 허용하는 각 픽셀에 대한 외부로부터의 직접적인 전기적 연결에 의해서 각 픽셀을 개별적으로 어드레싱할 수 있다. 이러한 수단들에 의해서, 패널 외부로부터 측정이 용이하게 제어될 수 있다. 그러한 측정 프로세스는, 예를 들어, 프레임 시간의 1% 이내에서, 배경 측정 프로세스로서 실시간으로 실시될 수 있다. 그러한 측정들을 실시하기 위해서 매트릭스 내에/픽셀들 상에 추가적인 TFTs를 구현할 필요가 없다.
본드 패드들에 따른 선택 TFTs(T_xi, 100; T_yi, 200)은 낮은 듀티 사이클을 포함한다. 이는, 실질적인 추가적 보상 없이도, 백플레인 장치의 수명에 걸친 선택 TFTs의 디지털 함수를 유지할 수 있게 허용한다. 또한, 음의 게이트 전압 펄스로 전위 효과(potential effects)를 반전시킬 수 있을 것이다. 중간 듀티 사이클들을 가지는 TFTs(예를 들어, 어드레스 디코더 TFTs)이 집합적인 펄스(collective pulse)로 충분히 보상될 수 있다. 이러한 집합적인 보상은 또한 낮은 듀티 사이클 OLED 픽셀들에 대한 픽셀 TFTs("전달 TFTs", 300)에 대해서도 가능할 수 있을 것이다. 본원 발명에 따른 백플레인 장치의 개념은 또한 100% 까지의 OLED 듀티 사이클들에 대해서 각각의 픽셀 TFT를 개별적으로 보상할 수 있게 허용한다. 결과적으로, 픽셀 값들의 밝기 및 컬러는 수명의 종료시까지 변화되지 않을 것이다.
예를 들어, 어드레스 디코더 TFTs의 평균 듀티 사이클이 10% 내지 20% 사이의 범위 이내가 된다. 어드레스 디코더 TFTs에 대한 보상이 집합적으로 이루어질 수 있다. 선택 TFTs(도 2에 따른, T_xi, T_yi)가 0.2% 내지 1% 범위 이내가 된다. 선택 TFTs(T_xi, T_yi)는 보상을 필요로 하지 않는다. 픽셀 구동 TFTs(도 2에 따른, 전달 TFTs, T_ti)의 평균 듀티 사이클들은 80%까지 이다. 픽셀 구동 TFTs (전달 TFTs, T_ti)는 듀티 사이클의 길이에 따라서 개별적으로 또는 집합적으로 이루어진다. 모두 3가지 타입들의 TFTs의 단일 TFTs의 측정들이 개별적인 것을 기초로 실시될 수 있다.
도 9는 2개의 이웃하는 픽셀들에 대한 2개의 픽셀 회로망들(20, 32) 즉, 전술한 제 2 실시예에 따른 3개의 TFTs(100, 200, 300)을 포함하는 각 픽셀 회로망(20 또는 32)의 예를 도시한다. 2개의 픽셀들이 동일한 y-어드레싱 라인(28)에 의해서 어드레싱된다. 제 1 픽셀 회로망(20)의 제 1 TFT(100)가 - 인에블링 함수로서 그에 따라 참조 번호 '30'으로 표시되어 - 제 2 픽셀 회로망(32)의 x-어드레싱 라인(26)(X1)에, y-어드레싱 라인(28)에, 및 제 1 픽셀 회로망(20)의 제 2 TFT(200)에 연결된다. 제 1 픽셀 회로망(20)의 제 2 TFT(200)는 제 1 픽셀 회로망(20)의 제 1 TFT(100)에, 제 1 픽셀 회로망(20)의 x-어드레싱 라인(26)(X0)에, 및 제 1 픽셀 회로망(20)의 제 3 TFT(300)에 연결된다. 제 1 픽셀 회로망(20)의 제 3 TFT(300)는 제 1 픽셀 회로망(20)의 제 2 TFT(200)에 연결된다. 제 1 픽셀 회로망(20)의 제 3 TFT(300)는 접지(GND)에 대한 제 1 픽셀 회로망(20)의 광원(500)을 통한 아날로그 라인(22) 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 2 픽셀 회로망(32)의 제 1 TFT(100)는 - 인에블링 함수로서 그에 따라 참조 번호 '30'으로 표시되어 - 제 1 픽셀 회로망(20)의 x-어드레싱 라인(26)(X0)에, y-어드레싱 라인(28)에, 및 제 2 픽셀 회로망(32)의 제 2 TFT(200)에 연결된다. 제 2 픽셀 회로망(32)의 제 2 TFT(200)는 제 2 픽셀 회로망(32)의 제 1 TFT(100)에, 제 2 픽셀 회로망(32)의 x-어드레싱 라인(26)(X1)에, 및 제 2 픽셀 회로망(32)의 제 3 TFT(300)에 연결된다. 제 2 픽셀 회로망(32)의 제 3 TFT(300)는 제 2 픽셀 회로망(32)의 제 2 TFT(200)에 연결된다. 제 2 픽셀 회로망(32)의 제 3 TFT(300)는 접지(GND)에 대한 제 2 픽셀 회로망(32)의 광원(500)을 통한 아날로그 라인(22) 사이의 전기적인 연결을 스위칭하도록 구성된다. 이러한 실시예는 픽셀의 인에이블먼트 기능을 위해서 백플레인 장치 상에서 분리된 인에이블 라인을 가질 필요가 없다. 이는 2개의 이웃하는 픽셀들(20, 32)의 다른 픽셀에 대한 인에이블 라인(30)으로서 하나의 픽셀의 x-어드레싱 라인(26)을 이용하는 것에 의해서 달성된다. 이러한 것은, 인에이블 라인(30)의 논리 레벨이 x-어드레싱 라인(26)의 논리 레벨에 상응하는 경우에, 이루어질 수 있다. n-채널 또는 p-채널 전달 TFT(300) 또는 n-채널 또는 p-채널 선택 TFTs(100, 200)이 사용되는지의 여부에 따라서, 이하의 제어 방식들이 적용될 필요가 있다(X0, X1 = 각각의 x-어드레싱 라인(26)으로 인가되는 신호, Y = y-어드레싱 라인(28)으로 인가되는 신호):
n-채널-전달 TFT 및 n-채널-선택 TFT
Y X1 X0
1 1 1 양측 인에이블
1 0 1 좌측 디스에이블
1 1 0 우측 디스에이블
p-채널-전달 TFT 및 n-채널-선택 TFT
Y X1 X0
1 1 1 양측 디스에이블
1 0 1 좌측 인에이블
1 1 0 우측 인에이블
p-채널-전달 TFT 및 p-채널-선택 TFT
Y X1 X0
0 0 0 양측 인에이블
0 1 0 좌측 디스에이블
0 0 1 우측 디스에이블
n-채널-전달 TFT 및 p-채널-선택 TFT
Y X1 X0
0 0 0 양측 디스에이블
0 1 0 좌측 인에이블
0 0 1 우측 인에이블
도 10은 4개의 이웃하는 픽셀들에 대한 4개의 픽셀 회로망들(20, 32, 34, 36)의 예를 도시하며, 각각의 픽셀 회로망(20, 32, 34, 36)은 전술한 제 3 실시예에 따른 3개의 TFTs(100, 200, 300)을 포함한다. 4개의 픽셀들이 서로 인접하여 위치되고 동일한 y-어드레싱 라인(28)에 의해서 어드레싱된다. 제 1 픽셀 회로망(20)의 제 1 TFT(100)가 - 인에블링 함수로서 그에 따라 참조 번호 '30'으로 표시되어 - 제 3 픽셀 회로망(34)의 x-어드레싱 라인(26)(X2)에, y-어드레싱 라인(28)에, 및 제 1 픽셀 회로망(20)의 제 2 TFT(200)에 연결된다. 제 1 픽셀 회로망(20)의 제 2 TFT(200)는 제 1 픽셀 회로망(20)의 제 1 TFT(100)에, 제 1 픽셀 회로망(20)의 x-어드레싱 라인(26)(X0)에, 및 제 1 픽셀 회로망(20)의 제 3 TFT(300)에 연결된다. 제 1 픽셀 회로망(20)의 제 3 TFT(300)는 제 1 픽셀 회로망(20)의 제 2 TFT(200)에 연결된다. 제 1 픽셀 회로망(20)의 제 3 TFT(300)는 접지(GND)에 대한 제 1 픽셀 회로망(20)의 광원(500)을 통한 아날로그 라인(22) 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 2 픽셀 회로망(32)의 제 1 TFT(100)는 - 인에블링 함수로서 그에 따라 참조 번호 '30'으로 표시되어 - 제 1 픽셀 회로망(20)의 x-어드레싱 라인(26)(X0)에, y-어드레싱 라인(28)에, 및 제 2 픽셀 회로망(32)의 제 2 TFT(200)에 연결된다. 제 2 픽셀 회로망(32)의 제 2 TFT(200)는 제 2 픽셀 회로망(32)의 제 1 TFT(100)에, 제 2 픽셀 회로망(32)의 x-어드레싱 라인(26)(X1)에, 및 제 2 픽셀 회로망(32)의 제 3 TFT(300)에 연결된다. 제 2 픽셀 회로망(32)의 제 3 TFT(300)는 제 2 픽셀 회로망(32)의 제 2 TFT(200)에 연결된다. 제 2 픽셀 회로망(32)의 제 3 TFT(300)는 접지(GND)에 대한 제 2 픽셀 회로망(32)의 광원(500)을 통한 아날로그 라인(22) 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 3 픽셀 회로망(34)의 제 1 TFT(100)가 - 인에블링 함수로서 그에 따라 참조 번호 '30'으로 표시되어 - 제 4 픽셀 회로망(36)의 x-어드레싱 라인(26)(X3)에, y-어드레싱 라인(28)에, 및 제 3 픽셀 회로망(34)의 제 2 TFT(200)에 연결된다. 제 3 픽셀 회로망(34)의 제 2 TFT(200)는 제 3 픽셀 회로망(34)의 제 1 TFT(100)에, 제 3 픽셀 회로망(34)의 x-어드레싱 라인(26)(X2)에, 및 제 3 픽셀 회로망(34)의 제 3 TFT(300)에 연결된다. 제 3 픽셀 회로망(34)의 제 3 TFT(300)는 제 3 픽셀 회로망(34)의 제 2 TFT(200)에 연결된다. 제 3 픽셀 회로망(34)의 제 3 TFT(300)는 접지(GND)에 대한 제 3 픽셀 회로망(34)의 광원(500)을 통한 아날로그 라인(22) 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 4 픽셀 회로망(36)의 제 1 TFT(100)는 - 인에블링 함수로서 그에 따라 참조 번호 '30'으로 표시되어 - 제 2 픽셀 회로망(32)의 x-어드레싱 라인(26)(X1)에, y-어드레싱 라인(28)에, 및 제 4 픽셀 회로망(36)의 제 2 TFT(200)에 연결된다. 제 4 픽셀 회로망(36)의 제 2 TFT(200)는 제 4 픽셀 회로망(36)의 제 1 TFT(100)에, 제 4 픽셀 회로망(36)의 x-어드레싱 라인(26)(X3)에, 및 제 4 픽셀 회로망(36)의 제 3 TFT(300)에 연결된다. 제 4 픽셀 회로망(36)의 제 3 TFT(300)는 제 4 픽셀 회로망(36)의 제 2 TFT(200)에 연결된다. 제 4 픽셀 회로망(36)의 제 3 TFT(300)는 접지(GND)에 대한 제 4 픽셀 회로망(36)의 광원(500)을 통한 아날로그 라인(22) 사이의 전기적인 연결을 스위칭하도록 구성된다. 제 2 실시예와 유사하게, 이러한 실시예는 픽셀의 인에이블먼트 기능을 위해서 백플레인 장치 상에서 분리된 인에이블 라인을 가질 필요가 없다. 이러한 것은, 하나의 픽셀에 대해서, 해당 픽셀에 대한 인에이블 라인(30)으로서 4개의 이웃하는 픽셀들 중 다른 픽셀들 중 하나의 픽셀의 x-어드레싱 라인(26)을 이용하는 경우에, 달성된다. 이러한 것은, 인에이블 라인(30)의 논리 레벨이 x-어드레싱 라인(26)의 논리 레벨에 상응하는 경우에, 이루어질 수 있다. n-채널 또는 p-채널 전달 TFT(300) 또는 n-채널 또는 p-채널 선택 TFTs(100, 200)가 사용되는지의 여부에 따라서, 이하의 제어 방식들이 적용될 필요가 있다(X0, X1, X2, X3 = 각각의 x-어드레싱 라인(26)으로 인가되는 신호, Y = y-어드레싱 라인(28)으로 인가되는 신호):
n-채널-전달 TFT 및 n-채널-선택 TFT
Y X3 X2 X1 X0
1 1 1 1 1 모두 인에이블
1 0 0 0 1 X3에서 픽셀 디스에이블
1 0 0 1 0 X2에서 픽셀 디스에이블
1 0 1 0 0 X1에서 픽셀 디스에이블
1 1 0 0 0 X0에서 픽셀 디스에이블
1 1 0 0 1 X0 및 X3에서 픽셀 디스에이블
1 0 1 1 0 X1 및 X2에서 픽셀 디스에이블
1 1 0 1 0 X0에서 픽셀 인에이블(X2에서 디스에이블)
1 1 1 0 0 X1에서 픽셀 인에이블(X0에서 디스에이블)
1 0 0 1 1 X2에서 픽셀 인에이블(X3에서 디스에이블)
1 0 1 0 1 X3에서 픽셀 인에이블(X1에서 디스에이블)
p-채널-전달 TFT 및 n-채널-선택 TFT
Y X3 X2 X1 X0
1 1 1 1 1 모두 디에이블
1 0 0 0 1 X3에서 픽셀 인에이블
1 0 0 1 0 X2에서 픽셀 인에이블
1 0 1 0 0 X1에서 픽셀 인에이블
1 1 0 0 0 X0에서 픽셀 인에이블
1 1 0 0 1 X0 및 X3에서 픽셀 인에이블
1 0 1 1 0 X1 및 X2에서 픽셀 인에이블
1 0 1 0 1 X0에서 픽셀 디스에이블(X2에서 인에이블)
1 0 0 1 1 X1에서 픽셀 디스에이블(X0에서 인에이블)
1 1 1 0 0 X2에서 픽셀 디스에이블(X3에서 인에이블)
1 1 0 1 0 X3에서 픽셀 디스에이블(X1에서 인에이블)
p-채널-전달 TFT 및 p-채널-선택 TFT
Y X3 X2 X1 X0
0 0 0 0 0 모두 인에이블
0 1 1 1 0 X3에서 픽셀 디스에이블
0 1 1 0 1 X2에서 픽셀 디스에이블
0 1 0 1 1 X1에서 픽셀 디스에이블
0 0 1 1 1 X0에서 픽셀 디스에이블
0 0 1 1 0 X0 및 X3에서 픽셀 디스에이블
0 1 0 0 1 X1 및 X2에서 픽셀 디스에이블
0 0 1 0 1 X0에서 픽셀 인에이블(X2에서 디스에이블)
0 0 0 1 1 X1에서 픽셀 인에이블(X0에서 디스에이블)
0 1 1 0 0 X2에서 픽셀 인에이블(X3에서 디스에이블)
0 1 0 1 0 X3에서 픽셀 인에이블(X1에서 디스에이블)
n-채널-전달 TFT 및 p-채널-선택 TFT
Y X3 X2 X1 X0
0 0 0 0 0 모두 디에이블
0 1 1 1 0 X3에서 픽셀 인에이블
0 1 1 0 1 X2에서 픽셀 인에이블
0 1 0 1 1 X1에서 픽셀 인에이블
0 0 1 1 1 X0에서 픽셀 인에이블
0 0 1 1 0 X0 및 X3에서 픽셀 인에이블
0 1 0 0 1 X1 및 X2에서 픽셀 인에이블
0 0 1 0 1 X0에서 픽셀 디스에이블(X2에서 인에이블)
0 0 0 1 1 X1에서 픽셀 디스에이블(X0에서 인에이블)
0 1 1 0 0 X2에서 픽셀 디스에이블(X3에서 인에이블)
0 1 0 1 0 X3에서 픽셀 디스에이블(X1에서 인에이블)
특정 실시예와 관련하여 본원 발명을 설명하였지만, 전술한 설명에 비추어 볼 때 많은 대안적인 실시예들, 변경 실시예들, 변형 실시예들이 당업자들에게 자명할 것임을 이해할 수 있을 것이다. 특히, 당업자는 본원의 도면들 및 상세한 설명에 개시된 백플레인 장치로부터, 특정 목적을 위한, 예를 들어, 디스플레이 장치를 위해서 사용하기 위한, 본원 발명에 따른 백플레인 장치의 동작 방법 및/또는 본원 발명에 따른 백플레인 장치의 사용 방법을 안출할 수 있을 것이다. 따라서, 본원 발명은 첨부된 청구항들의 범위 내에 포함되는 그러한 모든 대안적인 실시예들, 변경 실시예들, 변형 실시예들을 포함할 것이다.

Claims (32)

  1. 광원 매트릭스를 위한 백플레인(backplane) 장치로서,
    상기 백플레인 장치의 픽셀 회로망(circuitry)은 광원을 제어하기 위해서 상기 광원 매트릭스의 광원에 할당되고, 하나의 광원 및 하나의 픽셀 회로망이 픽셀을 구성하며, 상기 광원 매트릭스의 픽셀들이 픽셀 특성에 따라서 분류되고, 광원들의 온 또는 오프 스위칭 순서는 상기 픽셀 특성에 의존하고 상기 백플레인 장치 상의 픽셀의 위치에 필수적으로 의존하지 않으며, 상기 광원 매트릭스의 단일 픽셀들은 랜덤 액세스 방식으로 상기 백플레인 장치에 어드레싱되고, 상기 광원들로 인가되는 전류는 적어도 하나의 드라이버에 의해서 제어되며, 상기 적어도 하나의 드라이버는 적어도 하나의 픽셀에 전기적으로 연결가능하고 상기 적어도 하나의 드라이버는 픽셀의 픽셀 회로망에 속하지 않는 것인, 광원 매트릭스를 위한 백플레인 장치.
  2. 제1항에 있어서,
    상기 픽셀에 할당되는 픽셀 값은, 상기 픽셀의 광원에 인가되는 전류 및 상기 픽셀의 광원에 인가되는 전류의 지속 시간(duration) 중 적어도 하나에 의존하는 것인, 광원 매트릭스를 위한 백플레인 장치.
  3. 제1항에 있어서,
    상기 광원, 또는 LED이나 OLED인 광원은 문턱값을 포함하고, 상기 픽셀 특성은 이러한 광원의 문턱값인 것인, 광원 매트릭스를 위한 백플레인 장치.
  4. 제1항에 있어서,
    상기 픽셀 특성은 상기 픽셀의 광원이 동작되는 전류 값 또는 밝기인 것인, 광원 매트릭스를 위한 백플레인 장치.
  5. 제4항에 있어서,
    상기 픽셀의 광원은 미리-결정된 시간 기간(time period) 동안 동작되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  6. 제1항에 있어서,
    동일한 픽셀 특성들을 포함하는 픽셀들에 대해 상기 픽셀들의 인에이블먼트 또는 디스에이블먼트를 위한 상기 픽셀들의 어드레싱이 실행되고,
    또는 상기 백플레인 장치의 제 1 동작 모드에서 동일한 픽셀 값을 포함하는 픽셀들의 어드레싱이 서로에 대해서 시간적으로 인접하여(temporal proximity) 실시되고,
    또는 상기 백플레인 장치의 제 2 동작 모드에서 동일한 픽셀 값을 포함하는 픽셀들의 어드레싱이 동시에 실시되며,
    또는 상기 백플레인 장치의 제 3 동작 모드에서 동일한 픽셀 값을 포함하는 픽셀들의 어드레싱이 시간 기간 및 단 하나의 픽셀에 픽셀 값이 할당되는 시간 중 적어도 하나 동안 실시되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  7. 제1항에 있어서,
    상기 적어도 하나의 드라이버는, 상기 광원을 통해서 흐르는 전류가 일정한(constant) 값을 포함하도록 구성되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  8. 제1항에 있어서,
    전류 특성이 상기 광원 매트릭스의 미리-결정가능한 광원들로 인가되고, 상기 전류 특성은 전류 램프 업(ramp up) 함수, 전류 램프 다운(ramp down) 함수 및 톱니형 함수 중 적어도 하나이며, 또는 상기 전류 특성은 광원들의 일반적인 구동 성질들에 비해서 더 짧은 미리-결정된 활성화 시간 동안 더 높은 전류 값을 포함하고, 또는 상기 전류 특성은 광원들의 일반적인 구동 성질들에 비해서 더 긴 미리-결정된 활성화 시간 동안 더 낮은 전류 값을 포함하는 것인, 광원 매트릭스를 위한 백플레인 장치.
  9. 제1항에 있어서,
    전류 특성은 상기 광원 매트릭스의 미리-결정가능한 광원들로 인가되고, 상기 전류 특성은 시간에 따라서 가변적이고, 단조 증가 또는 단조 감소되는 수학적 단조 함수의 특성을 가지는 것인, 광원 매트릭스를 위한 백플레인 장치.
  10. 제1항에 있어서,
    상기 광원들에 인가되는 전류의 특성은, 상기 픽셀들의 어드레싱 순서를 결정하는 것인, 광원 매트릭스를 위한 백플레인 장치.
  11. 제1항에 있어서,
    결정된 픽셀 어드레스들은 x-방향에 대해서 및 y-방향에 대해서 발생되고, 픽셀에 대한 픽셀 값의 할당은 상기 x-방향에 대해서 및 상기 y-방향에 대해서 랜덤 액세스 방식으로 실행되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    적어도 하나의 인에이블 라인 및 적어도 하나의 아날로그 라인 중 적어도 하나를 포함하고, 모든 픽셀 회로망은 인에이블 라인 및 아날로그 라인 중 적어도 하나에 연결되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서,
    적어도 하나의 픽셀 어드레싱 수단을 포함하고, 상기 픽셀 어드레싱 수단은 x-어드레싱 라인들 및 y-어드레싱 라인들을 포함하고, 모든 픽셀 회로망은 x-어드레싱 라인 및 y-어드레싱 라인에 연결되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  14. 제13항에 있어서,
    픽셀 어드레싱 수단은 적어도 하나의 x-어드레스 디코더 및 적어도 하나의 y-어드레스 디코더를 포함하고, 상기 x-어드레스 디코더는 상기 x-어드레싱 라인들에 연결되고 상기 y-어드레스 디코더는 상기 y-어드레싱 라인들에 연결되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  15. 제14항에 있어서,
    상기 x-어드레스 디코더 및 상기 y-어드레스 디코더 중 적어도 하나는 상기 백플레인 장치로부터 분리되어 배열되고, 또는 상기 x-어드레스 디코더 및 상기 y-어드레스 디코더 중 적어도 하나는 상기 백플레인 장치의 외측 엣지에 위치되고, 또는 상기 x-어드레스 디코더 및 상기 y-어드레스 디코더 중 적어도 하나는 상기 픽셀들 사이에서 상기 백플레인 장치 상에 위치되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  16. 제12항에 있어서,
    픽셀 회로망은 3개의 TFT들을 포함하고, 제 1 TFT는 인에블링 라인에, x-어드레싱 라인에, 및 제 2 TFT에 연결되고, 상기 제 2 TFT는 상기 제 1 TFT에, y-어드레싱 라인에, 및 제 3 TFT에 연결되고, 상기 제 3 TFT는 상기 제 2 TFT에 연결되며, 상기 제 3 TFT는 접지에 대한 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  17. 제12항에 있어서,
    픽셀 회로망은 3개의 TFT들을 포함하고, 서로 인접하여 위치되고 동일한 y-어드레싱 라인에 의해서 어드레싱되는 2개의 픽셀들에 대해서, 제 1 픽셀의 제 1 TFT가 - 인에블링 함수로서 - 제 2 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 1 픽셀의 제 2 TFT에 연결되고, 상기 제 1 픽셀의 제 2 TFT는 제 1 픽셀의 제 1 TFT에, 제 1 픽셀의 x-어드레싱 라인에, 및 제 1 픽셀의 제 3 TFT에 연결되며, 상기 제 1 픽셀의 제 3 TFT는 제 1 픽셀의 제 2 TFT에 연결되고, 상기 제 1 픽셀의 제 3 TFT는 접지에 대한 제 1 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성되고, 상기 제 2 픽셀의 제 1 TFT는 - 인에블링 함수로서 - 제 1 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 2 픽셀의 제 2 TFT에 연결되고, 상기 제 2 픽셀의 제 2 TFT는 제 2 픽셀의 제 1 TFT에, 제 2 픽셀의 x-어드레싱 라인에, 및 제 2 픽셀의 제 3 TFT에 연결되고, 상기 제 2 픽셀의 제 3 TFT는 제 2 픽셀의 제 2 TFT에 연결되고, 상기 제 2 픽셀의 제 3 TFT는 접지에 대한 제 2 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  18. 제12항에 있어서,
    픽셀 회로망은 3개의 TFT들을 포함하고, 서로 인접하여 위치되고 동일한 y-어드레싱 라인에 의해서 어드레싱되는 4개의 픽셀들에 대해서, 제 1 픽셀의 제 1 TFT가 - 인에블링 함수로서 - 제 3 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 1 픽셀의 제 2 TFT에 연결되고, 상기 제 1 픽셀의 제 2 TFT는 제 1 픽셀의 제 1 TFT에, 제 1 픽셀의 x-어드레싱 라인에, 및 제 1 픽셀의 제 3 TFT에 연결되고, 상기 제 1 픽셀의 제 3 TFT는 제 1 픽셀의 제 2 TFT에 연결되고, 상기 제 1 픽셀의 제 3 TFT는 접지에 대한 제 1 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성되고, 제 2 픽셀의 제 1 TFT는 - 인에블링 함수로서 - 제 1 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 2 픽셀의 제 2 TFT에 연결되고, 상기 제 2 픽셀의 제 2 TFT는 제 2 픽셀의 제 1 TFT에, 제 2 픽셀의 x-어드레싱 라인에, 및 제 2 픽셀의 제 3 TFT에 연결되고, 상기 제 2 픽셀의 제 3 TFT는 제 2 픽셀의 제 2 TFT에 연결되고, 상기 제 2 픽셀의 제 3 TFT는 접지에 대한 제 2 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성되고, 제 3 픽셀의 제 1 TFT가 - 인에블링 함수로서 - 제 4 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 3 픽셀의 제 2 TFT에 연결되고, 상기 제 3 픽셀의 제 2 TFT는 제 3 픽셀의 제 1 TFT에, 제 3 픽셀의 x-어드레싱 라인에, 및 제 3 픽셀의 제 3 TFT에 연결되고, 상기 제 3 픽셀의 제 3 TFT는 제 3 픽셀의 제 2 TFT에 연결되고, 상기 제 3 픽셀의 제 3 TFT는 접지에 대한 제 3 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성되고, 제 4 픽셀의 제 1 TFT는 - 인에블링 함수로서 - 제 2 픽셀의 x-어드레싱 라인에, y-어드레싱 라인에, 및 제 4 픽셀의 제 2 TFT에 연결되고, 상기 제 4 픽셀의 제 2 TFT는 제 4 픽셀의 제 1 TFT에, 제 4 픽셀의 x-어드레싱 라인에, 및 제 4 픽셀의 제 3 TFT에 연결되고, 상기 제 4 픽셀의 제 3 TFT는 제 4 픽셀의 제 2 TFT에 연결되고, 상기 제 4 픽셀의 제 3 TFT는 접지에 대한 제 4 픽셀의 광원을 통한 아날로그 라인 사이의 전기적인 연결을 스위칭하도록 구성되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  19. 제12항에 있어서,
    픽셀의 제 1 TFT 및 동일한 픽셀의 제 2 TFT가 듀얼 게이트 TFT로 조합되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  20. 제13항에 있어서,
    상기 x-어드레싱 라인 또는 y-어드레싱 라인은, 픽셀의 제 1 TFT의 게이트와, 또는 상기 픽셀의 제 2 TFT의 게이트와, 또는 듀얼 게이트 TFT - 픽셀의 제 1 TFT 및 동일한 픽셀의 제 2 TFT가 상기 듀얼 게이트 TFT로 조합됨 - 의 게이트들과 연결되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  21. 제12항에 있어서,
    인에이블 라인 또는 인에이블 라인으로서의 역할을 하는 x-어드레싱 라인이 픽셀의 제 1 TFT의 소스와 연결되고, 또는 픽셀의 제 1 TFT의 드레인이 동일한 픽셀의 제 2 TFT의 소스에 연결되고, 또는 픽셀의 제 2 TFT의 드레인이 동일한 픽셀의 제 3 TFT의 게이트에 연결되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  22. 제12항에 있어서,
    상기 아날로그 라인이, 픽셀의 제 3 TFT의 소스에 연결되고, 접지에 연결되는 동일한 픽셀의 광원이 동일한 픽셀의 제 3 TFT의 드레인과 연결되고, 또는 상기 픽셀의 광원에 연결된 아날로그 라인이 동일한 픽셀의 제 3 TFT의 소스에 연결되고 상기 접지는 동일한 픽셀의 제 3 TFT의 드레인과 연결되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  23. 제1항 내지 제11항 중 어느 한 항에 있어서,
    미리 결정된 시간 기간 중에 또는 프레임 시간의 부분적인 시간 동안에 인가되는, 픽셀의 광원 또는 픽셀 회로망의 단일 요소들의 특성들을 측정하기 위한 픽셀 또는 픽셀 회로망의 측정 함수를 포함하는 픽셀 측정 방식(scheme)을 포함하고, 상기 픽셀의 픽셀 측정은 상기 픽셀에 연결된 적어도 하나의 드라이버의 도움으로 실행되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  24. 제23항에 있어서,
    상기 픽셀의 x-어드레싱 라인 및 y-어드레싱 라인을 어드레싱함으로써 픽셀 회로망의 전달 트랜지스터의 게이트가 인에이블 라인에 연결되고, 가변 전압 함수가 인에이블 라인에 인가되고, 상기 가변 전압 함수는 제 1 전압 값으로부터 제 2 전압 값으로 증가 또는 감소되는 전압 값들을 인가하는 것을 포함하고, 측정 수단이 접지에 대한 픽셀의 광원을 통한 아날로그 라인 사이에서 전류가 흐르거나 더 이상 흐르지 않게 되는 상기 가변 전압 함수의 전압 값을 측정하도록 구성되는 것인, 광원 매트릭스를 위한 백플레인 장치.
  25. 제23항에 있어서,
    픽셀의 광원을 통한 아날로그 라인으로부터 접지로의 전류 흐름이 인에이블링되도록 해당 픽셀의 픽셀 회로망이 어드레싱 수단에 의해서 어드레스되고, 전류 함수가 아날로그 라인에 인가되고, 상기 전류 함수는 제 1 전류 값으로부터 제 2 전류 값으로 증가 또는 감소되는 전류 값들을 인가하는 것을 포함하고, 측정 수단은 접지에 대한 픽셀의 광원을 통한 아날로그 라인 사이에 흐르는 실제 전류를 측정하는 것인, 광원 매트릭스를 위한 백플레인 장치.
  26. 제1항 내지 제11항 중 어느 한 항에 있어서,
    a-Si, a-산화물, 폴리-Si, 또는 유기 전자 재료로 제조된 회로망을 포함하는 것인, 광원 매트릭스를 위한 백플레인 장치.
  27. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 광원 매트릭스 및 상기 백플레인 장치 중 적어도 하나는, 픽셀들의 적어도 2개의 클러스터들의 클러스터 배열을 포함하고, 각각의 클러스터는 클러스터의 픽셀들을 어드레싱하기 위한 픽셀 어드레싱 수단 및 아날로그 라인을 포함하는 것인, 광원 매트릭스를 위한 백플레인 장치.
  28. 제27항에 있어서,
    상기 클러스터들은 서로 독립적으로 제어되고 또는 상기 광원 매트릭스의 연결된 또는 인접한(contiguous) 영역을 형성하는 복수의 픽셀들이 클러스터를 형성하고, 상기 영역이 직사각형 형상, 정사각형 형상, 또는 벌집 형상을 포함하는 것인, 광원 매트릭스를 위한 백플레인 장치.
  29. 콘텐츠 또는 장면의 2-차원적인 표상 및 3-차원적인 표상 중 적어도 하나를 생성하는 디스플레이 장치를 위한 광원 매트릭스로서,
    제1항 내지 제11항 중 어느 한 항에 따른 백플레인 장치를 포함하는 광원 매트릭스.
  30. 장면의 2-차원적인 표상 및 3-차원적인 표상 중 적어도 하나를 생성하기 위한 디스플레이 장치, 스테레오스코픽 디스플레이 장치 또는 홀로그래픽 디스플레이 장치로서,
    제1항 내지 제11항 중 어느 한 항에 따른 백플레인 장치를 포함하거나 또는 제29항에 따른 광원 매트릭스를 포함하는 디스플레이 장치.
  31. 제1항 내지 제11항 중 어느 한 항에 따른 백플레인 장치를 동작시키기 위한, 광원 매트릭스를 위한 백플레인 장치 동작 방법으로서,
    상기 백플레인 장치의 픽셀 회로망은 광원을 제어하기 위해서 광원 매트릭스의 광원에 할당되고, 하나의 광원 및 하나의 픽셀 회로망이 픽셀을 구성하며, 상기 광원 매트릭스의 클러스터의 픽셀들 또는 상기 광원 매트릭스의 픽셀들이 픽셀 특성에 따라서 분류되고, 광원들의 온 또는 오프 스위칭 순서는 픽셀 특성에 의존하고 상기 백플레인 장치 상의 픽셀의 위치에 필수적으로 의존하지 않으며, 상기 광원들로 인가되는 전류는 적어도 하나의 드라이버에 의해서 제어되며, 상기 적어도 하나의 드라이버는 상기 적어도 하나의 픽셀에 전기적으로 연결가능하고 상기 적어도 하나의 드라이버는 픽셀의 픽셀 회로망에 속하지 않는 것인, 백플레인 장치 동작 방법.
  32. 광원 어레이 또는 광원 매트릭스를 위한 백플레인 장치로서,
    상기 백플레인 장치는, 콘텐츠의 또는 장면의 2-차원적인 표상 및 3-차원적인 표상 중 적어도 하나를 생성하기 위한 디스플레이 장치 내의 광원 매트릭스를 위해 사용되며, 상기 광원 어레이 또는 상기 광원 매트릭스는, 픽셀들에 대해서 픽셀 값들을 할당하기 위해서 상기 백플레인 장치에 의해서 전자적으로 제어될 수 있으며 픽셀 어드레스들을 가지는 픽셀들을 포함하고, 상기 백플레인 장치는 각각의 픽셀에 대한 적어도 하나의 광원, 적어도 하나의 아날로그 라인 및 적어도 하나의 픽셀 어드레싱 수단을 포함하고, 상기 픽셀 어드레싱 수단은 x-어드레싱 라인들 및 y-어드레싱 라인들을 포함하고, 모든 픽셀이 아날로그 라인에, x-어드레싱 라인에, 및 y-어드레싱 라인에 연결되며, 픽셀 값 할당 방식으로서, 생성 수단은 전류 특성이 픽셀들로 할당되는 픽셀 값들에 의존하게 되도록 적어도 하나의 아날로그 라인으로 인가되는 전류 특성을 생성하도록 구성되고, 상기 백플레인 장치는 상기 픽셀들에 의해 디스플레이되는 상기 픽셀 값들에 의해 상기 픽셀들의 광원들의 동작의 지속 시간 및 상기 픽셀들을 어드레싱하는 순서가 결정되도록 구성되고, 상기 광원 매트릭스의 단일 픽셀들은 랜덤 액세스 방식으로 상기 백플레인 장치에 어드레싱되는 것인, 백플레인 장치.
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