JP2013527595A - イオン注入を用いて基板のパターン化特徴を変更するための方法及びシステム - Google Patents

イオン注入を用いて基板のパターン化特徴を変更するための方法及びシステム Download PDF

Info

Publication number
JP2013527595A
JP2013527595A JP2013500167A JP2013500167A JP2013527595A JP 2013527595 A JP2013527595 A JP 2013527595A JP 2013500167 A JP2013500167 A JP 2013500167A JP 2013500167 A JP2013500167 A JP 2013500167A JP 2013527595 A JP2013527595 A JP 2013527595A
Authority
JP
Japan
Prior art keywords
substrate
plasma
ions
plasma sheath
features
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013500167A
Other languages
English (en)
Other versions
JP5728566B2 (ja
JP2013527595A5 (ja
Inventor
ゴデ ルドヴィック
エム マーティン パトリック
ジェイ ミラー ティモシー
シング ヴィクラム
Original Assignee
ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド filed Critical ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド
Publication of JP2013527595A publication Critical patent/JP2013527595A/ja
Publication of JP2013527595A5 publication Critical patent/JP2013527595A5/ja
Application granted granted Critical
Publication of JP5728566B2 publication Critical patent/JP5728566B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3171—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation for ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357—Generation remote from the workpiece, e.g. down-stream
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32422—Arrangement for selecting ions or species in the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

レジスト特徴を処理する方法は、基板の第１の面に１組のパターン化レジスト特徴（１１４ａ）を有する基板（１１２）を、プロセスチャンバー（３０２）内に位置付けるステップと、基板の第１の面に隣接するプラズマシース（３０８ｂ）を有するプラズマ（３０６）をプロセスチャンバー内に生成するステップと、を含む。その方法は、さらに、プラズマ（３０６）とプラズマシース（３０８ｂ）との間に画定される境界の形状の一部が、プラズマに面する基板（１１２）の前面により画定される平面に対して平行にならないように、境界の形状をプラズマシース調整器（３１２）で変更するステップを含み、プラズマからのイオン（３１０）は、イオンの第１の照射の間に広い入射角度範囲にわたりパターン化レジスト特徴（１１４ａ）に衝突する。

Description

本発明の実施態様は、デバイス製造の分野に関する。特に、本発明は、デバイスを製造するために、基板をパターニングし、基板にイオンを注入する、方法、システム及び構造に関する。
光リソグラフィーは、電子デバイスの製造に用いられることがよくある。それは、基板をパターニングして、そのパターンにしたがって回路を基板に形成し得る、プロセスである。図１ａ〜１ｅを参照するに、光リソグラフィープロセスの簡易化した例示が示される。一般に、基板１１２は、光硬化性のポリマーフォトレジスト１１４でコーティングされる（図１ａ）。次いで、所望のアパーチャパターンを有するマスク１４２が、基板１１２と光源（図示せず）との間に配置される。光源からの光１０は、マスク１４２のアパーチャを経て、基板１１２を照らし、マスク１４２のアパーチャ（すなわち、パターン像）を透過した光は、フォトレジスト１１４上に投影される。フォトレジストの一部１１４ａは、光１０をさらされて硬化するのに対し、フォトレジストの残りの部分１１４ｂは、未硬化のままである（図１ｂ）。結果として、マスクのアパーチャの像は、フォトレジストの硬化部分１１４ａにより、形成する。
図１ｃに例示するように、フォトレジストの未硬化部分１１４ｂは、はがされ、マスクのアパーチャパターンに対応する三次元フォトレジストの特徴、すなわちレリーフ１１４ａが基板１１２に残る。次いで、基板１１２をエッチングして、マスクのアパーチャパターンのネガの像に対応するトレンチ１１６を形成することができる（図１ｄ）。残存するフォトレジスト１１４ａを除去して、パターニングされた基板を形成することができる（図１ｅ）。金属層をトレンチに堆積すれば、所望のパターンを有する回路を基板１１２に形成することができる。
図２を参照するに、マスクのアパーチャパターンの像を基板に投影するための従来の光リソグラフィーシステム２００が示される。光リソグラフィーシステム２００は、光源２２２、光結合器２３２及び集光レンズ２３４を備える。さらに、光リソグラフィーシステム２００は、所望のアパーチャパターンを有するマスク１４２及び投影レンズ２５２を備えることができる。図に例示するように、所望の波長を有する光は、光源２２２から、照明器２３０として知られている、光結合器２３２及び集光レンズ２３４に放射される。照明器２３０では、光１０は、拡大され、均一化され、集光され、または、さもなければ調整される。次いで、光１０は、基板１１２上に投影すべき所望のアパーチャパターンを有しているマスク１４２を照射する。マスク１４２のアパーチャを透過した光１０は、マスク１４２のアパーチャパターンの情報を含むことができる。次いで、光１０は、投影レンズ２５２により捕捉され、投影レンズ２５２は、光１０、すなわち、マスクのアパーチャパターン像を、基板１１２上に堆積したフォトレジストに投影する。パターン像を投影する際に、投影レンズ２５２は、パターン像を１／４又は１／５に縮小させることができる。
より小さい特徴サイズ（例えば、トレンチの幅）を有する回路パターンを生成するために、いくつかの変更手段がプロセスに実装されている。当技術分野で周知のように、小さい特徴の鮮明な像を投影する能力は、とりわけ、プロセスで用いられる光の波長に依存する。現在は、３６５ｎｍ、２４８ｎｍ及び１９３ｎｍの波長のUV光が用いられている。特に、１３．５ｎｍの幅の回路を生成するために、波長が１９３ｎｍのフッ化アルゴン（ArF）エキシマレーザーが提案されている。
光リソグラフィーは、高スループットの効率的なプロセスであるけれども、そのプロセスは欠点がないわけではない。１つの欠点は、ライン幅ラフネス（LWR）又はラインエッジラフネス（LER）を含むことである。当技術分野で周知のように、LWRは、フォトレジストの未硬化部分１１４ｂを基板からはがした後に形成される、フォトレジスト特徴の幅の過度なバラツキである。バラツキがフォトレジストのレリーフ、すなわち特徴の側面に生じる場合に、そのバラツキはLERとして周知である。バラツキはエッチングの間にトレンチに受け渡され、最終的に回路に受け渡されるので、LWR又はLERに起因するラフネス又はバラツキは不都合である。バラツキは、フォトレジストのレリーフ又はトレンチの特徴サイズの縮小に伴って、一層深刻になる。例えば、１３．５ｎｍの特徴サイズを生成する１９３ｎｍの波長光でのリソグラフィープロセスでは、４ｎｍ以上のバラツキが観察されている。LWR及びLERのようなラインラフネス効果を含むパターン化レジスト特徴の幾何学的形状は、下位層のパターニング中に、レジスト層からデバイスの下位常在層へと転写されるため、LWR及びLERは、約１００ｎｍ未満の寸法に対して容認できる品質のデバイスを形成する能力を制限することになる。このようなバラツキは、不均一な回路をもたらし、結局は、デバイスの悪化又は不良につながる。さらに、設計基準に応じて、デバイス性能は、短いか、中位か、又は長い範囲のラフネスのうちのどちらかにより、もっと影響を受けたりする。
いくつかのアプローチが、LWR及びLER効果に対処するために、試みられた。一例では、ドライ化学エッチングプロセスが用いられ、そのプロセスは、レジストを除去する能力はあるも、概して、分離した特徴とは対照的に、密にパターン化された領域ではレジストの除去が異なる、パターン依存のローディング効果を受ける。このようなドライ化学エッチングプロセスは、好ましくない欠陥をレジストパターンにも与え、歩留まり損失をもたらす。さらに、レジストにおけるLWR／LER効果に対処するために用いられるプロセスは、パターン化すべき下層の特徴の限界寸法（ＣＤ）の厳格な制御を維持するために、レジストの高さ、幅及びプロファイルといったようなレジスト本来の特性をそのまま残すことが重要である。
LWR及びLER効果に対処するために用いられる別のアプローチは、ラフパターンに紫外線ランプを当てることによる深紫外線（ＤＵＶ）硬化を用いることであり、ラフ線を滑らかにするために放射露光による加熱を用いる。このアプローチは、線分の隅部でパターンをプルバックさせる好ましくない副作用をもたらし、デバイスを役に立たなくするように、線を変形させる。
線又は他のパターンが照射光の回折限界以下の限界寸法（ＣＤ）特徴サイズを有している、レジストの紫外線リソグラフィー処理の回折限界に対処するために、ダブルパターニングリソグラフィー（ＤＰＬ）が開発された。自己整合のダブルパターニングリソグラフィー及び化学凍結（chemical freeze）リソグラフィーを含む複数のアプローチが、ＤＰＬを首尾良く行なうのに用いられた。しかしながら、これらのプロセスの各々は、コスト及び／又は歩留まりについて、利点及び欠点いずれも有する。
レジストパターニングの制御に関する前述の課題に加えて、形成後のパターン化基板の特徴のサイズ及び形状の制御が課題として残る。ポリシリコンもしくは金属のゲート、又は、シリコンフィンのようなデバイスを形成するのに用いられるパターニング基板の特徴のためのエッチング条件の制御が、エッチング後のそのような特徴の最終的な形状及びサイズを定めるのに重大であることは周知である。さらに、イオン注入のような処理ステップは、そのような基板の特徴、特に、約１００ｎｍ以下の大きさを有する特徴の形状及びサイズに影響を及ぼし得る。例えば、シリコンフィンを有するデバイスにドーピングをするための基板へのイオン注入は、不注意にフィンのエッチング／スパッタリングを引き起こし得る。場合によっては、シリコンフィンは、形成すべきフィンベースデバイスのデバイス特性を実質的に変更し得る顕著なファセッティングを生じさせ得る。
上記を考慮すると、レジストリソグラフィープロセス及びデバイスドーピングプロセスのようなデバイス特徴のパターニングに影響を及ぼすプロセスを改善する必要があり、１００ｎｍ未満の限界寸法（ＣＤ）デバイスのような非常に小さい特徴サイズを必要とする技術は特に改善する必要がある。
本発明の実施態様は、特に、パターン化レジスト特徴又は永続的なパターン化基板の特徴のようなレリーフ特徴を処理することにより、基板をパターニングすることを改善するための方法及びシステムに関する。一例では、レジスト特徴を処理する方法は、基板の第１の面に１組のパターン化レジスト特徴を有する基板を、プロセスチャンバー内に位置付けるステップと、基板の第１の面に隣接するプラズマシースを有するプロセスチャンバー内にプラズマを生成するステップと、を含む。その方法は、さらに、プラズマとプラズマシースとの間の境界の形状の一部が、プラズマに面する基板の前面により規定される平面に対して平行にならないように、境界の形状をプラズマシース調整器で調整するステップを含み、プラズマからのイオンは、最初のイオン照射の間に広い角度範囲にわたりパターン化レジスト特徴に衝突する。
別の実施態様では、基板をパターニングする方法は、第１組のパターン化レジスト特徴を基板に提供するステップを含む。その方法は、さらに、広い角度範囲にわたり基板に入射するイオンを供給するように動作可能なプラズマシース調整器から引き出される最初のイオン照射に、第１組のパターン化レジスト特徴をさらすステップと、第２組のパターン化レジスト特徴を形成するように、基板にリソグラフィーパターニングプロセスを行うステップと、を含む。
従来の光リソグラフィープロセスのステップを例示する基板の概略断面図である。 従来の光リソグラフィープロセスのステップを例示する基板の概略断面図である。 従来の光リソグラフィープロセスのステップを例示する基板の概略断面図である。 従来の光リソグラフィープロセスのステップを例示する基板の概略断面図である。 従来の光リソグラフィープロセスのステップを例示する基板の概略断面図である。 マスクのアパーチャパターンの像を基板に投影するための従来の光リソグラフィーシステムの概略図である。 本発明の一実施形態による基板処理システムの概略図である。 本発明の実施形態により提供されるような基板に入射するイオン粒子の例示的な角度分布を示す図である。 本発明の例示的特徴を示すプラズマシース調整器及びレジスト特徴の概略断面図である。 ａ〜ｄは、三次元レジストパターンを処理する実施形態の例示的な結果を示す図である。 既知のイオン注入にさらした後のパターン化シリコン特徴を示す図である。 例示の広角度範囲のイオンフラックスにさらした後のパターン化シリコン特徴を表わす図である。 三次元処理の実施形態を示す図である。 三次元処理の実施形態を示す図である。
本発明を、以下に、本発明の望ましい実施形態を示す添付図面を参照して説明する。しかしながら、本発明は、多くの異なる形態で具体化することができ、本明細書に記載の実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、本開示が徹底的かつ完全となり、本発明の範囲を当業者に十分に伝えるように提供される。図面において、同様の番号は全体にわたって同様の要素を示す。
前述した方法に関連する欠陥を解決するために、基板をパターニングするための新規性及び進歩性のある技術及びシステムを紹介する。いくつかの実施形態において、本発明の方法は、パターン化されたフォトレジストの特徴のような、最終的に除去すべき一時的な基板の特徴を処理することを含むことができる。他の実施形態では、本発明の方法は、半導体の構造のような永久的なデバイスの特徴を処理することを含むことができる。特に、本発明は、レジスト特徴におけるLWR及びLERを改善すると云ったような、レジスト特徴の品質を改善するためにイオン注入プロセスを伴う技術に焦点を当てる。本明細書に開示するプロセスは、非常に小さいピッチ、例えば、約２５０ｎｍ未満のピッチを有するアレイに組み込まれる特徴を含む、狭い特徴を形成するためのプロセスとともに用いることができる。そのようなプロセスは、従来の、深紫外線（ＤＵＶ）リソグラフィー、ダブルパターニングリソグラフィー、自己整合のダブルパターニングリソグラフィー及び他のリソグラフィープロセスを含む。しかしながら、当業者は、本明細書に開示した技術が、任意の特定のリソグラフィー又は任意範囲の大きさのレジスト特徴とともに用いることに限定されないことを認識するであろう。
本発明のいくつかの実施形態は、非常に小さい大きさのレジスト特徴を処理するのにプラズマ浸漬注入プロセスを用いる。三次元（３Ｄ）構造を処理する新技術を含むいくつかの実施形態を開示する。明瞭性及び簡潔性のために、実施形態を、多くの角度に配向された面を有するフォトレジストを処理する技術として説明する。しかしながら、当業者は、本発明がそれらに限定されないことを認識するであろう。その構造は、異なる角度に配向された面を有する任意タイプの構造であってもよい。
実施形態を、プラズマベースの基板を処理するシステムを用いる技術としても説明する。しかしながら、当業者は、プラズマスパッタリングの他に、ビームラインイオン注入システムも含む、他のタイプの原子より小さな素粒子、原子の粒子又は分子の粒子ベースの基板処理システムが、本発明の範囲内であることを認識するであろう。
図３ａを参照するに、本発明の一実施形態による三次元構造を処理する基板処理システム３００が示される。図３ｂは、フォトレジストを処理する粒子の角度分布を例示している。図面は必ずしも正確な縮尺ではない。
図３ａに例示するように、システム３００は、基板１１２及び基板１１２を支持するプラテン３０４がその中に配置されるプロセスチャンバー３０２を含むことができる。本発明では、基板１１２は、金属、半導体、又は絶縁材料ベースの基板とすることができる。本発明では、パターン化されたフォトレジストを基板上に配置することができる。パターン化フォトレジストは、未硬化部分をはがした後に、基板に残存しているフォトレジストの硬化部分とすることができる。
システム３００は、プロセスチャンバー３０２内に含まれるプラズマ３０６を生成するプラズマ源（図示せず）も含むことができる。プラズマ源は、その場の又は遠隔地の、誘導結合プラズマ源、容量結合プラズマ源、ヘリコンプラズマ源、マイクロ波プラズマ源又は任意の他のタイプのプラズマ源とすることができる。
プラズマ３０６と基板１１２との間に、１つ以上のプラズマシース調整器（plasma sheath modifiers）３１２を配置することができる。本実施形態では、プラズマシース調整器３１２は、互いにギャップ「ｙ」だけ相隔たる一対の調整器パーツ３１２ａ及び３１２ｂを備えることができる。別の実施形態では、調整器３１２は、単一の調整器パーツを備えることができる。さらに他の実施形態では、調整器３１２は、ギャップを規定する互いに相隔たる３つ以上の調整器のパーツを備えることができる。
プラズマシース調整器３１２は、プラズマシースの電界を調整することができる。いくつかの実施形態では、プラズマシース調整器３１２を正に又は負に帯電させることができる。プラズマシース調整器３１２は、電気的絶縁材料（例えば、ガラス）又は導電材料（例えば、金属）又はその組合せで作ることができる。システム３００が２つ以上の調整器パーツを含む場合、これらのパーツは同じ又は異なる材料で作ることができる。例えば、システム３００はプラズマシース調整器３１２を含むことができ、プラズマシース調整器３１２は２つの調整器パーツ３１２ａ及び３１２ｂを備えることができる。調整器パーツ３１２ａ及び３１２ｂは、同じ又は異なる材料で作ることができる。
プラズマシース調整器３１２が２つ以上のパーツを備える場合、これらのパーツは同じ平面又は異なる平面に配置することができる。例えば、処理システム３００内に含まれるプラズマシース調整器３１２は、２つの調整器パーツ３１２ａ及び３１２ｂを備えることができる。パーツ３１２ａ及び３１２ｂは、基板１１２と各調整器パーツとの間の垂直間隔「ｚ」が同じとなるように、同一平面内に配置することができる。別の実施形態では、調整器３１２は、２つの調整器パーツ３１２ａ及び３１２ｂを備えることができ、各パーツ３１２ａ及び３１２ｂは、基板１１２から異なる垂直間隔「ｚ」だけ相隔てることができる。プラズマシース調整器を備える処理システムの追加の説明は、米国特許同時係属出願第１２／４１８，１２０号、２００９年４月３日に出願し米国特許番号７，７６７，９７７として発行された米国特許同時係属出願第１２／４１７，９２９号、及び米国特許同時係属出願第１２／６４４，１０３号に見いだすことができ、各々は、本明細書にその全体が参照用として組み込まれるものとする。
動作中、その場で又は遠隔地で生成されたプラズマは、プロセスチャンバー３０２内に含めることができる。プラズマ３０６は、所望の種の電子、陽子、原子イオン又は分子イオン、中性イオン及びラジカルイオンを含むフラグメントを含むことができる。本発明では、プラズマフラグメント３０６は、基板１１２上の材料をドープしたり、エッチングしたり、又は堆積したりするのに用いることができる。プラズマ３０６中に含まれる種は、１つ以上の特定の種に限定されない。種は、Ｉ族及び３Ａ〜８Ａ族からの１つ以上の元素を含むことができる。プラズマ３０６に含まれる種の例は、水素（H）、ヘリウム（He）又は他の希ガス、炭素（C）、酸素（O）、窒素（N）、ヒ素（As）、ホウ素（B）、リン（P）、アンチモン、ガリウム（Ga）、インジウム（In）、カルボランC2B10H12又は他の分子化合物を含むことができる。図３ａに例示するように、プラズマ３０６は、その周辺付近にプラズマシース３０８も含み得る。本実施形態では、プラズマシース３０８は、正に帯電したイオン３１０を含み得る。
図に示すように、シース３０８は、プラズマ３０６との境界により表される。しかしながら、シース３０８は、プラズマ３０６のエッジから、プラズマ３０６の周りの物体の表面まで、例えば、チャンバー３０２の壁及び基板１１２の表面までの有限距離を伸びることは理解されるであろう。
基板１１２は、ＤＣ又はＲＦバイアス電源（図示せず）により、バイアスをかけられるので、プラズマシース３０８又はプラズマ３０６内のイオン３１０は、基板１１２の方へと向けられる。基板１１２に印加するバイアス信号は、ＤＣであろうと、ＲＦであろうと、連続的又はパルス状にすることができる。
プラズマシース調整器３１２は、イオン３１０の入射角度分布を制御するために、プラズマシース３０８の形状を変えることができる。例えば、プラズマシース調整器３１２は、プラズマシース３０８の電界を調整することができ、プラズマシース３０８の形状を変えることができる。本実施形態では、プラズマシース調整器３１２は、少なくともシース３０８の一部を、バルクプラズマ３０６に対して凹形のプラズマシース３０８ｂ（調整済みシース３０８ｂ）、又は、バルクプラズマに対してドーム形の（凸形の）プラズマに変えることができる。基板１１２にバイアスがかけられている場合、基板１１２の方に引き付けられるイオン３１０は、調整器パーツ３１２ａと３１２ｂとの間のギャップ「ｙ」にわたり広範囲の入射角度で進むことができる。従来のプラズマベースの処理システムでは、基板に最も近いプラズマシースは、基板に対して平行である。基板にバイアスがかけられている場合、イオンは、プラズマシースにほぼ垂直、従って、基板にほぼ垂直な経路で進む。結果的に、従来のプラズマ処理システムにおけるイオンの入射角度範囲は、−３°〜＋３°である。しかしながら、本実施形態では、イオン３１０の入射角度は、変更した調整済みのシース３０８ｂで変更され得る。図３ａに例示するように、調整シース３０８ｂは、基板に対し多様な角度を成している。そのため、調整シース３０８ｂに垂直に進むイオン３１０は、多様な角度で進むことになる。調整シース３０８ｂの異なる部分から基板１１２に進むイオン３１０は、異なる入射角度を有することができ、従って、イオン３１０は広範囲の入射角度を有する。図３ｂに例示するように、イオン３１０の入射角度の範囲は、約０°を中心に、約＋６０°と約−６０°との間の範囲になり得る。いくつかの実施形態では、イオン３１０の入射角度は、プラズマシース調整器３１２により生成される電界により、さらに調整することもできる。
これらに限定はされないが、プラズマシース調整器３１２の構成及び特性を含む多くの要因に応じて、イオンの入射角度はさらに調整することができる。そのような要因の例は、調整器パーツ３１２ａと３１２ｂとの間の水平間隔（Ｙ）、調整器３１２と基板１１２との間の垂直間隔（Ｚ）、基板１１２と各調整器パーツ３１２ａ及び３１２ｂとの間の垂直間隔の差（ｚ）（図示せず）、及び調整器３１２の電気特性を含むことができる。イオンの入射角度及び／又は入射角度分布を調整するように、他のプラズマプロセスパラメータを調整することもできる。追加の説明は、米国特許同時係属出願第１２／４１８，１２０号、第１２／４１７，９２９号、及び第１２／６４４，１０３号に見いだすことができ、これらの各々は、本明細書にその全体が参照用により援用される。
プラズマシース３０８を調整することにより、種々の角度に配向された面を有する三次元構造を、等角的に又は等方的に処理することができる。以下に述べるように、例えば、三次元のフォトレジストレリーフのような三次元構造の多表面を同時に等方的に処理するのに、調整済みプラズマシース３０８ｂを用いることができる。
図４を参照するに、本発明の一実施形態による三次元構造を処理する技術が示される。本実施形態では、この技術は三次元のフォトレジストレリーフ１１４ａに含まれるLER及びLWRを低減するのに用いることができる。前述したように、LER及びLWRは、光リソグラフィーの間で、フォトレジストの未硬化部分を除去した後に得られる三次元のフォトレジストレリーフ１１４ａに、生じ得る。本実施形態では、フォトレジストレリーフ１１４ａに含まれるLER及びLWRは、レリーフ１１４ａの種々の面上に、プラズマシース調整器３１２を用いて、プラズマ支援ドーピング（PLAD）又はプラズマ浸漬イオン注入（PIII）プロセスを実施することにより、低減することができる。図面は必ずしも正確な縮尺ではないことを、当業者は認識するであろう。
図４に例示するように、側面１１４ａ−１及び頂面１１４ａ−２を有する三次元のフォトレジストレリーフ１１４ａは、基板１１２上に配置される。基板１１２及びフォトレジストレリーフ１１４ａは、プラズマシース調整器３１２を含むプラズマ処理システム内に配置し、プラズマは基板１１２の近くに配置する。その後、プラズマ内のイオン３１０は、プラズマシース調整器のパーツ３１２ａと３１２ｂとの間のギャップを通って、フォトレジストレリーフ１１４ａの表面へ向かわせることができる。図に例示するように、イオン３１０は、多様な入射角度で向かわせることができる。
本実施形態では、イオン３１０は、フォトレジストレリーフ１１４ａの側面１１４ａ−１及び頂面１１４ａ−２に注入することができる。様々なイオン種を注入することができるけれども、本発明では、ヘリウム（He）イオン又はアルゴン（Ar）イオンを注入することができる。レジストへのイオンの照射時間は、広範囲をカバーするけれども、本発明の実施形態では、照射時間は、約１秒から数分に変えることができる。
本発明に従って配置したプラズマ処理システム（ＰＳＭシステム）のLERに対する効果を調べるために、実験を行った。以下において、用語「ＰＳＭシステム」又は「ＰＳＭプラズマシステム」とは、広範囲の角度分布のイオンをプラズマの一部に隣接して位置付けた基板の方に供給するために、プラズマシース調整器を用いる、プラズマ処理システムのことを言う。イオン入射角度に関連して用いる用語「広い」、「広範囲」又は「広角度範囲」は、約５度以上の全範囲にわたる一組の角度のことを言う。図３ｂに例示するような、広角度範囲にわたり分布するイオンのドーズを含む照射を与えるために、プラズマシース調整器を用いた。いくつかの例では、用語「引き出しプレート」とは、プラズマシース調整器のことを言うために用い、これは、調整プラズマシース（要素３０８ｂを参照）の形成を誘導し、また、イオンが広角度範囲にわたり基板に衝突するようにプラズマからイオンを引き出すアパーチャを有するプレートを備えることができる。
図４を再び参照するに、約４０ｎｍの公称限界寸法（ＣＤ）を有する一組のレジストラインに、例示の引き出しプレートを用いて３kVのHeプラズマを照射した。Heイオン３１０をフォトレジストレリーフ１１４ａの頂面１１４ａ−２及び側面１１４ａ−１の両方に３〜４kVで注入することにより、LERは５．６ｎｍから３．２ｎｍに改善され、LER及びLWRで約４０％の改善が観察された。プラズマシース調整器３１２を用いてHeイオンを注入することにより、改善がフォトレジストレリーフ１１４ａの複数の面１１４ａ−１及び１１４ａ−２に同時に、等方的に生じた。
さらに、フォトレジストレリーフ１１４ａのごく僅かの限界寸法の収縮が観察された。特に、レジストレリーフ１１４ａにHeイオン３１０を多様な入射角度で注入した場合、処理前の３９．１ｎｍの測定限界寸法（ＣＤ）は、処理後に３７．６ｎｍに収縮しただけで、僅か４％の収縮に相当した。最小限のファセッティング形成又はスパッタリングも観察された。PLAD又はPIIIプロセスは低エネルギープロセスであるので、イオン３１０が注入される深さは非常に浅い。そのため、例えば、レジストの収縮及び／又はスパッタリングのような、イオン注入により生じるフォトレジストレリーフ１１４ａに対する変化は最小であり得る。
様々な実施形態で、パターン化レジスト特徴に対する最適ラインのラフネスは、パターン化レジストを用いて下層基板に作成すべきデバイスの性質に依存し得る。従って、本発明の実施形態では、所望のラフネス特徴に最適に低減させるために、一組のパラメータを調整することができる。これらのパラメータは、とりわけ、イオンタイプ、イオンエネルギー、レジストタイプ、レジスト特徴のサイズの他に、プラズマシース調整器に関連する幾何学的特徴を含むことができる。再び図３ａを参照するに、幾何学的特徴は、水平間隔Ｙ、垂直間隔Ｚ及び他の要因を含み、これらは、米国特許同時係属出願第１２／４１８，１２０号、第１２／４１７，９２９号、及び第１２／６４４，１０３号に詳細に開示されている。
前述の例示のシステム、方法及び構成は、一般に、LWR／LERの低減、高周波、低周波及び中周波のラフネスのバラツキの低減、並びに類似のパターン化レジスト属性のような、改善されたラフネスの結果を提供するために、任意の組合せで用いることができる。
ライン幅ラフネスを低減することに加えて、いくつかの実施形態により、フォトレジスト特徴の多数表面の同時等方的硬化を誘発することができる。再び図４を参照するに、広角度範囲のイオンフラックスにさらした後、フォトレジストレリーフ１１４ａとして概略的に表わすパターン化レジスト特徴に等方的な硬化が観察された。ダブルパターニングリソグラフィー（ＤＰＬ）プロセス又は自己整合のダブルパターニングリソグラフィー（ＳＡＤＰＬ）プロセスを達成するために、追加の光リソグラフィープロセスを実施する場合、フォトレジストレリーフ１１４ａの同時等方的硬化は有利であり得る。ＤＰＬ又はＳＡＤＰＬでは、第１のリソグラフィープロセス中に形成された２つの元のフォトレジストレリーフの間に、追加のフォトレジストレリーフを生成するために、第２のリソグラフィープロセスを実施する。追加のフォトレジストレリーフの形成により、それらの間の距離が減少することになり、基板１１２に、さらにより短い幅のトレンチをもたらすことができる。第２のリソグラフィープロセスの間に、化学的処理を行なうことができる。この実施時に、第１のリソグラフィープロセスの間に形成されたフォトレジストレリーフの構造は、悪影響を受け得る。本実施形態では、等方的に硬化したフォトレジストレリーフ１１４ａは、第２のリソグラフィープロセスに関連する化学的処理に耐えることができる。そのため、ＤＰＬ又はＳＡＤＰＬを達成するための追加のリソグラフィープロセスが可能である。
図５ａ〜ｄは、三次元のレジストパターンを処理する実施形態の例示的な結果を表わす。本例では、例示的なレジスト硬化プロセスの動作を明確にするために、いくつかの異なるタイプのレジスト特徴には、広角度範囲のイオンを与えるため、例示の引き出しプレート（プラズマシース調整器）を用いて、イオンを照射した。図５ａを参照するに、基板５００は、プレート３１２のような例示のプラズマシース調整器を用いて、広角度分布のイオンに例示的に照射される一部５０２を含む。図５ａの例では、ｙ方向に沿って基板５００に対してスキャンすることができるアパーチャ３１４を通ってイオンが基板５００に衝突するように、アパーチャ３１４を有するプレート３１２を基板５００の上に配置することができる。図４も参照するに、図４に示すプレート３１２の図は、図５ｄに例示するｙ方向に沿っている。図５ｂは、パターン化された垂直のレジストライン５０４（ｙ方向に対して平行な長軸）、水平に配置されたライン５０６（ｘ方向に対して平行な長軸）及びブランケット部分５０８を含む一部５０２のより詳細な図を表す。基板の一部５０２は、レジスト特徴に例示の広角度イオンフラックス５３０を照射後、レジスト現像プロセスを模倣するために用いるエッチング液にさらされる部分を示す。図に示すレジスト特徴の構造は、イオン照射の終了後、エッチング液にさらした後に得られる構造に対応しているけれども、図にはイオンフラックス５３０を示してある。
本例で図に例示するように、イオン５３０は、（図４及び図５に規定するように）ｙ方向に概して平行に、さらに図５ｄに例示するように、入射角度のある範囲にわたって、基板の一部５０２に衝突する。図５ｄにおいては、各レジストライン５０６には、イオン５３０が、レジストラインの頂部と、側壁５１８に沿って衝突する。様々なレジスト特徴のエッチング結果を、図５ｂに上面平面図で示し、図５ｃ及びｄそれぞれにラインＡ−Ａ′及びＢ−Ｂ′に沿った断面図を示す。明らかなように、レジスト特徴の部分の優先エッチングが生じ、パターン化レジスト特徴のエッチ耐性に及ぼす例示の広角度イオン照射の効果を例示する。
特に、イオン照射にさらされないレジスト特徴のそれらの部分は、非常にエッチングされやすい。例えば、ブランケット領域５０８は、イオン５３０にさらされる水平エッジ５１６と、イオン５３０に対して平行に配置され、それ故、イオン５３０からの直接のイオン照射を受けない垂直エッジ５１４とを有する。図５ｂに示すように、かなりのレジストのエッチングが、保護されない（即ち、イオン照射されない）垂直エッジ５１４から内側に延びる長さＬにわたって生じる。同様に、各々が一対の保護されていない垂直エッジ５１４を有する垂直のライン５０４は、その距離がエッチング長さＬより短い個々の幅Ｗにわたって、かなりエッチングされる。従って、ライン５０４の全体の幅は、エッチングにより、かなり浸食される。他方、全体の側壁５１８に沿ってイオン照射にさらされる水平のライン５０６は、イオン照射を受けない小さい垂直ノッチ５２０のすぐ近くの領域５４０を除いて、エッチングから十分に保護される。
従って、本発明の実施形態は、後続の処理に対し、パターン化レジスト特徴を硬化するために、パターン化レジストラインを広角度イオンフラックスにさらすように、例示のプラズマシース調整器を用いることができる。そのような後続の処理は、例えば、未硬化レジストに直ちに作用するエッチング液を含むことができる。いくつかの実施形態では、パターン化レジスト特徴は、それらの側壁及び頂部が例示の引き出しプレートから広角度のイオン照射を受けるべく配向されるように、配置することができる。
ダブルパターニングリソグラフィープロセスの一実施形態では、第１のステップで、第１のリソグラフィープロセスシーケンスを用いて、第１組のパターン化レジスト特徴（レリーフ）を形成する。その後のステップでは、第１組のパターン化レジスト特徴を、広角度イオン照射を含む第１の照射にさらす。レジスト特徴は、レジスト特徴の側壁及び頂部の両方ともイオンフラックスにさらすように配置するのがよい。このようにして、後続のエッチング液にさらされるいくつかの又は全てのレジスト表面を、エッチング液の攻撃に耐えるように、硬化させることができる。広角度イオン照射は、レジスト特徴の側壁及び頂部を同時にイオンにさらすように配置したプラズマシース調整器を用いて、実施することができる。さらなるステップでは、第２の組のパターン化レジスト特徴を規定するように、第２のリソグラフィープロセスシーケンスを行う。様々な実施形態では、化学処理によりエッチングされ、又は、第２のリソグラフィープロセスシーケンスの間に溶融されるといったような、レジスト特徴が劣化されるのを、低減させるか又は防止するように、第１の照射によって第１組のレジスト特徴を硬化させる。
様々な他の実施形態では、最終処理の後に基板に残る永続的な特徴のような基板の追加のレリーフ特徴を、広角度イオンフラックスにさらすことができる。いくつかの実施形態では、半導体基板の特徴は、プラズマシース調整器を有する引き出しプレートを用いて、広角度イオンフラックス照射でイオン注入することができる。半導体基板の特徴は、Si、SiGe合金又は類似の材料を含むシリコンベースの材料のような、小さい半導体レリーフ特徴とすることができる。これは、既知のFINFETダブルゲートデバイスにおけるような、単結晶半導体の特徴を用いるデバイスの形成に有用である。例えば、いくつかのプロセスシーケンスでは、FINFETのチャネル領域のようなシリコン構造を、イオン注入プロセスにさらすことができる。従来のイオン注入手順では、そのようなシリコンフィンの外部形状は、イオン注入により実質的に変えられてしまい、これは、FINFETプロセスを用いて形成される最終的なトランジスタによるデバイスの性能に悪影響を及ぼすことになる。
図６は、従来の１．４kVのArイオン注入プロセスにさらした後のシリコンレリーフ特徴６０２のプロファイルを示す。本例では、そのような特徴の幅は、約１００ｎｍである。図示のように、頂部６０４は強いファセッティングを呈し、側壁は概して傾斜している。さらに、そのような特徴の頂部は、部分的にエッチングされ、そのような特徴の全体の高さが低くなり得る。
それにひきかえ、例示の広角度の４kVでのArイオン注入プロセスにさらした類似のシリコンレリーフ特徴７０２は、図７に示すように、頂部領域７０４で最小のファセッティングを示し、概して真っすぐな側壁を呈する。従って、例示の広角度のイオン注入は、シリコンレリーフ特徴７０２から作られるデバイス用のもっと理想的な構造をもたらすことになる。これは、その結果、デバイスの性能をより良くするのに役立つ。
前述の本発明の実施形態は、概して、表面特徴のラフネスを低減するための他に、そのような平滑プロセスで生じ得る限界寸法のロスを少なくするために、イオン照射を用いるシステム及びプロセスに向いているけれども、他の実施形態は、表面パターン化特徴に材料を加えるためにイオン照射を用いるメカニズムを提供する。図８ａ及び８ｂを参照するに、ここには、本発明の別の実施形態による、三次元構造を処理するための技術の簡略化例示が示される。本実施形態では、ホールの面積を低減させる技術を示す。本実施形態では、基板８００は、金属基板、半導体基板又は誘電体基板とすることができる。基板８００は、ホール８１２を備えることができる。本実施形態を、本明細書では、第１の直径Ｒ1のホールを有する基板の処理に対し説明するけれども、本発明はそれに限定されない。前の実施形態のフォトレジストと同様に、本実施形態の基板８００は、単に、１つ以上の垂直に延在する表面を有する構造とすることができる。
本実施形態では、イオン３１０を多様な入射角度でホール８１２の側壁表面８１４に向ける。図示のように、側壁８１４は、基板８００の頂面８１６に対し、いくつかの実施形態では約９０度とし得る角度を成す。イオンが望ましいけれども、本発明はラジカル粒子又は中性粒子を含む他の粒子を除外しない。ホール８１２の表面に向けられるイオン３１０は、この場合、ホール８１２の表面に堆積され、それにより、第２の直径Ｒ２を有する境界層８２２を形成する。プラズマシース調整器３１２を用いることにより、イオン３１０を多様な入射角度でホール８１２の表面に向けることができる。その結果、等角で等方性の堆積が生じ、均一な厚さの境界層８２２を形成することができる。さらに、基板８００の元のホールの直径は、Ｒ１からＲ２に等角的に、且つ等方的に減少する。
本明細書で説明した方法は、例えば、命令を実行することができる機械により読み取り可能なコンピュータ可読記憶媒体に命令のプログラムを具体化することにより、自動化することができる。汎用コンピュータは、そのような機械の一例である。周知の適切な記憶媒体の限定されない例示リストは、読み取り可能な又は書き込み可能なＣＤ、フラッシュメモリチップ（例えば、サムドライブ）、様々な磁気記憶媒体などのようなデバイスを含む。
要するに、本発明は、フォトレジスト又は永続的な、基板のレリーフ構造のようなパターン化特徴を処理するための新規で進歩性のある方法及びシステムを提供する。本発明は、パターン化特徴に浅い深さで浸入するだけのイオン及び他の種を提供できるようにするプラズマ浸漬システムのような、比較的低イオンエネルギーを用いるシステムで、展開することができる。これは、プロファイル及び限界寸法（ＣＤ）のようなレジストパターンの属性に実質的に影響を及ぼすことなく、表面を平滑化する能力を促進する。垂線から懸け離れた角度でかなりのイオンフラックスを供給することにより、本発明のＰＳＭアーキテクチュアは、表面ラフネスにより最も直接に影響を受ける領域、即ち、レジスト側壁のレジスト特徴をアタックするのに特に有効である。不活性ガスプラズマを用いるもののような本発明の実施形態は、ＲＩＥのようなドライ化学プロセスを用いてよく見られるパターン依存効果の影響を受けやすくはない。さらに、浸漬注入システムのようなプラズマ処理システムとともにプラズマシース調整器を用いることにより、本発明は、レジスト処理プロセスを調整するために、大きな柔軟性を提供する。これは、ガス組成、イオンエネルギー、イオンドーズ及びイオンの入射角度の範囲のような都合よく、かつ独立に調整することができる様々なプラズマパラメータによるものである。
本発明は、本明細書に記載した特定の実施形態による範囲に限定すべきではない。実際に、本明細書に記載した実施形態に加えて、本発明の他の様々な実施形態及び変更は、前述の記載及び添付図面から当業者には明らかであろう。本発明は、低エネルギーイオンを用いるプラズマ浸漬イオン注入システムで展開することができるけれども、イオン注入以外の、又は、イオン注入に加えての、イオン照射効果は、レジストの平滑化に寄与することができ、本発明は、低エネルギーイオンを供給することができる他のプラズマシステムで展開することができる。
さらに、注入又は堆積に加えて、本発明で開示した技術は、フォトレジスト構造又はフォトレジスト構造以外の構造にエッチングを行うために用いることができる。例えば、本発明で開示した技術は、トランジスタのゲートの限界寸法を小さくするように、フォトレジストのトリムプロセスを行うために用いることができる。トリムプロセスをO2＋HBrプラズマにより用いて１回に１つの表面で行う、従来のトリムプロセスとは対照的に、本発明の技術は、エッチング剤（例えば、イオン）を多様な角度に向け、トリムプロセスを同時に多数の表面で等方的に行うために用いることができる。そういうわけで、トリムプロセスをもっと効率的に、かつ、もっと均一に行うことができる。従って、そのような他の実施形態及び変更は、本発明の範囲内に入ることを意図している。さらに、本発明は、特定の目的のため、特定の環境で、特定の実施のコンテキストで、本明細書に記載したけれども、当業者は、その有用性がそれらに限定されず、本発明が、任意の数の目的のため、任意の数の環境で、有用に実施することができることを理解するであろう。従って、本発明の主題は、本明細書に記載されているように、本発明の全容及び精神に鑑みて解釈すべきである。

Claims (20)

  1. レジスト特徴を処理する方法であって、
    プラズマシースに面する基板の第１の表面に隣接する前記プラズマシースを有するプラズマをプロセスチャンバー内に生成するステップと、
    前記プラズマと前記プラズマシースとの間に画定される境界の形状をプラズマシース調整器で調整するステップであって、前記境界の前記形状の一部が、前記基板の前記第１の表面により画定される平面に対して平行にならず、前記プラズマからのイオンは、前記平面に対して、ある入射角度の範囲にわたり前記基板の表面に衝突する、ステップと、
    を含む、レジスト特徴の処理方法。
  2. 前記調整する動作は、一対のパーツにより画定されるギャップを生成するステップを含み、前記パーツは、絶縁体、半導体及び金属のうちの１つから成り、
    前記ギャップ周囲の前記境界の前記形状は、前記平面に対し凸形状である、請求項１に記載の方法。
  3. 前記調整する動作は、プレート内にギャップを生成するステップを含み、前記プレートは、絶縁体、導体及び半導体のうちの１つから成り、
    前記ギャップ周囲の前記境界の前記形状は、前記平面に対し凸形状である、請求項１に記載の方法。
  4. 前記入射角度の範囲は、約０°を中心に、約＋６０°と約−６０°との間である、請求項２に記載の方法。
  5. 前記基板上のパターン化レジスト特徴のライン幅ラフネス（LWR）を実質的に低減するように、イオンのエネルギー及び種をアレンジする、請求項１に記載の方法。
  6. 前記プラズマからのイオンの第１の照射は、低周波のLWRを大幅に低減するのに十分である、請求項１に記載の方法。
  7. 前記プラズマからの前記イオンは、不活性ガスイオンである、請求項１に記載の方法。
  8. 基板をパターニングする方法であって、
    第１組のパターン化レジスト特徴を前記基板上に提供するステップと、
    前記基板に対して、ある入射角度範囲にわたり前記基板に入射するイオンを供給するように操作可能なプラズマシース調整器から引き出されるイオンの第１の照射に、前記第１組のパターン化レジスト特徴をさらすステップと、
    第２組のパターン化レジスト特徴を形成するように、前記基板にリソグラフィーパターニングプロセスを行うステップと、
    を含む、基板をパターニングする方法。
  9. ダブルパターニングリソグラフィープロセスを用いて、前記第１及び第２組のパターン化レジスト特徴を形成する、請求項８に記載の方法。
  10. 前記イオンの第１の照射は、前記第１組のパターン化レジスト特徴を硬化させて、前記第２組のパターン化レジスト特徴を形成するために用いられる前記リソグラフィーパターニングプロセスの間に、前記第１組のパターン化レジスト特徴を無傷のまま残すように操作可能である、請求項８に記載の方法。
  11. 前記プラズマシース調整器は、第１の絶縁体部分と第２の絶縁体部分とを備え、これらの絶縁体部分間に画定されるギャップに近接するプラズマの境界の形状が、前記基板の平面に対し凸形状となるようにする、請求項８に記載の方法。
  12. 前記イオンの第１の照射は、不活性ガスイオンの暴露を含む、請求項８に記載の方法。
  13. 前記イオンの第１の照射のイオンエネルギーは、約２０keV未満である、請求項８に記載の方法。
  14. 前記第１組のパターン化レジスト特徴のライン幅ラフネス（LWR）は、前記イオンの第１の照射後に実質的に低減される、請求項８に記載の方法。
  15. 前記第１及び第２組のパターン化レジスト特徴を、広い角度範囲にわたり前記基板に入射するイオンを供給するように操作可能なプラズマシース調整器から取り出されるイオンの第２の照射にさらすステップをさらに含み、
    前記第２組のパターン化レジスト特徴のライン幅ラフネス（LWR）が、前記イオンの第２の照射後に低減される、請求項８に記載の方法。
  16. 基板にパターン化結晶特徴を注入する方法であって、
    プロセスチャンバー内に位置付ける基板の第１の面に隣接するプラズマシースを有するプラズマをプラズマチャンバー内に生成するステップと、
    前記プラズマと前記プラズマシースとの間の境界の形状の一部が、前記プラズマに面する前記基板の前面により画定される平面に対して平行にならないように、前記境界の前記形状をプラズマシース調整器で調整するステップと、
    前記基板と前記プラズマとの間にバイアスをかけるステップであって、イオンが、前記パターン化結晶特徴にファセッティングを生じることなく、広い入射角度範囲にわたり前記パターン化結晶特徴内に注入されるようにするステップと、
    を含む、基板にパターン化結晶特徴を注入する方法。
  17. 前記パターン化結晶特徴は、シリコンベースの特徴である、請求項１６に記載の方法。
  18. 基板のホールを処理する方法であって、
    プラズマシースに面する基板の第１の表面に隣接する前記プラズマシースを有するプラズマをプロセスチャンバー内に生成するステップであって、前記基板は、前記第１の表面に対しある角度を成すホールの側壁表面を含む、ステップと、
    前記プラズマと前記プラズマシースとの間に画定される境界の形状をプラズマシース調整器で調整するステップであって、前記境界の前記形状の一部が、前記基板の前記第１の表面により画定される平面に対して平行にならず、前記プラズマからのイオンが、ある入射角度範囲にわたり前記ホールの前記側壁表面に衝突する、ステップと、
    を含む、基板のホールを処理する方法。
  19. 前記イオンは、前記ホールの前記表面上で凝縮するように配置される種を含む、請求項１８に記載の方法。
  20. 前記調整する動作は、プレート内にギャップを生成するステップを含み、前記プレートは、絶縁体、金属及び半導体のうちの１つから成り、
    前記ギャップ周囲の前記境界の前記形状は、前記基板の前記第１の表面により画定される平面に対し凸形状である、請求項１８に記載の方法。
JP2013500167A 2010-03-15 2011-03-16 イオン注入を用いて基板のパターン化特徴を変更するための方法及びシステム Active JP5728566B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US34026810P 2010-03-15 2010-03-15
US13/046,136 2011-03-11
US13/046,136 US8778603B2 (en) 2010-03-15 2011-03-11 Method and system for modifying substrate relief features using ion implantation
PCT/US2011/028583 WO2011116039A1 (en) 2010-03-15 2011-03-16 Method and system for modifying substrate patterned features using ion implantation

Publications (3)

Publication Number Publication Date
JP2013527595A true JP2013527595A (ja) 2013-06-27
JP2013527595A5 JP2013527595A5 (ja) 2014-05-01
JP5728566B2 JP5728566B2 (ja) 2015-06-03

Family

ID=44560329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013500167A Active JP5728566B2 (ja) 2010-03-15 2011-03-16 イオン注入を用いて基板のパターン化特徴を変更するための方法及びシステム

Country Status (5)

Country Link
US (2) US8778603B2 (ja)
JP (1) JP5728566B2 (ja)
CN (1) CN103003914A (ja)
TW (1) TWI532073B (ja)
WO (1) WO2011116039A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190089210A (ko) * 2016-12-19 2019-07-30 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 이온 빔 디바이스에 대한 가스 주입 시스템

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8778603B2 (en) * 2010-03-15 2014-07-15 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying substrate relief features using ion implantation
US8435727B2 (en) 2010-10-01 2013-05-07 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying photoresist using electromagnetic radiation and ion implantation
US8460569B2 (en) 2011-04-07 2013-06-11 Varian Semiconductor Equipment Associates, Inc. Method and system for post-etch treatment of patterned substrate features
US8354655B2 (en) * 2011-05-03 2013-01-15 Varian Semiconductor Equipment Associates, Inc. Method and system for controlling critical dimension and roughness in resist features
US8974683B2 (en) * 2011-09-09 2015-03-10 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying resist openings using multiple angled ions
US8906576B2 (en) * 2012-01-25 2014-12-09 Varian Semiconductor Equipment Associates, Inc. Material engineering for high performance Li-ion battery electrodes
US8937019B2 (en) * 2012-04-03 2015-01-20 Varian Semiconductor Equipment Associates, Inc. Techniques for generating three dimensional structures
US9297063B2 (en) 2012-04-26 2016-03-29 Varian Semiconductor Equipment Associates, Inc. Plasma potential modulated ion implantation system
CN103632936B (zh) * 2012-08-20 2016-02-17 中芯国际集成电路制造(上海)有限公司 离子注入的方法
US9232628B2 (en) 2013-02-20 2016-01-05 Varian Semiconductor Equipment Associates, Inc. Method and system for plasma-assisted ion beam processing
US8952344B2 (en) 2013-03-14 2015-02-10 Varian Semiconductor Equipment Associates Techniques for processing photoresist features using ions
US20160064239A1 (en) 2014-08-28 2016-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Integrated Circuit Patterning
CN106033715B (zh) * 2015-03-11 2019-03-22 上海临港凯世通半导体有限公司 FinFET的掺杂方法
CN106033728B (zh) * 2015-03-11 2019-07-09 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN106033729B (zh) * 2015-03-11 2019-04-02 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN106571291B (zh) * 2015-10-09 2019-10-29 北京北方华创微电子装备有限公司 一种图形转移方法
US9852924B1 (en) * 2016-08-24 2017-12-26 Lam Research Corporation Line edge roughness improvement with sidewall sputtering
US10229832B2 (en) * 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions
US20180122670A1 (en) * 2016-11-01 2018-05-03 Varian Semiconductor Equipment Associates, Inc. Removable substrate plane structure ring
US10658184B2 (en) 2016-12-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement with directional patterning technology
US10431462B2 (en) * 2017-02-15 2019-10-01 Lam Research Corporation Plasma assisted doping on germanium
US10312089B1 (en) 2017-11-29 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for controlling an end-to-end distance in semiconductor device
US10522349B2 (en) 2017-11-30 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-reflective coating by ion implantation for lithography patterning
US11854818B2 (en) * 2021-05-04 2023-12-26 Applied Materials, Inc. Angled etch for surface smoothing

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358061A (ja) * 2000-04-12 2001-12-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003347734A (ja) * 2002-05-23 2003-12-05 Konica Minolta Holdings Inc ビアホール形成方法
JP2008198988A (ja) * 2007-01-16 2008-08-28 Hitachi High-Technologies Corp プラズマ処理方法
US20090263751A1 (en) * 2008-04-22 2009-10-22 Swaminathan Sivakumar Methods for double patterning photoresist
JP2009267352A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd プラズマ処理方法及びコンピュータ読み取り可能な記憶媒体
JP2010010417A (ja) * 2008-06-27 2010-01-14 Panasonic Corp プラズマドーピング方法及びプラズマドーピング装置
JP2010040571A (ja) * 2008-07-31 2010-02-18 Panasonic Corp 半導体装置及びその製造方法
WO2010114961A2 (en) * 2009-04-03 2010-10-07 Varian Semiconductor Equipment Associates Plasma processing apparatus
WO2011022635A2 (en) * 2009-08-20 2011-02-24 Varian Semiconductor Equipment Associates, Inc. Methods and system for patterning a substrate

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875659B2 (en) * 2002-08-12 2005-04-05 Macronix International Co., Ltd. Methods of code programming a mask ROM
JP2006278006A (ja) 2005-03-28 2006-10-12 Japan Atomic Energy Agency イオン源引き出し領域におけるプラズマ境界面制御方法及びそのイオン源
US20060236931A1 (en) * 2005-04-25 2006-10-26 Varian Semiconductor Equipment Associates, Inc. Tilted Plasma Doping
US8063437B2 (en) * 2007-07-27 2011-11-22 Panasonic Corporation Semiconductor device and method for producing the same
US7767977B1 (en) * 2009-04-03 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Ion source
US8101510B2 (en) * 2009-04-03 2012-01-24 Varian Semiconductor Equipment Associates, Inc. Plasma processing apparatus
US8188445B2 (en) * 2009-04-03 2012-05-29 Varian Semiconductor Equipment Associates, Inc. Ion source
US8603591B2 (en) * 2009-04-03 2013-12-10 Varian Semiconductor Ewuipment Associates, Inc. Enhanced etch and deposition profile control using plasma sheath engineering
US8778603B2 (en) * 2010-03-15 2014-07-15 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying substrate relief features using ion implantation
US8435727B2 (en) * 2010-10-01 2013-05-07 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying photoresist using electromagnetic radiation and ion implantation
US8907307B2 (en) * 2011-03-11 2014-12-09 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for maskless patterned implantation
US8716682B2 (en) * 2011-04-04 2014-05-06 Varian Semiconductor Equipment Associates, Inc. Apparatus and method for multiple slot ion implantation
US8460569B2 (en) * 2011-04-07 2013-06-11 Varian Semiconductor Equipment Associates, Inc. Method and system for post-etch treatment of patterned substrate features
US20120263887A1 (en) * 2011-04-13 2012-10-18 Varian Semiconductor Equipment Associates, Inc. Technique and apparatus for ion-assisted atomic layer deposition
US8778465B2 (en) * 2011-05-15 2014-07-15 Varian Semiconductor Equipment Associates, Inc. Ion-assisted direct growth of porous materials
US8974683B2 (en) * 2011-09-09 2015-03-10 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying resist openings using multiple angled ions
US9118001B2 (en) * 2012-07-11 2015-08-25 Varian Semiconductor Equipment Associates, Inc. Techniques for treating sidewalls of patterned structures using angled ion treatment
US9236257B2 (en) * 2013-03-13 2016-01-12 Varian Semiconductor Equipment Associates, Inc. Techniques to mitigate straggle damage to sensitive structures
US9520267B2 (en) * 2014-06-20 2016-12-13 Applied Mateirals, Inc. Bias voltage frequency controlled angular ion distribution in plasma processing
US9460961B2 (en) * 2014-08-05 2016-10-04 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for anisotropic metal etching
US9396965B2 (en) * 2014-08-05 2016-07-19 Varian Semiconductor Equipment Associates, Inc. Techniques and apparatus for anisotropic metal etching

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358061A (ja) * 2000-04-12 2001-12-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003347734A (ja) * 2002-05-23 2003-12-05 Konica Minolta Holdings Inc ビアホール形成方法
JP2008198988A (ja) * 2007-01-16 2008-08-28 Hitachi High-Technologies Corp プラズマ処理方法
JP2009267352A (ja) * 2008-03-31 2009-11-12 Tokyo Electron Ltd プラズマ処理方法及びコンピュータ読み取り可能な記憶媒体
US20090263751A1 (en) * 2008-04-22 2009-10-22 Swaminathan Sivakumar Methods for double patterning photoresist
JP2010010417A (ja) * 2008-06-27 2010-01-14 Panasonic Corp プラズマドーピング方法及びプラズマドーピング装置
JP2010040571A (ja) * 2008-07-31 2010-02-18 Panasonic Corp 半導体装置及びその製造方法
WO2010114961A2 (en) * 2009-04-03 2010-10-07 Varian Semiconductor Equipment Associates Plasma processing apparatus
WO2011022635A2 (en) * 2009-08-20 2011-02-24 Varian Semiconductor Equipment Associates, Inc. Methods and system for patterning a substrate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190089210A (ko) * 2016-12-19 2019-07-30 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 이온 빔 디바이스에 대한 가스 주입 시스템
JP2020502742A (ja) * 2016-12-19 2020-01-23 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド イオンビーム装置のためのガス圧入システム
JP7032403B2 (ja) 2016-12-19 2022-03-08 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド イオンビーム装置のためのガス圧入システム及びガス圧入システムのための引出しプレートを製造する方法
KR102415321B1 (ko) 2016-12-19 2022-06-30 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. 이온 빔 디바이스에 대한 가스 주입 시스템 및 이의 추출 플레이트를 제조하는 방법

Also Published As

Publication number Publication date
JP5728566B2 (ja) 2015-06-03
US20140306127A1 (en) 2014-10-16
US20110223546A1 (en) 2011-09-15
CN103003914A (zh) 2013-03-27
US8778603B2 (en) 2014-07-15
TW201145354A (en) 2011-12-16
WO2011116039A1 (en) 2011-09-22
TWI532073B (zh) 2016-05-01
US9767987B2 (en) 2017-09-19

Similar Documents

Publication Publication Date Title
JP5728566B2 (ja) イオン注入を用いて基板のパターン化特徴を変更するための方法及びシステム
US8460569B2 (en) Method and system for post-etch treatment of patterned substrate features
KR101911330B1 (ko) 레지스트 특징부들의 임계 치수 및 러프니스를 제어하기 위한 방법 및 시스템
US9340877B2 (en) Method and system for modifying photoresist using electromagnetic radiation and ion implantation
JP2013527595A5 (ja)
US8133804B1 (en) Method and system for modifying patterned photoresist using multi-step ion implantation
KR102386268B1 (ko) 원하는 치수들로 재료 층을 패터닝하기 위한 방법
TW200845185A (en) Plasma processing method
KR20130124149A (ko) 이온 주입을 사용하는 기판 패턴화된 특징부들의 수정 방법 및 시스템
US8974683B2 (en) Method and system for modifying resist openings using multiple angled ions

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140311

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150406

R150 Certificate of patent or registration of utility model

Ref document number: 5728566

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250