JP2013239809A - 誤り訂正符号化装置 - Google Patents
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Abstract
【課題】符号化の並列処理を小さな回路規模で行なうことができる誤り訂正符号化装置を提供する。
【解決手段】系列生成部101は、Kビットの情報系列に前にLビットの0を含み、Kビットの情報系列の後ろに(N−K)ビットの0を含む符号化対象系列を生成する。符号化演算部81は、符号化対象系列をMビットごとに並列に符号化処理する。ただし、Nは符号化ビット長であり、L=M−MOD(N、M)、MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数であり、NはMの倍数ではない。
【選択図】図1
【解決手段】系列生成部101は、Kビットの情報系列に前にLビットの0を含み、Kビットの情報系列の後ろに(N−K)ビットの0を含む符号化対象系列を生成する。符号化演算部81は、符号化対象系列をMビットごとに並列に符号化処理する。ただし、Nは符号化ビット長であり、L=M−MOD(N、M)、MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数であり、NはMの倍数ではない。
【選択図】図1
Description
本発明は、誤り訂正符号化装置に関する。
複数ビットを並列で入力し、1クロックで処理を行なう場合には、情報ビット数が入力される並列ビット数で割り切れない場合は、最終の入力時の演算のシフト量を調整するためのシフト演算回路を、通常のパラレル入力により符号化処理を行なうシフト演算回路に加えて用意することにより符号化演算を行なう技術が知られている(たとえば特許文献1を参照)。
また、情報ビット系列の先頭に0を挿入して、情報ビットの最後のビットが並列入力を行なうデータの最下位ビットになるように入力データの並び替えを行なうことにより、1種類のシフト演算により符号化演算が行なえる構成が知られている(たとえば非特許文献1を参照)。
H. Michael Ji, and Earl Killian,"Fast Parallel CRC Algorithm and Implementation on a Configurable Processor",IEEE ICC2002(International Conference on Communications 2002)
しかしながら、特許文献1に示されているような誤り訂正符号化装置では、情報ビット数が入力される並列ビット数で割り切れない場合は、並列ビット数のシフト演算を行なう演算処理を行なう回路のほかに、ビット調整を行なうための別のシフト演算回路が必要となり回路規模が大きくなる問題があった。
さらに、非特許文献1に示されているような誤り訂正符号化装置では、並列段数Mとしたときに、符号化回路のシフトレジスタの上位Mビットと入力されたMビットの情報ビット系列に対して、XOR回路の組み合わせ回路から構成されるランダム演算回路により、符号化回路のレジスタの内容を更新するための計算を1クロックで行なうようにしているが、ランダム演算回路部分を構成するXOR回路の数が多くなり、回路規模および回路の配線に要する面積が大きくなるという問題があった。
それゆえに、本発明の目的は、符号化の並列処理を小さな回路規模で行なうことができる誤り訂正符号化装置を提供することである。
上記課題を解決するために、本発明は、Kビットの情報系列に前にLビットの0を含み、Kビットの情報系列の後ろに(N−K)ビットの0を含む符号化対象系列を生成する系列生成部と、符号化対象系列をMビットごとに並列に符号化処理する符号化演算部とを備え、ただし、Nは符号化ビット長であり、L=M−MOD(N、M)、MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数であり、NはMの倍数ではない。
本発明によれば、符号化の並列処理を小さな回路規模で行なうことができる。
以下、本発明の実施形態について図面を参照して説明する。
[第1の実施形態]
図1は、第1の実施形態の誤り訂正符号化装置の構成を表わす図である。
[第1の実施形態]
図1は、第1の実施形態の誤り訂正符号化装置の構成を表わす図である。
この誤り訂正符号化装置は、系列生成部101と、符号化演算部100とを備える。符号化演算部100は、チェックビット生成レジスタ3と、ランダム演算部4と、合成部5と、下位XOR部5と、中位XOR部15と、上位XOR部25とを備える。
系列生成部101は、Kビットの情報系列に前にLビットの0を含み、Kビットの情報系列の後ろに(N−K)ビットの0を含む符号化対象系列を生成する。
系列生成部101は、チェック0挿入部1と、先頭0挿入部2とを含む。
チェック0挿入部1は、Kビットの情報系列にPビットの0が付加された入力系列(情報ビット系列)をMビットごとに並列に受けて、入力系列の後に(N−K−P+L)ビット分だけ0を挿入した第1系列を出力する。ただし、Nは符号化ビット長である。P=M−MOD(K、M)、L=M−MOD(N、M)である。MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数である。NはMの倍数ではないものとする。
チェック0挿入部1は、Kビットの情報系列にPビットの0が付加された入力系列(情報ビット系列)をMビットごとに並列に受けて、入力系列の後に(N−K−P+L)ビット分だけ0を挿入した第1系列を出力する。ただし、Nは符号化ビット長である。P=M−MOD(K、M)、L=M−MOD(N、M)である。MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数である。NはMの倍数ではないものとする。
先頭0挿入部2は、チェック0挿入部1で生成された第1系列の前にLビット分だけ0を挿入するとともに、第1系列の末端のLビット分を破棄した第2系列をMビットごとに並列に符号化対象系列として出力する。
図2は、系列生成部101による符号化対象系列の生成の詳細を示した図である。
図2では、情報ビット長Kを4112、符号化ビット長Nを4268、M=32とする。
図2では、情報ビット長Kを4112、符号化ビット長Nを4268、M=32とする。
図2(a)は、入力系列(情報ビット系列)のフォーマットを表わす。
入力系列(情報ビット系列)の情報ビット長Kは、4112(8×514)である。入力系列は、M(=32)ビットずつパラレルに入力される。最終である129番目の入力では、端数となるP=32−MOD(4112,36)=16ビット分だけ0が付加されている。
入力系列(情報ビット系列)の情報ビット長Kは、4112(8×514)である。入力系列は、M(=32)ビットずつパラレルに入力される。最終である129番目の入力では、端数となるP=32−MOD(4112,36)=16ビット分だけ0が付加されている。
図2(b)は、チェック0挿入部1で生成される第1系列を表わす。
L=32−MOD(4268、32)=20であるから、入力系列の後に(N−K−P+L)=4268−4112−16−20=160ビット分だけ0を挿入した第1系列が出力される。
L=32−MOD(4268、32)=20であるから、入力系列の後に(N−K−P+L)=4268−4112−16−20=160ビット分だけ0を挿入した第1系列が出力される。
符号化信号のビット数が符号化ビット数4268以上で、かつ32の倍数になるように、符号化信号のビット数が4288となる。
図2(c)は、第2系列のフォーマットを表わす。
第1系列の前にL(=20)ビット分だけ0を挿入するとともに、第1系列の末端のLビット分を破棄した第2系列が生成される。
第1系列の前にL(=20)ビット分だけ0を挿入するとともに、第1系列の末端のLビット分を破棄した第2系列が生成される。
符号化演算部100は、符号化対象系列をMビットごとに並列に符号化処理する。
チェックビット生成レジスタ3は、符号化されたチェックビットの途中結果を記憶する(N−K)ビットのシフトレジスタである。チェックビット生成レジスタ3には、符号化演算の初期値としてすべて0が設定されている。
チェックビット生成レジスタ3は、符号化されたチェックビットの途中結果を記憶する(N−K)ビットのシフトレジスタである。チェックビット生成レジスタ3には、符号化演算の初期値としてすべて0が設定されている。
チェックビット生成レジスタ3は、下位Mビットレジスタ31と、中位Sビットレジスタ32と、上位Mビットレジスタ33とを含む。ここで、2M+Sは、チェックビット数(N−K)である。M=32の場合、下位Mビットレジスタ31には、156ビット中の下位32ビットが格納され、上位Mビットレジスタ33には、156ビット中の上位32ビットが格納され、中位Sビットレジスタ32には、156ビット中の中央の92ビットが格納される。
ランダム演算部4は、チェックビット生成レジスタ3の上位Mビットレジスタ33に格納されている上位Mビットの値から、生成多項式に基づくM回のシフト操作を1度に行なう計算式に基づいて、ランダム演算を実行する。
図3は、ランダム演算部4の計算内容を説明するための図である。
図3に示すように、生成多項式g(x)がx^4+x+1のときの例を表わしている。
図3に示すように、生成多項式g(x)がx^4+x+1のときの例を表わしている。
ランダム演算部4は、図4のシフトレジスタによるシフト演算をM回繰り返したときの結果を1クロックで計算する。
M=1のときには、最上位のレジスタの値D3を入力として、出力は上位ビットから順に(0,0、D3,D3)となる。
M=2のときには、1回シフト演算をおこなったときには、上位の2ビットレジスタの値(D3,D2)に対し出力は(0,D3,D3+D2,D2)(+はXOR演算を表す)となる。
下位XOR部5は、ランダム演算部4の出力(N−K)ビットのうちの下位のMビットと、先頭0挿入部2から出力されるMビットとの間の排他的論理和を下位Mビットレジスタ31へ出力する。
中位XOR部15は、ランダム演算部4の出力(N−K)ビットのうちの中央のSビットと、下位Mビットレジスタ31に格納されているMビットおよび中位Sビットレジスタ32に格納されているSビットのうちの下位(S-M)ビットの間の排他的論理和を中位Sビットレジスタ32へ出力する。
上位XOR部25は、ランダム演算部4の出力(N−K)ビットのうちの上位のMビットと、中位Sビットレジスタ32に格納されているSビットのうちの上位Mビットの間の排他的論理和を上位Mビットレジスタ33へ出力する。
合成部6は、系列生成部2からの符号化対象系列がすべて入力された時点で、上位Mビットレジスタ33から出力される上位Mビットと、中位Sビットレジスタ32から出力される中位Sビットと、下位Mビットレジスタ31から出力される下位Mビットとを合成して、(2M+S)(=N−K)ビットのデータを誤り訂正符号化したチェックビットとして出力する。
(効果)
本実施の形態によれば、特別なシフト演算回路などを付加させることなく、1種類のランダム演算回路で符号化演算処理を行なうことができる。また、非特許文献1に記載された従来の符号化演算のランダム演算部の構成の場合では、ランダム演算回路の部分が2Mビット入力の組み合わせから(N−K)ビットの出力を生成していた。これに対して、本実施の形態でランダム演算回路を構成した場合には、Mビットの入力の組み合わせで(N−K)ビットの出力を生成するようになるため、ランダム演算回路における組み合わせの数が小さくなる。その結果、ランダム演算回路内のXOR回路の個数を小さくすることができ、回路規模の削減を図ることができる。
本実施の形態によれば、特別なシフト演算回路などを付加させることなく、1種類のランダム演算回路で符号化演算処理を行なうことができる。また、非特許文献1に記載された従来の符号化演算のランダム演算部の構成の場合では、ランダム演算回路の部分が2Mビット入力の組み合わせから(N−K)ビットの出力を生成していた。これに対して、本実施の形態でランダム演算回路を構成した場合には、Mビットの入力の組み合わせで(N−K)ビットの出力を生成するようになるため、ランダム演算回路における組み合わせの数が小さくなる。その結果、ランダム演算回路内のXOR回路の個数を小さくすることができ、回路規模の削減を図ることができる。
[第2の実施形態]
図4は、第2の実施形態の誤り訂正符号化装置の構成を表わす図である。
図4は、第2の実施形態の誤り訂正符号化装置の構成を表わす図である。
図4の誤り訂正符号化装置が、図1の誤り訂正符号化装置と相違する点は、系列生成部201である。
図1の系列生成部101は、チェック0挿入部1の後に、先頭0挿入部2が設けられていたのに対して、図3の系列生成部201は、先頭0挿入部2の後に、チェック0挿入部1が設けられる。
先頭0挿入部2は、Kビットの情報系列にPビットの0が付加された入力系列をMビットごとに並列に受けて、入力系列の前にLビット分だけ0を挿入した第1系列を出力する。
チェック0挿入部1は、第1系列の後に(N−K−P)ビット分だけ0を挿入した第2系列を符号化対象行列として出力する。
以上のように、本実施の形態でも、第1の実施形態と同様に、回路規模の削減を図ることができる。
[第3の実施形態]
図5は、第3の実施形態の誤り訂正符号化装置の構成を表わす図である。
図5は、第3の実施形態の誤り訂正符号化装置の構成を表わす図である。
図5の誤り訂正符号化装置が、図1の誤り訂正符号化装置と相違する点は、系列生成部23と、ランダム演算部4_A,4_B,4_Cと、セレクタ9である。これらは、複数種類の符号化フォーマットに対応するために設けられる。ここでは、第1タイプ、第2タイプ、および第3タイプの符号化フォーマットに対応するものとする。
系列生成部23は、フォーマット情報で示される符号化フォーマットに応じたNおよびKに従って、符号化対象系列を生成する。Mは、符号化フォーマットによらず、一定であるものとする。
系列生成部23は、可変量チェック0挿入部11と、可変量先頭0挿入部12とを備える。
可変量チェック0挿入部11は、Kビットの情報系列にPビットの0が付加された入力系列をMビットごとに並列に受けて、入力系列の後に(N−K−P+L)ビット分だけ0を挿入した第1系列を出力する。ただし、Nは符号化ビット長である。P=M−MOD(K、M)、L=M−MOD(N、M)である。MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数である。NはMの倍数ではないものとする。ここで、PはKによって変化し、LはNによって変化する。したがって、N、K、P、Lは、符号化フォーマットによって変化する。
可変量先頭0挿入部12は、チェック0挿入部11で生成された第1系列の前にLビット分だけ0を挿入するとともに、第1系列の末端のLビット分を破棄した第2系列を符号化対象系列として下位XOR部5へ出力する。ここで、LはNに依存するので、符号化フォーマットによって変化する。
ランダム演算部4−Aは、第1タイプの符号フォーマットに基づいて、ランダム演算を実行する。ランダム演算部4−Bは、第2タイプの符号フォーマットに基づいて、ランダム演算を実行する。ランダム演算部4−Cは、第3タイプの符号フォーマットに基づいて、ランダム演算を実行する。
セレクタ9は、フォーマット情報で示される符号化フォーマットに従って、ランダム演算部4−A,4−B,4−Cの出力を受けて、いずれかを選択して出力する。セレクタ9は、フォーマット情報で示される符号化フォーマットが第1タイプの符号化フォーマットの場合には、ランダム演算部4−Aからの出力を選択して出力する。セレクタ9は、フォーマット情報で示される符号化フォーマットが第2タイプの符号化フォーマットの場合には、ランダム演算部4−Bからの出力を選択して出力する。セレクタ9は、フォーマット情報で示される符号化フォーマットが第3タイプの符号化フォーマットの場合には、ランダム演算部4−Cからの出力を選択して出力する。セレクタ9から出力される(N−K)ビットのうち、上位のMビットが上位XOR部25へ送られ、中央のSビットが中位XOR部15へ送られ、下位のMビットが下位XOR部5へ送られる。
以上のように、本実施の形態により、複数の符号フォーマットに対して対応する必要がある場合に対しても、対応できるようになり、それぞれの符号フォーマットに対してもランダム演算回路は1個で符号化演算回路を構成できるようになるために回路規模を削減することができる。
[第4の実施形態]
本実施の形態は、符号化と復号時のシンドローム生成演算を共用できるようにしたものである。
本実施の形態は、符号化と復号時のシンドローム生成演算を共用できるようにしたものである。
図6は、第4の実施形態の誤り訂正符号化装置の構成を表わす図である。
図6の誤り訂正符号化装置が、図1の誤り訂正符号化装置と相違する点は、系列生成部103と、シンドローム用ランダム演算部49と、セレクタ105である。
図6の誤り訂正符号化装置が、図1の誤り訂正符号化装置と相違する点は、系列生成部103と、シンドローム用ランダム演算部49と、セレクタ105である。
系列生成部103は、チェック0挿入部1と、セレクタ104と、先頭0挿入部2とを含む。
系列生成部103は、符号化時には、以下のように動作する。
チェック0挿入部1は、第1の実施形態で説明したのと同様に、Kビットの情報系列にPビットの0が付加された入力系列(情報ビット系列)をMビットごとに並列に受けて、入力系列の後に(N−K−P+L)ビット分だけ0を挿入した第1系列を出力する。ただし、Nは符号化ビット長である。P=M−MOD(K、M)、L=M−MOD(N、M)である。MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数である。NはMの倍数ではないものとする。
チェック0挿入部1は、第1の実施形態で説明したのと同様に、Kビットの情報系列にPビットの0が付加された入力系列(情報ビット系列)をMビットごとに並列に受けて、入力系列の後に(N−K−P+L)ビット分だけ0を挿入した第1系列を出力する。ただし、Nは符号化ビット長である。P=M−MOD(K、M)、L=M−MOD(N、M)である。MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数である。NはMの倍数ではないものとする。
セレクタ104は、チェック0挿入部1の出力を選択して、先頭0挿入部2に出力する。
先頭0挿入部2は、第1の実施形態で説明したのと同様に、チェック0挿入部1で生成された第1系列の前にLビット分だけ0を挿入するとともに、第1系列の末端のLビット分を破棄した第2系列を符号化対象系列として出力する。
系列生成部103は、復号時には、以下のように動作する。
セレクタ104は、受信ビット系列を選択して、先頭0挿入部2に出力する。
セレクタ104は、受信ビット系列を選択して、先頭0挿入部2に出力する。
先頭0挿入部2は、符号化時と同様に、Qビットの符号化ビット系列にTビットの0が付加された受信ビット系列をMビットごとに並列に受けて、受信ビット系列の前にTビット分だけ0を挿入するとともに、受信ビット系列の末端のTビット分を破棄した系列を復号対象系列として出力する。ただし、T=M−MOD(Q、M)である。MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数である。NはMの倍数ではないものとする。
チェック0挿入部1と、先頭0挿入部2と、チェックビット生成レジスタ3と、下位XOR部5と、中位XOR部15と、上位XOR部25とは、符号化時と、シンドローム演算時の両方で供用される。
図7は、系列生成部103による復号対象系列の生成の詳細を示した図である。
図7では、情報ビット長Kを4112、符号化ビット長Nを4268、M=32とする。
図7では、情報ビット長Kを4112、符号化ビット長Nを4268、M=32とする。
図7(a)は、入力系列(受信ビット系列)のフォーマットを表わす。
入力系列(受信ビット系列)の符号化ビット長Nは、4268(8×533+4)である。受信ビット系列は、M(=32)ビットずつパラレルに入力される。最終である134番目の入力では、端数となるT=32−MOD(4268,32)=20ビット分だけ0が付加されている。
入力系列(受信ビット系列)の符号化ビット長Nは、4268(8×533+4)である。受信ビット系列は、M(=32)ビットずつパラレルに入力される。最終である134番目の入力では、端数となるT=32−MOD(4268,32)=20ビット分だけ0が付加されている。
図7(b)は、復号対象系列のフォーマットを表わす。
受信ビット系列の前にL(=20)ビット分だけ0を挿入するとともに、受信ビット系列の末端のLビット分を破棄した復号対象系列が生成される。
受信ビット系列の前にL(=20)ビット分だけ0を挿入するとともに、受信ビット系列の末端のLビット分を破棄した復号対象系列が生成される。
シンドローム用ランダム演算部49は、チェックビット生成レジスタ3の上位Mビットの値からシンドローム値を計算する。シンドローム用ランダム演算部49は、例えばtビット訂正を行なうBCH符号の場合には、受信多項式r(x)に対して、原紙多項式の根をαとしたときに多項式(x−α^(2i+1))(i=1,2,...,t)で割ったときのt個の剰余をシンドロームとして計算する。
セレクタ105は、符号化時は、符号化回路用ランダム演算部4のランダム演算結果を選択して出力し、復号時には、シンドローム用ランダム演算部49のランダム演算結果を選択して出力する。
合成部6は、復号時には、系列生成部103から出力された復号対象系列がすべて入力された時点で、下位Mビットレジスタ31、中位Sビットレジスタ32、および上位Mビットレジスタ33に記憶している値を合成して、(N−K)ビットのデータをシンドロームとして出力する。
本実施の形態によって、符号化演算のためのランダム演算回路部と復号時のシンドローム計算のためのランダム演算回路部と系列生成を切り替える部分だけそれぞれ異なる回路にして選択させることにより、回路を共用でき回路規模を削減することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 チェック0挿入部、2 先頭0挿入部、3 チェックビット生成レジスタ、4,4_A,4_B,4_C ランダム演算部、5 下位XOR部、6 合成部、9,104,105 セレクタ、23,101,103,201 系列生成部、15 中位XOR部、25 上位XOR部、31 下位Mビットレジスタ、32 中位Sビットレジスタ、33 上位Mビットレジスタ、49 シンドローム用ランダム演算部、81,82,83 符号化演算部、91〜95 レジスタ、90,92 XOR部。
Claims (5)
- Kビットの情報系列に前にLビットの0を含み、Kビットの情報系列の後ろに(N−K)ビットの0を含む符号化対象系列を生成する系列生成部と、
前記符号化対象系列をMビットごとに並列に符号化処理する符号化演算部とを備え、
ただし、Nは符号化ビット長であり、L=M−MOD(N、M)、MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数であり、NはMの倍数ではない、誤り訂正符号化装置。 - P=M−MOD(K、M)であり、
前記系列生成部は、
Kビットの情報系列にPビットの0が付加された入力系列をMビットごとに並列に受けて、前記入力系列の後に(N−K−P+L)ビット分だけ0を挿入した第1系列を出力する第1挿入部と、
前記第1系列の前にLビット分だけ0を挿入するとともに、前記第1系列の末端のLビット分を破棄した第2系列を前記符号化対象系列として出力する第2挿入部とを含む、請求項1記載の誤り訂正符号化装置。 - 前記第2挿入部は、復号時には、Qビットの符号化ビット系列の後にTビット分だけ0が挿入された受信ビット系列を受けて、前記入力系列の前にTビットを挿入するとともに、前記入力系列の末端のTビットを破棄した復号対象系列をとして出力し、
ただし、T=M−MOD(Q、M)、MOD(i、j)は、iをjで除算した剰余で、1以上j未満の自然数であり、QはMの倍数ではなく、
前記符号化演算部は、復号時に、前記復号対象系列をMビットごとに並列にシンドローム演算を実行する、請求項2記載の誤り訂正符号化装置。 - 前記NおよびKは、符号化フォーマットに応じて変化し、
前記系列生成部は、符号化フォーマットに応じたNおよびKに従って、前記符号化対象系列を生成し、
前記符号化演算部は、符号化フォーマットに応じた符号化処理を実行する、請求項1記載の誤り訂正符号化装置。 - 前記系列生成部は、
Kビットの情報系列にPビットの0が付加された入力系列をMビットごとに並列に受けて、前記入力系列の前にLビット分だけ0を挿入した第1系列を出力する第1挿入部と、
前記第1系列の後に(N−K−P)ビット分だけ0を挿入した第2系列を前記符号化対象行列として出力する第2挿入部とを含む、請求項1記載の誤り訂正符号化装置。
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