JP2013232761A

JP2013232761A - 信号処理装置

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Publication number: JP2013232761A
Application number: JP2012103227A
Authority: JP
Inventors: Yasuyuki Tanaka; 康之田中
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2012-04-27
Filing date: 2012-04-27
Publication date: 2013-11-14
Anticipated expiration: 2032-04-27
Also published as: JP5972030B2

Abstract

【課題】外部からの基準信号に同期して動作するまでの時間を短くする。
【解決手段】発振手段と、前記発振手段からの出力信号に基づいて、動画信号と、前記発振手段からの出力信号に同期したクロックと、前記動画信号の画面切り替えタイミングを示す切り替え信号とを生成する画像処理手段と、前記クロックをカウントするカウンタのカウント値が所定値に達した場合に水平タイミング信号を出力する手段と、基準信号から、基準の切り替え信号と、基準の水平同期信号とを出力する基準信号入力手段と、前記水平タイミング信号の位相を変更する位相シフト手段と、前記水平タイミング信号と前記基準の水平同期信号との位相差に基づいて前記発振手段からの出力信号の周波数を制御する手段と、前記切り替え信号と前記基準の切り替え信号との位相差に基づいて前記位相シフト手段による位相の変更量を制御する制御手段とを備える。
【選択図】図１

Description

本発明は信号処理装置に関し、特に、外部からの基準信号に同期した信号を生成する装置に関する。

従来、業務用のビデオカメラにおいては、外部から供給される基準信号に基づき、この基準信号に同期してビデオカメラを動作させることが行われている。また、近年では、標準解像度（ＳＤ）の動画に加え、高精細（ＨＤ）の動画を撮影することができるビデオカメラも登場している。（例えば、特許文献１参照）。

特開平９−２４４６１１号公報

ＨＤの動画を撮影する装置において、ＳＤの基準信号に同期して動作させることがある。ＨＤの動画とＳＤの動画では、水平周波数が異なるため、基準信号が入力されてから、装置を基準信号に同期させるまでに時間がかかってしまうという問題があった。

本発明は前述の問題点に鑑み、外部からの基準信号に同期して動作するまでの時間を短くすることを目的とする。

本発明においては、発振手段と、前記発振手段からの出力信号に基づいて、動画信号と、前記発振手段からの出力信号に同期したクロックと、前記動画信号における画面の切り替えタイミングを示す切り替え信号とを生成する画像処理手段と、前記クロックをカウントするカウンタと、前記カウンタのカウント値が所定値に達した場合に水平タイミング信号を出力するタイミング信号生成手段と、基準信号を入力し、基準の切り替え信号と、基準の水平同期信号とを出力する基準信号入力手段と、前記水平タイミング信号の位相を変更する位相シフト手段と、前記水平タイミング信号と前記基準の水平同期信号と間の位相差に基づいて前記発振手段からの出力信号の周波数を制御する手段と、前記切り替え信号と前記基準の切り替え信号との位相差に基づいて前記位相シフト手段による位相の変更量を制御する制御手段とを備える。

本発明によれば、外部からの基準信号に同期して動作するまでの時間を短くすることができる。

本発明を適用した撮像装置の構成例を示すブロック図である。外部同期モードの処理を示すフローチャートである。水平タイミング信号とフィールド信号を示すタイミングチャートである。水平タイミング信号とフィールド信号を示すタイミングチャートである。水平タイミング信号とフィールド信号を示すタイミングチャートである。水平タイミング信号とフィールド信号を示すタイミングチャートである。水平タイミング信号とフィールド信号を示すタイミングチャートである。タイミング信号生成部と位相シフト部の構成を示す図である。タイミング信号生成部と位相シフト部の動作を示す図である。外部同期モードの処理を示すフローチャートである。

以下、本発明の実施形態について図面を参照しながら説明する。

図１は、本発明の信号処理装置を適用した、携帯可能な撮像装置１００の構成例を示すブロック図である。図１において、撮像部１０１は、被写体を撮影し、動画信号を出力する。本実施形態では、撮像部１０１は、ＣＰＵ１１１からの指示により、ＨＤの動画とＳＤの動画を撮影可能である。撮像部１０１は、ＳＤの撮影モードにおいてはＳＤの動画信号を出力し、ＨＤの撮影モードにおいてはＨＤの動画信号を出力する。撮像部１０１はＨＤモードでは、水平１９２０画素×垂直１０８０画素で、インタレースの動画信号を出力する。また、撮像部１０１により撮影されるＨＤの動画信号のフィールド周波数は、５９．９４Ｈｚとする。また、撮像部１０１は、ＳＤモードでは、水平７２０画素×垂直４８０画素で、インタレースの動画信号を出力する。撮像部１０１により撮影されるＳＤの動画信号のフィールド周波数は２９．９７Ｈｚとする。

画像処理部１０２は、ＶＣＸＯ（電圧制御水晶発振器）１１０からの出力信号（ＣＬＫ１）に従って動作する。画像処理部１０２は、撮像部１０１により得られた動画信号に対し公知のカメラ信号処理（ガンマ補正、色バランス調整、輝度／色差分離など）を施して出力する。また、画像処理部１０２は、ＶＣＸＯ１１０からの出力信号ＣＬＫ１に基づいて、画素クロック（ＣＬＫ２）を生成し、タイミング信号生成部１０５とカウンタ１１２とに出力する。画像処理部１０２は、ＶＣＸＯ１１０からの出力信号ＣＬＫ１の周波数を逓倍してＣＬＫ２を生成する逓倍回路を備えている。ＣＬＫ１の周波数を２７メガヘルツ（ＭＨｚ）とし、画像処理部１０２は、ＳＤ撮影モードにおいては、ＣＬＫ２の周波数を２７ＭＨｚとする。

また、画像処理部１０２は、ＨＤ撮影モードにおいては、ＣＬＫ１の周波数を逓倍し、ＣＬＫ２の周波数は以下の通りである。
ＣＬＫ２＝７４．２５×１０００００÷１．００１

また、画像処理部１０２は、ＶＣＸＯ１１０からのＣＬＫ１に基づいて、動画信号の各フィールドの切り替えタイミングを示すフィールド信号と水平同期信号を生成し、動画信号に多重して同期分離部１０３に出力する。このフィールド信号は、フィールド毎にハイレベルとローレベルを繰り返す２値の信号であり、周波数は２９．９７Ｈｚである。また、フィールド信号は、各フィールドの先端でハイレベルとローレベルとが切り替わる。

画像処理部１０２から出力される動画信号は、ＶＣＸＯ１１０からのクロックＣＬＫ１に同期して出力される。また、画像処理部１０２は、動画信号を出力端子１０４より外部に出力する。

同期分離部１０３は画像処理部１０２からの動画信号から水平同期信号とフィールド信号とを取得する。同期分離部１０３は、水平同期信号から生成したタイミング信号をスイッチ１０７に出力し、フィールド信号Ｓ１０５をカウンタ１１２に出力する。

タイミング信号生成部１０５は画像処理部１０２からのＣＬＫ２をカウントし、カウント値が所定値に達した場合に水平タイミング信号Ｓ１０１を出力する。タイミング信号生成部１０５が水平タイミング信号Ｓ１０１を出力するための所定値は、ＣＰＵ１１１により設定される。ＣＰＵ１１１は、タイミング信号生成部１０５からの水平タイミング信号Ｓ１０１の周波数が、後述の基準水平同期信号Ｓ１０３の周波数と等しくなるように、カウンタ１０５に出力する所定値を決定する。

ＣＬＫ２の周波数（ａ）は、
７４．２５×１０００００÷１．００１
例えば、外部からの基準信号としてＮＴＳＣに従う基準信号を入力する場合、ＮＴＳＣ信号の水平周波数（ｂ）は、
５２５×３０÷１．００１
となる。
従って、タイミング信号生成部１０５による分周比は、
（ａ）／（ｂ）＝４７１４と２／７
となる。

そこで、ＣＰＵ１１１は、カウンタ１０５に対し、（１）４７１４→（２）４７１４→（３）４７１４→（４）４７１５→（５）４７１４→（６）４７１４→（７）４７１５の順に分周比（所定値）を設定し、以下、これを繰り返す。ＣＰＵ１１１は、これにより、平均的にタイミング信号生成部１０５によるＣＬＫ２の分周比が４７１４と２／７となるように制御する。

位相シフト部１０６は、タイミング信号生成部１０５からの水平タイミング信号Ｓ１０１の位相を、ＣＰＵ１１１から与えられた変更量に従って変更し、結果をスイッチ１０７に出力する。スイッチ１０７は、撮像部１０１が出力する動画と外部からの基準信号が同じ形式である場合は同期分離部１０３の出力を選択し、そうでない場合は位相シフト部１０６の出力を選択する。

位相検出部１０８は、基準信号入力部１１５からの基準水平同期信号Ｓ１０３と、スイッチ１０７からの水平タイミング信号Ｓ１０２との間の位相差を検出する。そして、位相検出部１０８は、検出した位相差を示す信号をＤＡ変換器（ＤＡＣ）１０９に出力する。また、位相検出部１０８は、検出した位相差が所定の範囲である状態が一定期間続いた場合に、水平タイミング信号Ｓ１０２が外部からの基準信号に同期している、安定した状態であることを示す信号をＣＰＵ１１１に出力する。

ＤＡＣ１０９は、位相検出部１０８からの位相差の信号をアナログ電圧に変換しＶＣＸＯ１１０に出力する。ＶＣＸＯ１１０は、ＤＡＣ１０９の出力信号の直流レベルに応じた周波数で発振する。即ち、ＶＣＸＯ１１０から出力されるクロックの周波数は、外部からの基準信号とスイッチ１０７からの水平タイミング信号Ｓ１０２との位相差がゼロになるように制御される。これにより、画像処理部１０２は、基準水平同期信号に同期した動画信号と画素クロックＣＬＫ２を出力する。このように、ＶＣＸＯ１１０〜画像処理部１０２〜同期分離部１０３〜位相検出部１０８〜ＤＡＣ１０９〜ＶＣＸＯ１１０という位相ロックループを構成しており、以後これをＨ−ＰＬＬと呼ぶ。

入力端子１１４には、不図示のケーブル等が接続され、外部の基準信号生成機器から基準信号が入力される。基準信号入力部１１５は、入力端子１１４からの外部の基準信号から、基準水平同期信号Ｓ１０３と、基準フィールド信号Ｓ１０４とを取得する。そして、基準信号入力部１１５は、基準水平同期信号Ｓ１０３を位相検出部１０８に出力し、基準フィールド信号Ｓ１０４をカウンタ１１２に出力する。また、基準信号入力部１１５は、入力された基準信号の１水平期間と１垂直期間に基づいて、基準信号のフォーマットを検出し、ＣＰＵ１１１に知らせる。

カウンタ１１２は、基準フィールド信号Ｓ１０４の立下りでクリア（リセット）され、同期分離部１０３からのフィールド信号の立下りまでＣＬＫ２をカウントし、そのカウント値を検出部１１３に出力する。検出部１１３は、カウンタ１１２からのカウント値に基づいて、基準フィールド信号Ｓ１０４とフィールド信号Ｓ１０５とのずれを検出する。そして、検出部１１３は、ライン数を単位としたずれ量と、ライン単位未満の位相差の情報としてＣＰＵ１１１に出力する。

ＣＰＵ１１１１は、検出部１１３からのライン数の情報に基づき、ライン数のずれが０になるように、撮像部１０１の動作タイミングをライン単位で制御する。なお、検出部１１３の処理をＣＰＵ１１１で実行することも可能である。その際は、カウンタ１１２の検出結果を、現在のビデオベースバンド処理手段のモードにおける水平クロック数で割算し、その商をライン差分の数、剰余をライン内の差分クロック数として算出する。

次に、撮像装置１００による、外部からの基準信号に対する同期処理について説明する。ＣＰＵ１１１は、入力された基準信号のフォーマットと、現在設定されている撮影モードで撮影される動画のフォーマットが同じ場合、図１０の処理を実行する。また、基準信号のフォーマットと、現在設定されている撮影モードで撮影される動画のフォーマットが異なっている場合は、図２の処理を実行する。

本実施形態では、外部からの基準信号として、ＮＴＳＣフォーマットの基準信号が入力される場合について説明するが、これ以外のフォーマットの基準信号を入力することも可能である。ユーザは操作部１１６を操作することにより、ＳＤ撮影モードとＨＤ撮影モードの何れかを設定することができる。また、ユーザは、端子１１４に外部からの基準信号を入力し、この基準信号に撮像装置１００を同期させる場合、操作部１１６により外部同期処理を指示する。

ＳＤ撮影モードが設定されている場合、入力される基準信号と撮影される動画とが同じフォーマットである。図１０は、ＳＤ撮影モードが設定されている場合における、外部同期処理を示すフローチャートである。図１０の処理はＣＰＵ１１１が各部を制御することにより実行される。

まず、ＣＰＵ１１１は、スイッチ１０７を同期分離部１０３側に切り替え（Ｓ１００１）。次に、ＣＰＵ１１１は、位相検出部１０８の出力に基づいて、位相差が安定するまで待つ（Ｓ１００２）。Ｓ１０２とＳ１０３の位相差が安定すると、ＣＰＵ１１１は、検出部１１３の出力に基づき、フィールド信号Ｓ１０５の立下りから基準フィールド信号Ｓ１０４の立下りまでのずれ量を取得する（Ｓ１００３）。

次に、ＣＰＵ１１１は、撮像部１０１の出力タイミングをライン単位で変更することで、フィールド信号Ｓ１０５と基準フィールド信号Ｓ１０４のずれ量が±０．５Ｈ（Ｈは１水平期間）以内になるように制御する（Ｓ１００４）。この状態で、位相検出部１０８の出力に基づいて、位相差が安定するまで待ち、処理を終了する。

次に、ＨＤ撮影モード時の処理を説明する。図２は、ＨＤ撮影モードが設定されている場合における、外部同期処理を示すフローチャートである。また、図３〜図７は、外部同期処理における各信号の波形を示す図である。図２の処理はＣＰＵ１１１が各部を制御することにより実行される。

ＣＰＵ１１１は、外部からの同期信号と同一周期の水平タイミング信号を生成するようにタイミング信号生成部１０５の分周比を設定する（Ｓ２０１）。また、ＣＰＵ１１１は、スイッチ１０７を位相シフト部１０６側に切り替え（Ｓ２０２）、更に、位相シフト部１０６の変更量を０度に初期化する（Ｓ２０３）。

次に、ＣＰＵ１１１は、位相検出部１０８の出力に基づいて、位相差が安定するまで待つ（Ｓ２０４）。安定した時の波形を図３（ａ）に示す。図３〜図７は、図１における信号Ｓ１０１−Ｓ１０５の様子を示している。位相シフト部１０６により変更量は０度に設定されているので、水平タイミング信号Ｓ１０１とＳ１０２の位相差は無い。そのため、図３（ｂ）に示すように、３０１の位置にあった水平タイミング信号が、Ｈ−ＰＬＬの引き込み動作により、基準信号Ｓ１０３と同じ３０２のタイミングに引き込まれる。

次に、Ｓ１０２とＳ１０３の位相差が安定すると、ＣＰＵ１１１は、検出部１１３の出力に基づき、フィールド信号Ｓ１０５の立下りから基準フィールド信号Ｓ１０４の立下りまでのずれ量を取得する（Ｓ２０５）。このとき検出されるずれ量３０３を図３（ｃ）に示す。

次に、ＣＰＵ１１１は、撮像部１０１の出力タイミングをライン単位で変更することで、フィールド信号Ｓ１０５と基準フィールド信号Ｓ１０４のずれ量が±０．５Ｈ（Ｈは１水平期間）以内になるように制御する（Ｓ２０６）。この状態を図４に示す。また、撮像部１０１の出力タイミングをライン単位で変更することで、図４（ｂ）のように、フィールド信号Ｓ１０５と基準フィールド信号Ｓ１０５のずれ量４０１を、図４（ｃ）の４０２のように±０．５Ｈまで近づけることができる。この際、Ｈ−ＰＬＬは動作し続けているので、水平タイミング信号Ｓ１０１、Ｓ１０３と、基準水平同期信号Ｓ１０３は図４（ａ）に示す様に同期している。

次に、ＣＰＵ１１１は、検出部１１３の出力に基づき、フィールド信号Ｓ１０５の立下りから基準フィールド信号Ｓ１０４の立下りまでのずれ量を取得し、内部のレジスタに記憶する（Ｓ２０７）。次に、ＣＰＵ１１１は、レジスタに記憶したずれが所定の範囲内であるか否かを判別する（Ｓ２０８）。ここでは、すれ量が±０．１２５Ｈ以内かであるか否かを判別する。０．１２５Ｈは、位相で言うと、３６０°×０．１２５＝４５°を、±０．５Ｈは±１８０°を意味している。

ずれ量が所定範囲内でない場合、ＣＰＵ１１１は、ずれ量が減る方向に、所定量を変更量として位相シフト部１０６に出力する。本実施形態では、所定量として、０．１２５Ｈに相当する位相を変更量として位相シフト部１０６に出力する。位相シフト部１０６は、ＣＰＵ１１１より設定された変動量に応じて、タイミング信号生成部１０５からの水平タイミング信号の位相を変更して出力する（Ｓ２１０）。その後、ＣＰＵ１１１は、４Ｖ期間（Ｖ＝５９．４Ｈｚとして、４Ｖ＝約６６．７ｍ秒）待つ。また、ＣＰＵ１１１は、レジスタに収納しているずれ量も同じだけ減算し、Ｓ２０７に戻る。

ずれ量が±０．５Ｈ以内に収まるようにライン数を調整していれば、Ｓ２０８で±０．１２５Ｈ以上であると判定される回数は多くても４回（０．５÷０．１２５＝４）である。

Ｓ２０８で、ずれ量が所定範囲内であると判定されると、ＣＰＵ１１１は、±０．１２５Ｈ未満になった位相誤差量であるＣＰＵ１１１のレジスタ値をそのまま位相シフト部１０６に設定する（Ｓ２０９）。これにより、フィールド信号Ｓ１０５の立下りから基準フィールド信号の立下りまでの位相誤差を０にすることができる。その後、ＣＰＵ１１１は、位相検出部１１３の出力が安定するまで待って処理を終了する。

図５は、図２のＳ２０８において、ずれ量が５０２のように、０．３１２５Ｈ、時間的に早い方向にずれていた場合の例を示している。ここで位相シフト部１０６により、水平タイミング信号Ｓ１０２の位相を−０．１２５Ｈ変更した状態が図５（ａ）の波形５０１である。この状態では、水平タイミング信号Ｓ１０２と基準水平同期信号Ｓ１０３との位相差が無くなるようにＨ−ＰＬＬが動作する。そのため、少し待つと、図５（ｂ）に示すように水平タイミング信号Ｓ１０２と基準信号Ｓ１０３の位相が合って、５０３のように水平タイミング信号Ｓ１０１は０．１２５Ｈ分ずらされる。また、水平タイミング信号Ｓ１０１に連動しているフィールドＳ１０５も５０４に示すように０．１２５Ｈずれる。

この状態では、まだ、フィールド信号Ｓ１０５と基準フィールド信号Ｓ１０４とのずれ量５０５が±０．１２５Ｈの範囲内となっていない。

そのため、４Ｖ待ったのち、さらに位相シフト部１０６により−０．１２５Ｈ分の位相シフトを行う。この状態が図６である。図６（ａ）の６０１に示すように、水平タイミング信号Ｓ１０２に−０．１２５Ｈのシフトを与えている。少し待つと、Ｈ−ＰＬＬの引き込み作用で、図６（ｂ）の６０２、６０３に示すように、水平タイミング信号Ｓ１０１とフィールド信号Ｓ１０５が更に０．１２５Ｈシフトする。

この状態で、フィールド信号Ｓ１０５と基準フィールド信号Ｓ１０４とのずれ量５０５が±０．１２５Ｈの範囲内となった。

そのため、最後に残りの位相誤差（０．３１２５Ｈ−０．１２５Ｈ−０．１２５Ｈ＝０．０６２５Ｈ）を位相シフト部１０６により変更した状態が図７（ａ）の７０１であり、少しすると図７（ｂ）７０２、７０３に示すように、水平タイミング信号Ｓ１０２と基準水平同期信号Ｓ１０３の位相が合うとともに、フィールド信号Ｓ１０５と基準フィールド信号Ｓ１０４の位相差もゼロになる。これで、外部の基準信号に撮像装置１００の動作を同期させることができ、画像処理部１０２から出力される動画信号は外部の基準信号に同期して出力される。

タイミング信号生成部１０５が生成する水平タイミング信号Ｓ１０１は、フィールド信号Ｓ１０５とは位相が合っていない。しかし、これらの信号は同じＣＬＫ２に基づいて生成される。そのため、フィールド信号Ｓ１０５と基準フィールド信号Ｓ１０４のずれ量を検出して、水平タイミング信号Ｓ１０１の位相を複数回シフトさせて位相を合わせれば、最終的にＳ１０４とＳ１０５の位相誤差を無くすことができる。

タイミング信号生成部１０５と位相シフト部１０６の具体的な構成例を、図８に示す。図１においては、タイミング信号生成部１０５と位相シフト部１０６とを別の機能ブロックとして記載したが、これらの機能ブロックは図８の構成により実現される。

図８において、カウンタ８０１は、画像処理部１０２からのクロックＣＬＫ２をカウントする。また、テーブル８０５には、外部からの基準信号のフォーマットの情報がＣＰＵ１１１より入力される。テーブル８０５は、基準信号のフォーマットの１水平期間のクロック数に対応した所定値ＴＰをカウンタ８０１とリミッタ８０３に出力する。この所定値が、タイミング信号生成部１０５による分周比となる。本実施形態では、前記のように、所定値ＴＰとして、４７１４と４７１５とが選択されて出力される。

カウンタ８０１は、カウント値がテーブル８０５より設定された所定値に達した場合、０に自己リセットする。カウンタ８０１のカウント値は加算器８０２に出力される。加算器８０２には、ＣＰＵ１１１より、水平タイミング信号の位相の変更量に対応した値が出力される。例えば、水平タイミング信号Ｓ１０２の位相をＤ°位相シフトさせたい場合は、Ｄ÷３６０×ＴＰで算出される値が設定される。ここで設定する値は位相なので、マイナスにシフトさせることもできる。例えば、−４５°シフトさせたい場合は、３６０−４５＝３１５°に相当する値を設定する。

加算器８０２はカウンタ８０１のカウント値と位相シフト量に対応した値とを加算し、リミッタ８０３に出力する。リミッタ８０３は、入力された値がＴＰ以上か否かを判断し、ＴＰ以上の場合は、入力された値からＴＰを減算して出力する。また、リミッタ８０３は、入力された値がＴＰ未満の場合はそのままの値を出力する。水平パルス生成部８０４は、リミッタ８０３から入力される値を閾値と比較し、比較結果に応じて水平タイミング信号を出力する。水平パルス生成部８０４は、入力された値が閾値より小さい場合にはローレベルを、閾値以上の場合にはハイレベルの信号を出力する。

図８に示す回路の動作を、図９を用いて説明する。図９（ａ）は位相シフト量が０の場合のカウンタ８０１のカウント値及び水平タイミング信号を示している。位相シフト量が０なので、０〜ＴＰ−１で動作しているカウンタ８０１の値９０２がそのまま出力され、リミッタ８０３でリミットされることも無い。そして、水平パルス生成部８０４により、水平タイミング信号９０１が生成される。

図９（ｂ）は、ＴＰ／４の位相シフト量９０５を加えた場合のカウント値及び水平タイミング信号を示している。リミッタ８０３で軌跡９０４を取るようにリミットされ、水平パルス生成部８０４の出力９０３は、出力９０１に対し位相が−９０°ずれている。

図９（ｃ）は、ＴＰ／２の位相シフト量を加えた場合のカウント値及び水平タイミング信号を示している。リミッタ８０３で軌跡９０７を取るようにリミットされ、水平パルス生成部８０４の出力９０６は、出力９０１に対し位相が１８０°ずれている。

図９（ｄ）は、ＴＰ×３÷４の位相シフト量を加えた場合のカウント値及び水平タイミング信号を示している。リミッタ８０３で軌跡９１０を取るようにリミットされ、水平パルス生成部８０４の出力９０９は、出力９０１に対し位相が９０°ずれている。このように、加算器８０２に与える値によって、出力する水平タイミング信号の位相を任意にシフトさせることができる。

なお、本実施形態では、フィールド信号の位相差が±０．１２５Ｈの範囲内でない場合、４５°ずつ水平タイミング信号の位相をずらしたあとに４Ｖ待つように構成した。これは、位相シフト部１０６がＨ−ＰＬＬのループ内に置かれており、急に、あるいは大きく位相をシフトさせると、ＰＬＬが意図しない動作をするのを防ぐためである。例えば、０→１３５°シフトさせようとしたのに、０→−２２５°に行ってしまうように、意図とは反対の方向にＰＬＬがずれてしまうことがあるためである。しかし、一旦ＰＬＬがある方向に向かって進めば、あとは外れにくい特性もあるので、最初に４５°ずらして４Ｖ待ったあとは、残りの位相シフトは毎Ｖ行う、などのスピードアップも可能である。

このように、本実施形態では、水平タイミング信号を基準信号に同期させた後、フィールド信号の位相差を合わせる際にも水平タイミング信号のＰＬＬを動作させ続けることができる。そのため、外部からの基準信号と撮像装置１００で生成している動画のフォーマットが異なる場合にも、同期合わせ処理のスピードを速めることができる。

なお、本実施形態では、フィールド信号Ｓ１０５と、外部からの基準フィールド信号Ｓ１０４の位相差を検出する構成としたが、これ以外の構成も可能である。例えば、画像処理部１０２から出力される動画信号がプログレッシブ信号の場合、フレーム（画面）の切り替えタイミングを示す画面切り替え信号をＣＬＫ１に基づいて生成し、この画面切り替え信号の位相差を用いる。

Claims

発振手段と、
前記発振手段からの出力信号に基づいて、動画信号と、前記発振手段からの出力信号に同期したクロックと、前記動画信号における画面の切り替えタイミングを示す切り替え信号とを生成する画像処理手段と、
前記クロックをカウントするカウンタと、
前記カウンタのカウント値が所定値に達した場合に水平タイミング信号を出力するタイミング信号生成手段と、
基準信号を入力し、基準の切り替え信号と、基準の水平同期信号とを出力する基準信号入力手段と、
前記水平タイミング信号の位相を変更する位相シフト手段と、
前記水平タイミング信号と前記基準の水平同期信号と間の位相差に基づいて前記発振手段からの出力信号の周波数を制御する手段と、
前記切り替え信号と前記基準の切り替え信号との位相差に基づいて前記位相シフト手段による位相の変更量を制御する制御手段とを備える信号処理装置。
前記制御手段は、前記切り替え信号と前記基準の切り替え信号との位相差が所定範囲内でない場合は、前記位相の変更量を所定量に設定することを特徴とする請求項１に記載の信号処理装置。
前記制御手段は、前記切り替え信号と前記基準の切り替え信号との位相差が所定範囲内である場合は、前記変更量を前記位相差に設定することを特徴とする請求項１に記載の信号処理装置。
前記制御手段は、前記切り替え信号と前記基準の切り替え信号との位相差が所定範囲内でない場合は、前記位相差が前記所定範囲内となるまで前記位相を所定量ずつ変更し、その後、前記位相差が前記所定範囲内となった場合に、前記変更量を前記位相差に設定することを特徴とする請求項１に記載の信号処理装置。
前記制御手段は、前記位相差に基づいて、前記信号処理手段から出力される動画信号の出力タイミングをライン単位で変更した後、前記切り替え信号と前記基準の切り替え信号との位相差に基づいて前記位相シフト手段による位相の変更量を制御することを特徴とする請求項１に記載の信号処理装置。