JP2013218591A - Ｌｓｉ設計支援装置及びｌｓｉ設計方法 - Google Patents

Abstract

【課題】論理ゲートとＦＥＴを含むＬＳＩ回路において、電源から接地への定常的な貫通電流が発生するおそれの有無を、シミュレーションの入力状態や入力パターンによらず網羅的に判定する。
【解決手段】入力された論理ゲートとＦＥＴを含むネットリストにおいて、電源から接地に至る経路、または論理ゲートの出力から電源または接地に至る経路に配置されるＦＥＴのオン・オフをブール式で表した貫通条件関数を抽出する。その貫通条件関数に入力を与える論理回路の貫通条件判定ブール式を抽出し、そのブール式を、論理等価性を保ったまま縮退し、貫通条件が満たされる可能性の有無を判断する。貫通条件関数を、対象ネットを基準にＧＮＤ側ブール式とＰＷＲ側ブール式に分けて抽出し、貫通条件判定ブール式がＧＮＤ側ブール式とＰＷＲ側ブール式の両方を同時にオンさせる状態を出力するか否かに基づいて、定常的な貫通電流が発生するおそれの有無を判定する。
【選択図】図１

Description

本発明は、ＬＳＩ設計を支援する装置及びＬＳＩの設計方法に関し、特に電源から接地への定常的な貫通電流が発生するおそれの有無を判定するために好適に利用できるものである。

ＣＭＯＳ論理回路は電源側のＰ型ＦＥＴによる回路と接地側のＮ型ＦＥＴによる回路とが、同時にオン状態にならないように設計されており、複数の論理ゲートの出力どうしを短絡させない限り、過渡的にはともかく定常的には貫通電流が流れない。一方、Ｐ型ＦＥＴとＮ型ＦＥＴを、ＣＭＯＳ論理回路を形成せずにそのまま、他のＣＭＯＳ論理回路と混在させた回路を設計する場合がある。例えば、プルアップ・プルダウン回路やアナログ回路をＣＭＯＳ論理回路と混在させた回路の場合である。

そのような回路では、電源から接地への経路上の全てのトランジスタがオンになったり、論理値としてローを出力する論理回路の出力がプルアップされたり、逆に論理値としてハイを出力する論理回路の出力がプルダウンされるなど、定常的な貫通電流が流れる可能性が存在する。このような状態は、基本的には設計ミスであるが、設計でそのような回路が作り込まれたとしても、シミュレーションなどでそれを検出することは容易ではない。

特許文献１には、トランジスタを含むアナログ回路シミュレーションにおいて、回路中の貫通電流を検知できるハイインピーダンス検出方法が開示されている（第００３１段落〜第００６７段落）。集積回路中のあるネットについて、そのネットがハイインピーダンスになる事で貫通電流が生じる状態が存在するか、またどのような条件の時に貫通電流が生じるかを抽出し、さらに、そのネットがハイインピーダンスになる状態が存在するか、またどのような条件の時にハイインピーダンス状態になるかを抽出する。シミュレーション実行中に、抽出した貫通電流条件とハイインピーダンス条件が共に成立したときに、ハイインピーダンスによる貫通電流を検出する。

特開２００７−２１３４５６号公報

特許文献１に開示される発明は、シミュレーション実行中に、抽出した貫通電流条件とハイインピーダンス条件が成立したか否かを監視するものであるから、シミュレーションで与える入力状態の中に、貫通電流条件とハイインピーダンス条件を満たすものを含んでいる場合には、貫通電流が発生することを検出することができる。しかしながら、シミュレーションで与える入力状態から漏れれば、貫通電流が発生する恐れがあることは、検出することができない。

貫通電流が発生する恐れの有無を、シミュレーションの入力状態や入力パターンによらず網羅的に検出するためには、シミュレーションのような動的な手法ではなく、静的な手法による必要がある。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、入力された論理ゲートとＦＥＴを含むネットリストにおいて、電源から接地に至る経路、または論理ゲートの出力から電源または接地に至る経路に配置されるＦＥＴのオン・オフをブール式で表した貫通条件関数を抽出する。その貫通条件関数に入力を与える論理回路のブール式を抽出し、そのブール式を、論理等価性を保ったまま縮退し、貫通条件が満たされる可能性の有無を判断する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、入力条件や入力パターンによらず、静的かつ網羅的に定常的な貫通電流が発生する可能性がある箇所を抽出することができる。

図１は、実施形態１に係るＬＳＩ設計支援装置が実行する処理フローの概略を示すフローチャートである。 図２は、ＦＥＴの論理ゲートによる論理モデル化の例を示す説明図である。 図３は、実施形態１に係るＬＳＩ設計支援装置を使って、ネットリストに貫通電流が発生する可能性があるか否かをチェックした例である。 図４は、実施形態１に係るＬＳＩ設計支援装置が実行する処理フローの詳細を示すフローチャートである。 図５は、トランジスタ電源の確定処理（ステップ１４）の例を示す説明図である。 図６は、GND側ブール式の作成（ステップ１６）の例を示す説明図である。 図７は、PWR側ブール式の作成（ステップ１７）の例を示す説明図である。 図８は、実施形態１に係る貫通条件判定ブール式の抽出例を示す説明図である。 図９は、論理探索におけるトランジスタの論理ゲートへの変換ルールを示す説明図である。 図１０は、論理探索におけるトランジスタの論理ゲートへの変換例である。 図１１は、ブール式を二分決定図（BDD; Binary Decision Diagram）によって表現した例である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜貫通条件関数と貫通条件判定ブール式による貫通電流判定＞
論理ゲートとＦＥＴを含む回路のネットリストが入力され（１１）、前記回路に定常的な貫通電流が発生する可能性を判定するＬＳＩ設計支援装置であって、以下のように動作する。

前記ネットリストにおいて、接地されているＦＥＴのソースまたはドレイン端子を出力とする回路の機能を表すブール式を求めて貫通条件関数とし（１５）、前記ネットリストから、前記貫通条件関数に入力を供給する部分的なネットリストの機能を表すブール式を抽出して貫通条件判定ブール式とする（２１）。

前記ネットリストにおいて、電源端子を論理値１に、Ｐ型ＦＥＴをゲートに論理値０が入力されたときにソースに入力された論理値をドレインに出力する論理ゲートに、Ｎ型ＦＥＴをゲートに論理値１が入力されたときにドレインに入力された論理値をソースに出力する論理ゲートに、それぞれ置き換える論理モデル化によって、前記貫通条件関数と前記貫通条件判定ブール式とを求める。

前記貫通条件判定ブール式を、論理的等価性を保って縮退（２２）した結果に基づいて前記貫通条件関数から論理値１が出力される条件の有無を判定する（２３）ことにより、前記ネットリストに含まれる接地されている前記ＦＥＴに定常的な貫通電流を発生させる前記ネットリストの論理状態の有無を判定する（２５）。

これにより、入力条件や入力パターンによらず、静的かつ網羅的に定常的な貫通電流が発生するおそれの有無を判定することができる。

〔２〕＜ＧＮＤ側およびＰＷＲ側ブール式＞
項１において、前記ネットリストに含まれる複数の信号ネットのうち、複数のＦＥＴのソースまたはドレインにのみ接続されている信号ネットを対象ネットとし（１２）、全ての対象ネットのそれぞれについて（１３、２４）、以下の処理を行う。

前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て接地ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートと前記対象ネットとを入力とし前記接地ネットを出力とするＧＮＤ側ブール式を抽出する（１６）。

前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て電源ネットまたはＦＥＴ以外が接続される信号ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートを入力とし前記対象ネットを出力とするＰＷＲ側ブール式を抽出する（１７）。

前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式を前記対象ネットで結合したブール式を前記貫通条件関数とし（１８）、前記ＰＷＲ側ブール式と前記ＧＮＤ側ブール式とがともに論理値１となる条件が存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する（２３、２５）。

これにより、前記ＰＷＲ側ブール式と前記ＧＮＤ側ブール式のうちのいずれかが論理値０となれば、貫通電流が流れる可能性がなくなり、貫通条件判定ブール式の判定が容易になる。

〔３〕＜貫通条件判定ブール式（合流ネット探索）＞
項２において、前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式の入力である信号ネットを起点とし、前記ネットリストについて、論理ゲートの出力端子から入力端子へ向かう方向またはＦＥＴのドレインまたはソースからゲートへ向かう方向に経路探索を行ない（１９）、経路上の論理ゲートまたはＦＥＴの機能と接続関係を表したブール式を抽出して前記貫通条件判定ブール式とする（２１）。

前記経路探索は、前記ＧＮＤ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路と、前記ＰＷＲ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路とが合流した合流ネットに到達した場合に、前記合流ネット以降の経路探索を中止する。

これにより、貫通条件判定ブール式の判定（２３）が容易になる。

〔４〕＜合流ネットがない場合のエラー処理＞
項３において、所定段数の経路探索を行った結果、前記合流ネットが抽出されないときに、前記対象ネットを経由する貫通電流経路に定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する（２０）。

これにより、いち早くエラー出力処理（２５）を行うことができ、次の対象ネットの処理に移ることができるため、処理時間を短縮することができる。

〔５〕＜貫通条件関数と貫通条件判定ブール式の縮退＞
項３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、論理的等価性を保ったまま縮退し（２２）、さらなる縮退が不能となったブール式が論理値０以外である場合に（２３）、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する（２５）。

これにより、貫通条件の判定を容易に行うことができる。

〔６〕＜二分決定図（ＢＤＤ）の利用＞
項５において、前記貫通条件関数と前記貫通条件判定ブール式とを結合した前記ブール式を、二分決定図で表す。

これにより、貫通条件の判定を容易かつ確実に行うことができる。既約の二分決定図は、機能的に等価である限り唯一の形態に縮退されるため、ブール式が論理値０となることを確実に検出することができるからである。

〔７〕＜貫通条件関数と貫通条件判定ブール式の論理シミュレーション＞
項３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式に対し、全ての入力条件の組合せパターンを入力して論理シミュレーションを行い、前記ブール式から論理値１が出力される入力条件の組合せが存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する。

これにより、貫通電流を発生させる入力パターンを知ることができ、貫通電流の発生を防止するための設計変更を容易にすることができる。

〔８〕＜ダイナミックシミュレーションへの組み込み＞
項３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、前記ネットリストに対するダイナミックシミュレーションに組み込む。

これにより、通常のダイナミックシミュレーションにおいて、貫通電流の発生をモニタすることができ、論理設計段階で貫通電流の発生を論理バグと同等に扱いながら、設計を進めることができるので、論理設計のバグの収束と同時に貫通電流を発生させない回路設計を完了させることができる。

〔９〕＜貫通条件関数と貫通条件判定ブール式による貫通電流判定＞
論理ゲートとＦＥＴを含む回路のネットリストが入力され（１１）、前記ネットリストに含まれる接地されているＦＥＴに定常的な貫通電流を発生させる前記ネットリストの論理状態の有無を電子計算機によって判定する、ＬＳＩ設計方法であって、以下のように構成される。

前記ネットリストにおいて、接地されているＦＥＴのソースまたはドレイン端子を出力とする回路の機能を表すブール式を求めて貫通条件関数とする第１ステップ（１５）と、前記ネットリストから、前記貫通条件関数に入力を供給する部分的なネットリストの機能を表すブール式を抽出して貫通条件判定ブール式とする第２ステップ（２１）とを含む。

さらに、前記貫通条件判定ブール式を、論理的等価性を保って縮退した結果に基づいて前記貫通条件関数から論理値１が出力される条件の有無を判定することにより、前記ネットリストに含まれる接地されている前記ＦＥＴに定常的な貫通電流を発生させる前記ネットリストの論理状態の有無を判定する第３ステップ（２３）を含む。

前記第１ステップと前記第２ステップのそれぞれは、前記ネットリストにおいて、電源端子を論理値１に、Ｐ型ＦＥＴをゲートに論理値０が入力されたときにソースに入力された論理値をドレインに出力する論理ゲートに、Ｎ型ＦＥＴをゲートに論理値１が入力されたときにドレインに入力された論理値をソースに出力する論理ゲートに、それぞれ置き換える論理モデル化を行うステップを含む。

これにより、入力条件や入力パターンによらず、静的かつ網羅的に定常的な貫通電流が発生するおそれの有無を判定することができる。

〔１０〕＜ＧＮＤ側およびＰＷＲ側ブール式＞
項９において、前記ネットリストに含まれる複数の信号ネットのうち、複数のＦＥＴのソースまたはドレインにのみ接続されている信号ネットを対象ネットとし（１２）、全ての対象ネットのそれぞれについて（１３、２４）、前記第１ステップと前記第２ステップと前記第３ステップとを繰り返し実行する。

前記第１ステップは、前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て接地ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートと前記対象ネットとを入力とし前記接地ネットを出力とするＧＮＤ側ブール式を抽出するステップ（１７）を含む。前記第１ステップはさらに、前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て電源ネットまたはＦＥＴ以外が接続される信号ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートを入力とし前記対象ネットを出力とするＰＷＲ側ブール式を抽出するステップ（１７）を含む。前記第１ステップはさらに、前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式を前記対象ネットで結合したブール式を前記貫通条件関数とするステップ（１８）を含む。

前記第３ステップは、前記ＰＷＲ側ブール式と前記ＧＮＤ側ブール式とがともに論理値１となる条件が存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する（２３、２５）。

これにより、前記ＰＷＲ側ブール式と前記ＧＮＤ側ブール式のうちのいずれかが論理値０となれば、貫通電流が流れる可能性がなくなり、貫通条件判定ブール式の判定が容易になる。

〔１１〕＜貫通条件判定ブール式（合流ネット探索）＞
項１０において、前記第２ステップは、前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式の入力である信号ネットを起点とし、前記ネットリストについて、論理ゲートの出力端子から入力端子へ向かう方向またはＦＥＴのドレインまたはソースからゲートへ向かう方向に経路探索を行う（１９）。前記第２ステップは、さらに、経路上の論理ゲートまたはＦＥＴの機能と接続関係を表したブール式を抽出して前記貫通条件判定ブール式とするステップ（２１）を含む。前記経路探索は、前記ＧＮＤ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路と、前記ＰＷＲ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路とが合流した合流ネットに到達した場合に、前記合流ネット以降の経路探索を中止する。

これにより、貫通条件判定ブール式の判定が容易になる。

〔１２〕＜合流ネットがない場合のエラー処理＞
項１１において、所定段数の経路探索を行った結果、前記合流ネットが抽出されないときに、前記対象ネットを経由する貫通電流経路に定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する第４ステップ（２０）をさらに含む。

これにより、いち早くエラー出力処理を行うことができ、次の対象ネットの処理に移ることができるため、処理時間を短縮することができる。

〔１３〕＜貫通条件関数と貫通条件判定ブール式の縮退＞
項１１において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、論理的等価性を保ったまま縮退する第５ステップ（２２）をさらに含み、前記第３ステップは前記第５ステップにおけるさらなる縮退が不能となったブール式が論理値０以外である場合に（２３）、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する（２５）。

これにより、貫通条件の判定を容易に行うことができる。

〔１４〕＜二分決定図（ＢＤＤ）の利用＞
項１３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合した前記ブール式を、二分決定図で表す。

これにより、貫通条件の判定を容易かつ確実に行うことができる。既約の二分決定図は、機能的に等価である限り唯一の形態に縮退されるため、ブール式が論理値０となることを確実に検出することができるからである。

〔１５〕＜貫通条件関数と貫通条件判定ブール式の論理シミュレーション＞
項１１において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式に対し、全ての入力条件の組合せパターンを入力して論理シミュレーションを行う第６ステップをさらに含み、前記第３ステップは前記ブール式から論理値１が出力される入力条件の組合せが存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する。

これにより、貫通電流を発生させる入力パターンを知ることができ、貫通電流の発生を防止するための設計変更を容易にすることができる。

〔１６〕＜ダイナミックシミュレーションへの組み込み＞
項１１において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、前記ネットリストに対するダイナミックシミュレーションに組み込む。

これにより、通常のダイナミックシミュレーションにおいて、貫通電流の発生をモニタすることができ、論理設計段階で貫通電流の発生を論理バグと同等に扱いながら、設計を進めることができるので、論理設計のバグの収束と同時に貫通電流を発生させない回路設計を完了させることができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕
図１は、実施形態１に係るLSI設計支援装置が実行する処理フローの概略を示すフローチャートである。

論理ゲートとFETを含むネットリストが入力される（ステップ１１）。入力されたネットリストに含まれる全てのネットを電源端子に接続されている電源ネットと、接地されている接地ネットと、それ以外の信号ネットに分類する。次に、電源ネットを論理値１に置き換え、FETを論理ゲートに置き換えるモデル化を行う。図２は、FETの論理ゲートによる論理モデル化の例を示す説明図である。N型FET１０１は（ａ）に示すように、ゲートＳに論理値１が入力されたときにドレインＡに入力された論理値をソースＢに出力するANDゲート２０１に置き換え、P型FET１０２は（ｂ）に示すように、ゲートＳに論理値０が入力されたときにソースＡに入力された論理値をドレインＢに出力する、Ｓ端子に反転機能を付加したANDゲート２０２に置き換える。FETが並列接続されている場合には、（ｃ）に示すように、並列接続されているFET１０３のゲートＳ１とドレインＡとFET１０４のゲートＳ２とドレインＢのそれぞれをANDゲート２０３、２０４に入力する、論理ゲート２０３、２０４、２０５で構成されるセレクタに置き換える論理モデル化を行う。直列接続の場合には、（ｄ）に示すように、前段のFET１０５のゲートＳ１とドレインＡを入力とするANDゲート２０６と、その出力と後段のFET１０６のゲートＳ２を入力とするANDゲート２０７の縦続接続に置き換える論理モデル化を行う。この論理モデル化により、入力されたネットリストから、０個以上の信号ネットを入力とし１個以上の接地ネットを出力とするブール式が、貫通条件関数として抽出される（ステップ１５）。さらにこの貫通条件関数に入力を供給する論理回路をブール式として抽出して貫通条件判定ブール式とを得る（ステップ２１）。貫通条件関数の接地ネットに論理値１が出力される条件が存在する場合に（ステップ２３）、前記ネットリストが表す回路に貫通電流が流れる可能性があると判定する（ステップ２５）。貫通条件判定ブール式を、論理的等価性を保って縮退することにより（ステップ２２）、全ての入力の組合せを入力してシミュレーションする必要はなく、入力条件や入力パターンによらず、静的かつ網羅的に定常的な貫通電流を発生する可能性の有無を判定することができる。

図３は、実施形態１に係るLSI設計支援装置を使って、ネットリストに貫通電流が発生する可能性があるか否かをチェックした例である。（ａ）は入力されたネットリスト３１である。NMOSFET１０７、１０８が電源VDDと接地GNDとの間に直列接続され、インバータ２０８による論理回路により駆動されている。（ｂ）は（ａ）に示したネットリストから貫通条件関数を求めるために、２個のFETをモデル化した論理回路３２である。上述の通り、N型FET１０７、１０８を、ゲートに論理値１が入力されたときにドレインに入力された論理値をソースに出力するANDゲート２０９、２１０に置き換え、電源と論理ゲートの入力または出力を入力とし、GNDに接続されているnet1が出力となっている。これをブール式で表現したものが、（ｃ）に示す貫通条件関数である。ここで、本明細書では、「&」はAND論理、「|」はOR論理、「!」はNOT論理を表し、電位highを論理値１、電位lowを論理値０とする正論理で表現する。貫通条件は、接地点GNDであるnet1を出力とし、net1=net4&net2で表される。ANDゲート２０９によりnet2=net5&net3であり、電源VDDであるnet3を論理値１であるhighに置き換え、さらにインバータ２０８によりnet5=!net4なので、これらを代入して、接地点GNDであるnet1の出力を求めると、論理値０となる。この場合は、貫通電流が発生する可能性はない。一方、出力が論理値０以外である場合には、GNDに接続されているnet1に論理値１が出力される場合があるということになるので、貫通電流を発生する可能性がある旨の判定を行う。

図４は、実施形態１に係るLSI設計支援装置が実行する処理フローの詳細を示すフローチャートである。

ネットリストが入力されると（ステップ１１）、対象ネットの抽出を行う（ステップ１２）。トランジスタ（MOSFET）及び、論理ゲート、メモリ素子等のマクロブロックを含む回路ネットにおいて、トランジスタのソースかドレイン端子に２以上接続しているネットをチェック対象ネットとする。そのネットに、トランジスタのソース及びドレイン端子以外が接続している場合（論理ゲート、メモリ素子、外部ピン等）はチェック対象ネットから除く。

対象ネットを起点として、トランジスタを探索する。トランジスタのソースからドレインあるいは、ドレインからソース端子へ探索し、ゲート端子へは探索しない。電源（VDD, VCCなどのPWRまたは接地点であるGND）や、ゲート出力、外部入力端子に到達するまで探索し、通過したトランジスタに、PWR、GND、SIGの属性を付与する。最終的に電源（VDD）に到着した場合PWR属性、接地点（GND）に到着した場合GND属性、その他はSIG属性とする。トランジスタに付与する属性が重なる場合、同じ属性（PWRとPWR等）はその属性（PWR属性）を付加し、異なる場合はSIG属性とする。

図５に、トランジスタ電源の確定処理（ステップ１４）の例を示す。例１（ａ）は、NMOS１０９とNMOS１１０がVDDとGND間に直列接続されている。net7は、トランジスタのソースまたはドレイン端子に２以上接続しているネットに該当するので、チェック対象ネットである。net7を起点としてトランジスタを探索する。PWR側へ探索すると、NMOS１０９を通過してnet8の電源に到達するので、NMOS１０９にPWR属性を付与する。GND側へ探索すると、NMOS１１０を通過してnet6のGNDに到達するので、NMOS１１０にGND属性を付与する。NMOS１０９とNMOS１１０のゲート端子であるnet10とnet9方向へは探索しない。例２（ｂ）は、２個のNMOS１１１と１１２とが直列に接続されたネットリストである。net11が対象ネットであるので、これを起点としてGND方向に探索し、例１（ａ）と同様に、NMOS１１２にGND属性を付与する。net11を起点としてPWR方向に探索すると、NMOS１１１を通過した後、net12に到達する。net12は、インバータ２１１の出力であるので、NMOS１１１にはSIGの属性を付与する。例３（ｃ）は、例２（ｂ）におけるインバータ２１１がトランジスタ１１３と１１４で記述されている場合の変形例である。net12からさらにPMOS１１３方向に探索すると、PMOS１１３を通過して電源VDDに到達するのでPMOS１１３はPWR属性である。一方、NMOS１１４方向に探索すると、NMOS１１４を通過してGNDに到達するので、NMOS１１４はGND属性である。NMOS１１１からの探索は、結局、PWRにもGNDにも至るので、NMOS１１１にはSIG属性を付与する。

次に、貫通条件のブール関数を作成する（ステップ１５）。より詳細には、GND側ブール式を作成し（ステップ１６）、PWR側ブール式を作成し（ステップ１７）、それらを結合して貫通条件関数とする（ステップ１８）。図５の例１（ａ）において、GND側ブール式は、
貫通条件＝net9&net7
となり、
PWR側ブール式は、
net7=net10&net8(high)
となる。これらを結合して得られる貫通条件関数は、
貫通条件＝net9&net7=net9&net10&net8(high)=net9&net10
となる。

図５の例２（ｂ）において、GND側ブール式は、例１（ａ）の場合と同様に、
貫通条件＝net11&net14
となるが、PWR側ブール式は、net12が論理値１となるケースと論理値０となるケースがあるため、SIG属性のNMOS１１１は、GND属性とPWR属性の両方の場合を評価する必要がある。
PWR側ブール式は、
GND属性の場合の、net11=net15&net12(low)と、
PWR属性の場合の、net11=net15&net12(high)の両方を評価する。
NMOS１１１をGND属性とした場合に、結合して得られる貫通条件関数は、
貫通条件＝net15&net12(low)&net14=net15&0&net14=0
であり、貫通電流は発生しない。
NMOS１１１をPWR属性とした場合に、結合して得られる貫通条件関数は、
貫通条件＝net15&net12(high)&net14=net15&net14
であり、net14とnet15がともに１となる条件下では、貫通電流が発生する可能性がある。

GND側ブール式の作成（ステップ１６）とPWR側ブール式の作成（ステップ１７）についてさらに詳細に例を挙げて説明する。

GND側ブール式の作成（ステップ１６）では、対象ネットを起点として、GND属性またはSIG属性が付与されたトランジスタのソースからドレイン、またはドレインからソースへ探索し、GND、論理ゲートまたはメモリなどのマクロブロックの端子、あるいはLSI外部との入出力ポートに到達するまで探索を行う。探索の過程で通過したトランジスタは、図２に示したように、NMOSをANDゲートに（図２の(a)）、PMOSをゲート側が反転したANDゲートに（図２の(b)）変換し、並列接続はORに（図２の(c)）直列接続は従属接続に（図２の(d)）それぞれ変換する論理モデル化を行う。図６は、GND側ブール式の作成（ステップ１６）の例を示す説明図である。図６の（ａ）に示すGND側ブール式作成例１では、GNDであるnet18を出力として、
貫通条件＝net19&net21
が作成される。図６の（ｂ）に示す作成例２では、対象ネットであるnet24から出力ネットであるGNDのnet22へ、GND属性のNMOS１１８と１１９が直列に接続され、さらにGND属性のNMOS１２０が並列に接続されている。図２に示した要領で論理モデル化を行い、
貫通条件＝net27&(net28&net24)|net26&net24
が作成される。

PWR側ブール式の作成（ステップ１７）では、対象ネットを起点として、PWR属性またはSIG属性が付与されたトランジスタのソースからドレイン、またはドレインからソースへ探索し、VDDなどの電源端子、論理ゲートまたはメモリなどのマクロブロックの端子、あるいはLSI外部との入出力ポートに到達するまで探索を行う。探索の過程で通過したトランジスタの論理モデル化の方法は、図２に示した通りであり、上述のGND側ブール式の作成（ステップ１６）と同様である。図７は、PWR側ブール式の作成（ステップ１７）の例を示す説明図である。図７の（ａ）に示すPWR側ブール式作成例１では、
対象ネットnet30=!net32&net31(high)=!net32
が作成される。（ｂ）に示す作成例２では、対象ネットであるnet34から、PWR属性のNMOS１２３と１２４が直列に接続され、さらにPWR属性のNMOS１２６が並列に接続されている。図２に示した要領で論理モデル化を行うと、
対象ネットnet30＝net38&net39|net37
が作成される。

トランジスタのゲート端子の論理探索（ステップ１９）について説明する。

貫通条件関数を構成するGND側ブール式とPWR側ブール式の入力であるトランジスタのゲート端子を起点として、それらを駆動する信号を与える回路を、論理ゲートの出力端子から入力端子方向、トランジスタはドレイン、ソースからゲート端子方向に論理探索を行なう。LSIの外部ポートやメモリなどのマクロブロックの端子、電源や接地端子に到達した時点で終了する。この他、合流ネットに到達した時点でその経路の論理探索を終了する。ここで合流ネットとは、GND側ブール式の入力であるトランジスタのゲート端子を起点とする論理探索の経路と、PWR側ブール式の入力であるトランジスタのゲート端子を起点とする論理探索の経路とが交わるネットをいう。

論理探索を合流ネットに到達した時点で終了する理由を説明する。貫通条件判定ブール式が、GND側ブール式とPWR側ブール式の両方の出力を論理値１にする出力状態を持つと、貫通電流が発生する可能性があるのであるから、GND側ブール式とPWR側ブール式の一方を論理値０に他方を論理値１にする、背反関係が成り立てば、貫通電流は発生しない。背反関係を生じさせるネットリストには、必ず合流ネットが存在するので、貫通条件判定ブール式の中に合流ネットが存在すれば、合流ネットからGND側ブール式とPWR側ブール式の入力までのブール演算を行えば、背反関係が成立しているか否かを判定することができる。そのため、合流ネット以降の論理探索は行う必要がない。

貫通条件判定ブール式の抽出（ステップ２１）について説明する。まず、ステップ２０で抽出した合流ネットから、GND側ブール式とPWR側ブール式の入力であるトランジスタのゲート端子までのネットリストを探索し、通過した論理ゲート及びトランジスタを抽出する。次に、抽出した論理ゲートとトランジスタの機能と接続関係に基づいて、合流ネットと探索した経路上の他の信号または電源（VDDまたはGND）を入力とするブール式を作成する。

図８に、貫通条件判定ブール式の抽出例を具体的に示す。net40を対象ネットとして、図４のステップ１６によりGND側ブール式と、図４のステップ１７によりPWR側ブール式が作成されているものとする。

初めにトランジスタのゲート端子の論理検索を行う（図４のステップ１９）。GND側ブール式の入力であるトランジスタ１２８のゲート端子net43を起点として、それらを駆動する信号を与える回路を、論理ゲートの出力端子から入力端子方向、トランジスタはドレイン、ソースからゲート端子方向に論理探索を行なう。図８では、インバータ２１２、net45、AND２１３、net46、AND２１４、net47、AND２１５、net48、AND２１６、net49が順次探索経路上に抽出される。実際には適切な段数で打ち切る。次にPWR側ブール式の入力であるトランジスタ１２７のゲート端子net44を起点として、それらを駆動する信号を与える回路を、論理ゲートの出力端子から入力端子方向、トランジスタはドレイン、ソースからゲート端子方向に論理探索を行なう。図８では、AND２１７、net45、net49が順次探索経路上に抽出される。ここで、net45とnet49は、前述のGND側ブール式の入力であるトランジスタ１２８のゲート端子net43を起点とした経路探索で既に抽出されているネットであるので、合流ネットである。合流ネットを発見した時点で、以降の探索を中止する。net45が合流ネットであるので、net46が貫通条件判定ブール式の入力の一つとなり、その後のAND２１４以降は探索されない。PWR側とGND側の探索順序の関係で一旦探索されたとしても、最終的には貫通条件判定ブール式からは除かれる。GND側からの探索のもう一方の経路であるnet49もまた、合流ネットである。

このとき、合流ネットが発見されずに、メモリなどのマクロブロックの端子、あるいはLSI外部との入出力ポートに到達した場合には、その時点で判定中の対象ネットを経由する貫通電流発生の恐れがある旨のエラーを出力して次の対象ネットの判定に移る（図４のステップ２０、２５、２４、１３）。

図８に示す例では、合流ネットnet45とnet49が抽出されているので、それらを起点として、ステップ１９の経路探索で経路上に抽出された、論理ゲートとトランジスタの機能及び結線に基づいて、貫通条件判定ブール式を抽出する（ステップ２１）。

図８に示した例では、ステップ１８で作成された貫通条件関数は、
貫通条件＝net44&(net43&high)
である。

PWR側ブール式の入力であるnet43を駆動する貫通条件判定ブール式を展開すると、以下のようになる。
貫通条件
=net44&(net43&high)
=net44&(!net45&high)
=net44&(!(net46&net47)&high)
=net44&(!(net46&(net48&net49))&high)
さらに、GND側ブール式の入力であるnet44を駆動する貫通条件判定ブール式を展開すると、以下のようになる。
貫通条件
=net44&(!(net46&(net48&net49))&high)
=(net45&net49)&(!(net46&(net48&net49))&high)
=((net46&(net48&net49))&net49)&(!(net46&(net48&net49))&high)
論理探索するネットリストにトランジスタが含まれている場合には、図９に示すルールに従って、論理ゲートに置換して上記貫通条件判定ブール式を抽出する。図９は、論理探索におけるトランジスタの論理ゲートへの変換ルールを示す説明図である。トランジスタがPWR属性またはSIG属性の場合、NMOSは（ａ）のようにANDゲートに変換し、PMOSは（ｂ）のようにゲートを反転するANDゲートに変換する。トランジスタがGND属性の場合、NMOSは（ｃ）のようにNORゲートに変換し、PMOSは（ｄ）のようにゲートを反転するNORゲートに変換する。図１０は、論理探索におけるトランジスタの論理ゲートへの変換例である。貫通条件関数を構成するNMOS１２９と１３０があり、（ａ）に示すようにNMOS１３０のゲート端子（net51）にNMOS１３１とPMOS１３２が接続されている。このとき、貫通条件関数を構成するのがNMOSであるから、net51をhighにする可能性がある場合のみを考慮すればよいので、（ｂ）に示すようにGND属性のNMOS１３１は変換せず、PWR属性のPMOSを反転付きANDゲート２１８に変換する。これにより、トランジスタを含むネットリストからも適切にブール式を抽出することができる。

これに代え、NMOS１３０のゲート端子（net51）に接続されているNMOS１３１とPMOS１３２が、インバータと等価の機能であることを判別して、net52とnet51を繋ぐインバータに変換してもよい。このとき、さらに複雑な、バッファ、OR、AND、NAND、NOR、EOR、ENORなどの論理ゲートとの等価性を判定して、等価な論理ゲートに変換することもできる。

貫通条件判定ブール式の縮退（図４のステップ２２）について説明する。ここまで貫通条件関数を作成し（ステップ１８）それを駆動する貫通条件判定ブール式を抽出した（ステップ２１）。その結果、貫通条件関数の出力であるGND端子に論理値１が出力される、入力パターンの組合せの有無を判定する。入力パターンの組合せに係らず、常に貫通条件関数の出力に論理値０が出力されるようにブール式が構成されていれば、対象ネットを経由する貫通電流が発生する恐れはないと判定し（ステップ２３）、それ以外は、貫通電流が発生する恐れがあるものとしてエラー出力する（ステップ２５）。

判定（ステップ２３）に先立って、貫通条件判定ブール式の縮退を行う（ステップ２２）。抽出されたままの貫通条件判定ブール式は、冗長な表現を含んでいるので、これを論理的な等価性を保ったまま縮退し、判断を容易化する。ステップ２３は出力が論理値０になるか、論理値１を取る可能性があるかの判定をするので、縮退によって結果が０になれば貫通電流発生の可能性なし、０にならなければ貫通電流発生の可能性ありと判定できる。

図８に示した例では、上で得られた貫通条件を以下のように縮退する。
貫通条件=((net46&(net48&net49))&net49)&(!(net46&(net48&net49))&high)
において、net46&(net48&net49)=Xとおくと、
貫通条件=(X&net49)&(!X&high)=X&!X&net49
となり、
X&!X=0なので、貫通条件=X&!X&net49=0
となる。貫通条件が常に論理値０となるので、net40を経由する貫通電流が発生する可能性はないものと判定することができる。

ブール式の縮退には、例えば、二分決定図（Binary Decision Diagram, 以下BDDと略記する）を利用することができる。図８に示したブール式を、BDDを使って表記すると、例えば図１１のようになる。これを、周知のBDD縮退アルゴリズムで縮退して既約のBDDを得ると、論理値０のみのBDDとなる。BDDは縮退前には論理的に等価であっても多様なトポロジーを取り得るが、できる限りの縮退を繰り返した末の既約の状態となったBDDは唯一のトポロジーしかとり得ないという特性を備えている。本実施形態のブール式の縮退にBDDを用いれば、既約まで縮退したときに論理値０以外の値を取り得るか否かを確実に判定することができる。

〔実施形態２〕
貫通条件関数と貫通条件判定ブール式を組み合わせたブール式に対して、全ての入力条件を網羅する入力パターンを作成してシミュレーションを実行する。ブール式の出力に論理値１が出力された場合は、その時に貫通電流が流れることが分かる。これにより、貫通電流を発生させる入力パターンを知ることができ、貫通電流の発生を防止するための設計変更を容易にすることができる。

〔実施形態３〕
貫通条件関数と貫通条件判定ブール式を組み合わせたブール式を、通常のダイナミックシミュレーションに組み込んで実行することにより、想定される入力信号の組合せの範囲内で、貫通電流が発生するか否かを判定することができる。これにより、通常のダイナミックシミュレーションにおいて、貫通電流の発生をモニタすることができ、論理設計段階で貫通電流の発生を論理バグと同等に扱いながら、設計を進めることができるので、論理設計のバグの収束と同時に貫通電流を発生させない回路設計を完了させることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であること言うまでもない。

例えば、電位highを論理値１、電位lowを論理値０とする正論理で表現したが、負論理で表現しても良い。

１１ ネットリストの入力
１２ 対象ネットの抽出
１３、２４ 対象ネットごとのループ
１４ トランジスタ電源確定（属性付与）
１５ 貫通条件関数作成
１６ GND側ブール式作成
１７ PWR側ブール式作成
１８ 貫通条件関数作成
１９ トランジスタのゲート端子の論理探索
２０ 合流ネットの有無の判定
２１ 貫通条件判定ブール式の抽出
２２ 貫通条件判定ブール式の縮退
２３ 貫通条件判定
２５ エラー出力
１０１〜１３２ トランジスタ（FET）
２０１〜２１８ 論理ゲート

Claims (16)

1. 論理ゲートとＦＥＴを含む回路のネットリストが入力され、
   前記ネットリストにおいて、接地されているＦＥＴのソースまたはドレイン端子を出力とする回路の機能を表すブール式を求めて貫通条件関数とし、
   前記ネットリストから、前記貫通条件関数に入力を供給する部分的なネットリストの機能を表すブール式を抽出して貫通条件判定ブール式とし、
   前記ネットリストにおいて、電源端子を論理値１に置き換え、Ｐ型ＦＥＴをゲートに論理値０が入力されたときにソースに入力された論理値をドレインに出力する論理ゲートに置き換え、Ｎ型ＦＥＴをゲートに論理値１が入力されたときにドレインに入力された論理値をソースに出力する論理ゲートに置き換える論理モデル化を行うことによって、前記貫通条件関数と前記貫通条件判定ブール式とを求め、
   前記貫通条件判定ブール式を、論理的等価性を保って縮退した結果に基づいて前記貫通条件関数から論理値１が出力される条件の有無を判定することにより、前記ネットリストに含まれる接地されている前記ＦＥＴに定常的な貫通電流を発生させる前記ネットリストの論理状態の有無を判定する、ＬＳＩ設計支援装置。
2. 請求項１において、前記ネットリストに含まれる複数の信号ネットのうち、複数のＦＥＴのソースまたはドレインにのみ接続されている信号ネットを対象ネットとし、全ての対象ネットのそれぞれについて、
   前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て接地ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートと前記対象ネットとを入力とし前記接地ネットを出力とするＧＮＤ側ブール式を抽出し、
   前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て電源ネットまたはＦＥＴ以外が接続される信号ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートを入力とし前記対象ネットを出力とするＰＷＲ側ブール式を抽出し、
   前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式を前記対象ネットで結合したブール式を前記貫通条件関数とし、
   前記ＰＷＲ側ブール式と前記ＧＮＤ側ブール式とがともに論理値１となる条件が存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、ＬＳＩ設計支援装置。
3. 請求項２において、前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式の入力である信号ネットを起点とし、前記ネットリストについて、論理ゲートの出力端子から入力端子へ向かう方向またはＦＥＴのドレインまたはソースからゲートへ向かう方向に経路探索を行い、経路上の論理ゲートまたはＦＥＴの機能と接続関係を表したブール式を抽出して前記貫通条件判定ブール式とし、
   前記経路探索は、前記ＧＮＤ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路と、前記ＰＷＲ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路とが合流した合流ネットに到達した場合に、前記合流ネット以降の経路探索を中止する、ＬＳＩ設計支援装置。
4. 請求項３において、所定段数の経路探索を行った結果、前記合流ネットが抽出されないときに、前記対象ネットを経由する貫通電流経路に定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、ＬＳＩ設計支援装置。
5. 請求項３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、論理的等価性を保ったまま縮退し、さらなる縮退が不能となったブール式が論理値０以外である場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、ＬＳＩ設計支援装置。
6. 請求項５において、前記貫通条件関数と前記貫通条件判定ブール式とを結合した前記ブール式を、二分決定図で表す、ＬＳＩ設計支援装置。
7. 請求項３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式に対し、全ての入力条件の組合せパターンを入力して論理シミュレーションを行い、前記ブール式から論理値１が出力される入力条件の組合せが存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、ＬＳＩ設計支援装置。
8. 請求項３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、前記ネットリストに対するダイナミックシミュレーションに組み込む、ＬＳＩ設計支援装置。
9. 論理ゲートとＦＥＴを含む回路のネットリストが入力され、前記ネットリストに含まれる接地されているＦＥＴに定常的な貫通電流を発生させる前記ネットリストの論理状態の有無を電子計算機によって判定する、ＬＳＩ設計方法であって、
   前記ネットリストにおいて、接地されているＦＥＴのソースまたはドレイン端子を出力とする回路の機能を表すブール式を求めて貫通条件関数とする第１ステップと、
   前記ネットリストから、前記貫通条件関数に入力を供給する部分的なネットリストの機能を表すブール式を抽出して貫通条件判定ブール式とする第２ステップと、
   前記貫通条件判定ブール式を、論理的等価性を保って縮退した結果に基づいて前記貫通条件関数から論理値１が出力される条件の有無を判定することにより、前記ネットリストに含まれる接地されている前記ＦＥＴに定常的な貫通電流を発生させる前記ネットリストの論理状態の有無を判定する第３ステップとを含み、
   前記第１ステップと前記第２ステップのそれぞれは、前記ネットリストにおいて、電源端子を論理値１に置き換え、Ｐ型ＦＥＴをゲートに論理値０が入力されたときにソースに入力された論理値をドレインに出力する論理ゲートに置き換え、Ｎ型ＦＥＴをゲートに論理値１が入力されたときにドレインに入力された論理値をソースに出力する論理ゲートに置き換える論理モデル化を行うステップを含む、ＬＳＩ設計方法。
10. 請求項９において、前記ネットリストに含まれる複数の信号ネットのうち、複数のＦＥＴのソースまたはドレインにのみ接続されている信号ネットを対象ネットとし、全ての対象ネットのそれぞれについて、前記第１ステップと前記第２ステップと前記第３ステップとを繰り返し実行し、
    前記第１ステップは、前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て接地ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートと前記対象ネットとを入力とし前記接地ネットを出力とするＧＮＤ側ブール式を抽出するステップと、前記対象ネットを起点としＦＥＴのドレインからソースへの経路を経て電源ネットまたはＦＥＴ以外が接続される信号ネットに達する経路を抽出し、前記経路内のＦＥＴに対して前記論理モデル化を行い、前記経路内のＦＥＴのゲートを入力とし前記対象ネットを出力とするＰＷＲ側ブール式を抽出するステップと、前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式を前記対象ネットで結合したブール式を前記貫通条件関数とするステップとを含み、
    前記第３ステップは、前記ＰＷＲ側ブール式と前記ＧＮＤ側ブール式とがともに論理値１となる条件が存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、ＬＳＩ設計方法。
11. 請求項１０において、前記第２ステップは、前記ＧＮＤ側ブール式と前記ＰＷＲ側ブール式の入力である信号ネットを起点とし、前記ネットリストについて、論理ゲートの出力端子から入力端子へ向かう方向またはＦＥＴのドレインまたはソースからゲートへ向かう方向に経路探索を行い、経路上の論理ゲートまたはＦＥＴの機能と接続関係を表したブール式を抽出して前記貫通条件判定ブール式とするステップと、
    前記経路探索は、前記ＧＮＤ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路と、前記ＰＷＲ側ブール式の入力である信号ネットを起点とした経路探索で探索された経路とが合流した合流ネットに到達した場合に、前記合流ネット以降の経路探索を中止する、ＬＳＩ設計方法。
12. 請求項１１において、所定段数の経路探索を行った結果、前記合流ネットが抽出されないときに、前記対象ネットを経由する貫通電流経路に定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する第４ステップをさらに含む、ＬＳＩ設計方法。
13. 請求項１１において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、論理的等価性を保ったまま縮退する第５ステップをさらに含み、前記第３ステップは前記第５ステップにおけるさらなる縮退が不能となったブール式が論理値０以外である場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、ＬＳＩ設計方法。
14. 請求項１３において、前記貫通条件関数と前記貫通条件判定ブール式とを結合した前記ブール式を、二分決定図で表す、ＬＳＩ設計方法。
15. 請求項１１において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式に対し、全ての入力条件の組合せパターンを入力して論理シミュレーションを行う第６ステップをさらに含み、前記第３ステップは前記ブール式から論理値１が出力される入力条件の組合せが存在する場合に、定常的な貫通電流を発生させる前記ネットリストの論理状態があると判定する、ＬＳＩ設計方法。
16. 請求項１１において、前記貫通条件関数と前記貫通条件判定ブール式とを結合したブール式を、前記ネットリストに対するダイナミックシミュレーションに組み込む、ＬＳＩ設計方法。

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