JP2013207379A - ネットワーク装置 - Google Patents

Abstract

【課題】省電力化を図ることが可能なネットワーク装置を提供する。
【解決手段】このＢＤプレーヤ１００（ネットワーク装置）は、ＬＡＮケーブル２００が接続されるＬＡＮ端子３と、ＬＡＮ端子３を介して信号が入力されるＰＨＹ ＩＣ２と、ＬＡＮ端子３を介してＰＨＹ ＩＣ２に入力される信号を基準電位と比較することにより、ＨレベルまたはＬレベルに２値化して出力するコンパレータ８とを備え、ＰＨＹ ＩＣ２は、コンパレータ８から出力されるＨレベルまたはＬレベルの信号に基づいて、オンオフされるように構成されている。
【選択図】図１

Description

この発明は、ネットワーク装置に関し、特に、ネットワークケーブル接続部を備えるネットワーク装置に関する。

従来、ネットワークケーブル接続部を備えるネットワーク装置が知られている（たとえば、特許文献１参照）。

上記特許文献１には、ＬＡＮ（ローカルエリアネットワーク）ケーブルが接続される接続ポート部（ネットワークケーブル接続部）と、ＬＡＮケーブルから接続ポート部を介して入力されるリンクパルス（データを送受信していない状態でもＬＡＮケーブルを介して定期的に送受信される信号）の検出を行うリンクパルス検出部とを備えるＬＡＮインターフェイス（ネットワーク装置）が開示されている。このＬＡＮインターフェイスでは、リンクパルス検出部によってリンクパルスが検出された場合に、ＬＡＮケーブルが接続されたと判断して、ＬＡＮインターフェイスの電源をオフ状態からオン状態にするように構成されている。なお、リンクパルスは、一定の時間間隔でＨレベルとＬレベルが繰り返される信号であるため、リンクパルスを検出するためには、タイマなどが必要になる。このため、リンクパルス検出部は、マイコン（マイクロコンピュータ）などにより構成されていると考えられる。

特開平１１−８８３５２号公報

しかしながら、上記特許文献１に記載のＬＡＮインターフェイスでは、リンクパルスを検出するためのリンクパルス検出部がマイコンなどにより構成されていると考えられるため、比較的消費電力が大きくなるという問題点があると考えられる。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、省電力化を図ることが可能なネットワーク装置を提供することである。

この発明の一の局面によるネットワーク装置は、ネットワークケーブルが接続されるネットワークケーブル接続部と、ネットワークケーブル接続部を介して信号が入力される通信信号処理回路と、ネットワークケーブル接続部を介して通信信号処理回路に入力される信号を所定の基準電位と比較することにより、第１電位または第１電位と異なる第２電位に２値化して出力する２値化回路とを備え、通信信号処理回路は、２値化回路から出力される第１電位または第２電位に基づいて、オンオフされるように構成されている。

この一の局面によるネットワーク装置では、上記のように、ネットワークケーブル接続部を介して入力される信号を所定の基準電位と比較することにより、第１電位または第１電位と異なる第２電位に２値化して出力する２値化回路を備え、通信信号処理回路を、２値化回路から出力される第１電位または第２電位に基づいて、オンオフされるように構成する。これにより、ネットワークケーブル接続部を介して入力される信号をマイコンによって検出して通信信号処理回路をオンオフする場合と異なり、比較的消費電力の小さい２値化回路の出力に基づいて通信信号処理回路をオンオフすることができるので、省電力化を図ることができる。

上記一の局面によるネットワーク装置において、好ましくは、ネットワークケーブル接続部と２値化回路との間に設けられ、２値化回路に入力される信号を直流化するための直流化回路をさらに備え、２値化回路は、直流化回路により直流化された信号を所定の基準電位と比較することにより、第１電位または第１電位と異なる第２電位に２値化して出力するように構成されている。このように構成すれば、直流化回路により直流化された信号が２値化回路に入力されるので、所定の基準電位と比較することにより、容易に、２値化回路に入力される信号を第１電位または第１電位と異なる第２電位に２値化して出力することができる。また、この直流化回路もマイコンを用いる場合に比べて消費電力が小さいので、省電力化を図ることができる。

この場合、好ましくは、ネットワークケーブル接続部を介して入力される信号は、一対の信号線を用いて伝達される差動信号からなり、ネットワークケーブル接続部と直流化回路との間に設けられ、ネットワークケーブル接続部を介して入力される差動信号を増幅するための増幅器をさらに備える。このように構成すれば、一対の信号線を用いて伝達される差動信号を増幅器により合成することにより、容易に、ネットワークケーブル接続部を介して入力される信号を増幅することができる。

上記一の局面によるネットワーク装置において、好ましくは、２値化回路と通信信号処理回路との間に設けられ、２値化回路から出力される第１電位または第２電位が入力される電源制御スイッチ部をさらに備え、通信信号処理回路は、電源制御スイッチ部によりオンオフされるように構成されている。このように構成すれば、２値化回路から出力される第１電位または第２電位によりオンオフする電源制御スイッチ部によって、通信信号処理回路を迅速にオンオフさせることができる。

上記一の局面によるネットワーク装置において、好ましくは、２値化回路から出力される第１電位または第２電位が入力され、通信信号処理回路のオンオフを制御する制御部をさらに備え、通信信号処理回路は、入力される第１電位または第２電位に応じて制御部から出力される信号に基づいてオンオフされるように構成されている。このように構成すれば、通信信号処理回路のみならず、制御部により制御される通信信号処理回路以外のデバイスも制御部から出力される信号に基づいてオンオフすることができる。

この場合、好ましくは、制御部は、２値化回路から出力される第１電位または第２電位が入力される副制御部と、主制御部とを含み、主制御部により制御されるデバイスをさらに備え、少なくとも、主制御部およびデバイスのうちの１つは、入力される第１電位または第２電位に応じて副制御部から出力される信号に基づいてオンオフされるように構成されている。このように構成すれば、少なくとも主制御部およびデバイスのうちの１つが不必要なときに、少なくとも主制御部およびデバイスのうちの１つをオフすることができるので、より省電力化を図ることができる。

上記一の局面によるネットワーク装置において、好ましくは、ネットワークケーブル接続部は、ローカルエリアネットワークケーブル接続部からなり、通信信号処理回路は、ローカルエリアネットワークケーブル接続部に接続され、ローカルエリアネットワークケーブル接続部を介して物理層に入力される信号を処理するように構成されている。このように構成すれば、ローカルエリアネットワークケーブル接続部にローカルエリアネットワークケーブルが接続されていない場合に、物理層に入力される信号を処理する通信信号処理回路をオフすることができるので、容易に、省電力化を図ることができる。

本発明によれば、上記のように、省電力化を図ることができる。

本発明の第１実施形態によるＢＤプレーヤの全体構成を示すブロック図である。 本発明の第１実施形態によるＢＤプレーヤに入力されるリンクパルスの波形図である。 本発明の第１実施形態によるＢＤプレーヤのオペアンプから出力される信号の波形図である。 本発明の第１実施形態によるＢＤプレーヤのＬＰＦから出力される信号の波形図である。 本発明の第２実施形態によるＢＤプレーヤの全体構成を示すブロック図である。面図（前面図）である。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

（第１実施形態）
図１を参照して、本発明の第１実施形態によるＢＤプレーヤ１００の構成について説明する。なお、ＢＤプレーヤ１００は、本発明の「ネットワーク装置」の一例である。

第１実施形態によるＢＤプレーヤ１００は、図１に示すように、ＣＰＵ１と、ＰＨＹ ＩＣ（物理インターフェイス部）２と、ＬＡＮ端子３と、メモリ４と、サーボ制御ユニット５と、オペアンプ６と、ローパスフィルタ（ＬＰＦ）７と、コンパレータ８と、電源制御スイッチ部９とを備えている。また、ＢＤプレーヤ１００は、ユーザ３００によりネットワーク２０１（ＬＡＮ（ローカルエリアネットワーク）ケーブル２００）を介して入力される信号（電源オン信号）により起動するように構成されている。なお、ＣＰＵ１は、本発明の「制御部」の一例である。また、ＰＨＹ ＩＣ２は、本発明の「通信信号処理回路」の一例である。また、ＬＡＮ端子３は、本発明の「ネットワークケーブル接続部」および「ローカルエリアネットワークケーブル接続部」の一例である。また、オペアンプ６およびＬＰＦ７は、それぞれ、本発明の「増幅器」および「直流化回路」の一例である。また、コンパレータ８は、本発明の「２値化回路」の一例である。

ＬＡＮ端子３は、ＬＡＮケーブル２００が接続されるように構成されている。また、ＬＡＮ端子３は、信号線１０を介してＰＨＹ ＩＣ２に接続されている。なお、ＬＡＮケーブル２００は、本発明の「ネットワークケーブル」の一例である。

ＰＨＹ ＩＣ２は、ＬＡＮ端子３およびＣＰＵ１に接続されており、ＰＨＹ ＩＣ２は、ＬＡＮ端子３から物理層に入力されるネットワーク信号（リンクパルス、図２参照）の送受信を行うように構成されている。なお、リンクパルスは、一対の信号線１０を用いて伝達される差動信号からなる。また、リンクパルスは、データを送受信していない状態でも定期的に送受信されている。また、ＰＨＹ ＩＣ２は、ＬＡＮケーブル２００がＬＡＮ端子３に接続されていない状態では、オフ状態になるように構成されている。

ＣＰＵ１は、ＰＨＹ ＩＣ２、メモリ４およびサーボ制御ユニット５を制御するように構成されている。また、ＣＰＵ１には、ＢＤディスク４００から読み出された情報が入力されるように構成されている。また、ＣＰＵ１は、主制御部１ａと副制御部１ｂとを含んでいる。主制御部１ａおよび副制御部１ｂは、常に電源がオン状態にされている。

また、第１実施形態では、オペアンプ６は、ＬＡＮ端子３およびＰＨＹ ＩＣ２を接続する信号線１０と、ＬＰＦ７との間に設けられている。具体的には、オペアンプ６の入力側が、一対の信号線１０に接続されるとともに、出力側がＬＰＦ７に接続されている。オペアンプ６は、ＬＡＮケーブル２００からＬＡＮ端子３を介して入力されるリンクパルスを合成することにより増幅（図３参照）する機能を有する。

また、第１実施形態では、ＬＰＦ７は、ＬＡＮ端子３（オペアンプ６）とコンパレータ８との間に設けられている。具体的には、ＬＰＦ７の入力側がオペアンプ６の出力側に接続されるとともに、ＬＰＦ７の出力側がコンパレータ８の入力側に接続されている。ＬＰＦ７は、オペアンプ６から出力される信号を直流化（積分化）（図４参照）してコンパレータ８に入力するように構成されている。

コンパレータ８は、ＬＰＦ７の出力側に接続されている。また、コンパレータ８の出力側は、電源制御スイッチ部９（ＦＥＴトランジスタ９ａ）に接続されている。また、コンパレータ８は、基準電位、抵抗Ｒ１およびＲ２を含む。ここで、第１実施形態では、コンパレータ８は、ＬＡＮ端子３を介してＬＰＦ７の出力側から入力される信号を基準電位と比較することにより、ＨレベルまたはＬレベルに２値化して出力するように構成されている。

また、第１実施形態では、電源制御スイッチ部９は、コンパレータ８とＰＨＹ ＩＣ２との間に設けられており、電源制御スイッチ部９は、コンパレータ８から出力されるＨレベルまたはＬレベルの電位が入力されるように構成されている。また、電源制御スイッチ部９は、ＰＨＹ ＩＣ２のオンオフを行う１つのＦＥＴトランジスタ９ａを含んでいる。そして、ＦＥＴトランジスタ９ａのゲートＧは、コンパレータ８の出力側に接続されているとともに、ＦＥＴトランジスタ９ａのソースＳは、電源（図示せず）に接続されている。また、ＦＥＴトランジスタ９ａのドレインＤは、ＰＨＹ ＩＣ２に接続されている。

ここで、第１実施形態では、ＰＨＹ ＩＣ２は、コンパレータ８から出力されるＨレベルまたはＬレベルの電位に基づいて、オンオフされるように構成されている。具体的には、コンパレータ８からＨレベルの電位が出力された場合には、電源制御スイッチ部９のＦＥＴトランジスタ９ａがオン状態になることにより、ＰＨＹ ＩＣ２に電源の電圧が供給されて、ＰＨＹ ＩＣ２がオン状態になる。一方、コンパレータ８からＬレベルの電位が出力された場合には、電源制御スイッチ部９のＦＥＴトランジスタ９ａがオフ状態になることにより、ＰＨＹ ＩＣ２への電源の電圧の供給が停止されて、ＰＨＹ ＩＣ２がオフ状態になる。

次に、図１〜図４を参照して、第１実施形態のＢＤプレーヤ１００のＬＡＮ端子３にＬＡＮケーブル２００が接続された際の動作を説明する。

まず、ＢＤプレーヤ１００のＬＡＮ端子３にＬＡＮケーブル２００が接続されていない状態では、ＰＨＹ ＩＣ２、サーボ制御ユニット５は、オフ状態である。また、ＣＰＵ１（主制御部１ａ、副制御部１ｂ）およびメモリ４は、常にオン状態である。

次に、ＢＤプレーヤ１００のＬＡＮ端子３にＬＡＮケーブル２００が接続されると、図２に示すように、リンクパルスが、一対の信号線１０から送受信される。そして、リンクパルスが、オペアンプ６に入力されることにより、図３に示すように、信号が増幅される。

次に、オペアンプ６により増幅された信号が、ＬＰＦ７に入力されることにより、図４に示すように、信号が直流化される。直流化された信号が、コンパレータ８に入力されて基準電位と比較される。直流化された信号の大きさが、基準電位よりも大きい場合には、Ｈレベルの信号がコンパレータ８から出力される。なお、ＢＤプレーヤ１００のＬＡＮ端子３にＬＡＮケーブル２００が接続されてリンクパルスが送受信されている状態で、ＬＰＦ７から出力される直流化された信号の大きさが基準電位よりも大きくなるように、基準電位が予め定められている。したがって、ＬＡＮ端子３にＬＡＮケーブル２００が接続された場合、コンパレータ８から、Ｈレベルの信号が出力される。

次に、コンパレータ８から出力されたＨレベルの信号が、電源制御スイッチ部９のＦＥＴトランジスタ９ａのゲートＧに入力されることにより、ＦＥＴトランジスタ９ａがオン状態となる。これにより、ＰＨＹ ＩＣ２に電源が供給されて、ＰＨＹ ＩＣ２がオン状態になる。その後、主制御部１ａの指令により、サーボ制御ユニット５がオン状態になる。

第１実施形態では、上記のように、ＬＡＮ端子３を介して入力される信号を基準電位と比較することにより、ＨレベルまたはＬレベルに２値化して出力するコンパレータ８を設けて、ＰＨＹ ＩＣ２を、コンパレータ８から出力されるＨレベルまたはＬレベルに基づいて、オンオフされるように構成する。これにより、ＬＡＮ端子３を介して入力されるリンクパルスをマイコンによって検出してＰＨＹ ＩＣ２をオンオフする場合と異なり、比較的消費電力の小さいコンパレータ８の出力に基づいてＰＨＹ ＩＣ２をオンオフすることができるので、省電力化を図ることができる。

また、第１実施形態では、上記のように、ＬＡＮ端子３とコンパレータ８との間に設けられ、コンパレータ８に入力される信号を直流化するためのＬＰＦ７を設けて、コンパレータ８を、ＬＰＦ７により直流化された基準電位と比較することにより、ＨレベルまたはＬレベルに２値化して出力するように構成する。これにより、ＬＰＦ７により直流化された信号がコンパレータ８に入力されるので、基準電位と比較することにより、容易に、コンパレータ８に入力される信号をＨレベルまたはＬレベルに２値化して出力することができる。また、このＬＰＦ７もマイコンを用いる場合に比べて消費電力が小さいので、省電力化を図ることができる。

また、第１実施形態では、上記のように、ＬＡＮ端子３とＬＰＦ７との間に設けられ、ＬＡＮ端子３を介して入力される差動信号を増幅するためのオペアンプ６を設ける。これにより、一対の信号線１０を用いて伝達されるリンクパルスをオペアンプ６により合成することにより、容易に、ＬＡＮ端子３を介して入力されるリンクパルスを増幅することができる。

また、第１実施形態では、上記のように、コンパレータ８とＰＨＹ ＩＣ２との間に、コンパレータ８から出力されるＨレベルまたはＬレベルの電位が入力される電源制御スイッチ部９を設けて、ＰＨＹ ＩＣ２を、電源制御スイッチ部９によりオンオフするように構成する。これにより、コンパレータ８から出力されるＨレベルまたはＬレベルの電位によりオンオフする電源制御スイッチ部９によって、ＰＨＹ ＩＣ２を迅速にオンオフさせることができる。

（第２実施形態）
次に、図５を参照して、第２実施形態のＢＤプレーヤ１０１について説明する。この第２実施形態のＢＤプレーヤ１０１は、コンパレータ８の出力が電源制御スイッチ部９のＦＥＴトランジスタ９ａのゲートＧに入力されていた上記第１実施形態と異なり、コンパレータ２８の出力がＣＰＵ２１の副制御部２１ｂに入力されるように構成されている。

第２実施形態のＢＤプレーヤ１０１は、図５に示すように、ＣＰＵ２１と、ＰＨＹ ＩＣ２２と、ＬＡＮ端子２３と、メモリ２４と、サーボ制御ユニット２５と、オペアンプ２６と、ＬＰＦ２７と、コンパレータ２８と、電源制御スイッチ部２９とを備えている。ＢＤプレーヤ１０１では、コンパレータ２８の出力側は、ＣＰＵ２１の副制御部２１ｂに接続されている。また、ＣＰＵ２１の副制御部２１ｂは、電源制御スイッチ部２９のＦＥＴトランジスタ２９ａのゲートＧに接続されている。なお、ＰＨＹ ＩＣ２２、メモリ２４、サーボ制御ユニット２５、ＣＰＵ２１の主制御部２１ａに供給される電源の電圧がそれぞれ異なっており、電源制御スイッチ部２９には、複数のＦＥＴトランジスタ２９ａが設けられている。また、電源制御スイッチ部２９の複数のＦＥＴトランジスタ２９ａのドレインＤは、それぞれ、メモリ２４、サーボ制御ユニット２５、ＣＰＵ２１の主制御部２１ａおよびＰＨＹ ＩＣ２２に接続されている。また、ＦＥＴトランジスタ２９ａのソースＳは、電源（図示せず）に接続されている。なお、ＣＰＵ２１は、本発明の「制御部」の一例である。また、ＰＨＹ ＩＣ２２は、本発明の「通信信号処理回路」の一例である。また、ＬＡＮ端子２３は、本発明の「ネットワークケーブル接続部」および「ローカルエリアネットワークケーブル接続部」の一例である。また、ＣＰＵ２１の主制御部２１ａ、メモリ２４およびサーボ制御ユニット２５は、本発明の「デバイス」の一例である。また、オペアンプ２６およびＬＰＦ２７は、それぞれ、本発明の「増幅器」および「直流化回路」の一例である。また、コンパレータ２８は、本発明の「２値化回路」の一例である。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

次に、図５を参照して、第２実施形態のＢＤプレーヤ１０１のＬＡＮ端子２３にＬＡＮケーブル２００が接続された際の動作を説明する。

まず、ＢＤプレーヤ１０１のＬＡＮ端子２３にＬＡＮケーブル２００が接続されていない状態では、ＰＨＹ ＩＣ２２、サーボ制御ユニット２５、ＣＰＵ２１の主制御部２１ａおよびメモリ４は、オフ状態である。また、ＣＰＵ２１の副制御部２１ｂは、常にオン状態である。

ＢＤプレーヤ１０１のＬＡＮ端子２３にＬＡＮケーブル２００が接続されてから、コンパレータ２８からＨレベルの信号が出力されるまでの動作は、上記第１実施形態と同様である。コンパレータ２８から出力されたＨレベルの信号は、ＣＰＵ２１の副制御部２１ｂに入力される。そして、ＣＰＵ２１の副制御部２１ｂから電源制御スイッチ部２９のＦＥＴトランジスタ２９ａのゲートＧにＨレベルの信号が入力される。その結果、ＦＥＴトランジスタ２９ａがオン状態となり、メモリ２４、サーボ制御ユニット２５、ＣＰＵ２１の主制御部２１ａ、および、ＰＨＹ ＩＣ２２がオン状態になる。

第２実施形態では、上記のように、コンパレータ２８から出力されるＨレベルまたはＬレベルの電位が入力され、ＰＨＹ ＩＣ２２のオンオフを制御するＣＰＵ２１（副制御部２１ｂ）を設けて、ＰＨＹ ＩＣ２２を、入力されるＨレベルまたはＬレベルに応じてＣＰＵ２１から出力される信号に基づいてオンオフするように構成する。これにより、ＰＨＹ ＩＣ２２のみならず、ＣＰＵ２１の主制御部２１ａ、ＣＰＵ２１により制御されるＰＨＹ ＩＣ２２以外のサーボ制御ユニット２５、および、メモリ２４もＣＰＵ２１（副制御部２１ｂ）から出力される信号に基づいてオンオフすることができる。

また、第２実施形態では、上記のように、ＣＰＵ２１を、コンパレータ２８から出力されるＨレベルまたはＬレベルの電位が入力される副制御部２１ｂと、主制御部２１ａとを含むように構成し、主制御部２１ａ、メモリ２４およびサーボ制御ユニット２５を、入力されるＨレベルまたはＬレベルの電位に応じて副制御部２１ｂから出力される信号に基づいてオンオフされるように構成する。これにより、主制御部２１ａ、メモリ２４およびサーボ制御ユニット２５が不必要なときに、主制御部２１ａ、メモリ２４およびサーボ制御ユニット２５をオフすることができるので、より省電力化を図ることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１および第２実施形態では、本発明のネットワーク装置の一例としてＢＤプレーヤに本発明を適用する例を示したが、本発明はこれに限られない。たとえば、ＢＤプレーヤ以外のＬＡＮに接続可能なＢＤ／ＤＶＤレコーダや液晶テレビジョン装置などにも本発明を適用可能である。

また、上記第１および第２実施形態では、ＬＰＦから出力された信号をコンパレータに入力することにより、２値化（ＨレベルまたはＬレベル）する例を示したが、本発明はこれに限られない。たとえば、ＬＰＦから出力された信号をコンパレータ以外の回路により２値化するように構成してもよい。

また、上記第１および第２実施形態では、オペアンプから出力された信号をＬＰＦにより直流化する例を示したが、本発明はこれに限られない。たとえば、オペアンプから出力された信号をＬＰＦ以外の回路により直流化するように構成してもよい。

また、上記第１および第２実施形態では、ＬＡＮ端子から入力されるリンクパルスをオペアンプにより増幅してからＬＰＦに入力する例を示したが、本発明はこれに限られない。たとえば、リンクパルスが十分な大きさ（振幅）を有していれば、リンクパルスを直接ＬＰＦに入力するように構成してもよい。

また、上記第１および第２実施形態では、電源制御スイッチ部がＦＥＴトランジスタを含む例を示したが、本発明はこれに限られない。たとえば、ＦＥＴトランジスタ以外の素子や回路によって、ＰＨＹ ＩＣ（ＣＰＵの主制御部、メモリおよびサーボ制御ユニット）をオンオフするように構成してもよい。

また、上記第２実施形態では、ＣＰＵの副制御部から出力される信号に基づいて、ＣＰＵの主制御部、メモリおよびサーボ制御ユニットをオンオフする例を示したが、本発明はこれに限られない。たとえば、ＣＰＵの主制御部、メモリおよびサーボ制御ユニットのうちの一部をＣＰＵの副制御部から出力される信号に基づいてオンオフするように構成してもよいし、ＣＰＵの主制御部、メモリおよびサーボ制御ユニット以外のデバイスをＣＰＵの副制御部から出力される信号に基づいてオンオフするように構成してもよい。

１、２１ ＣＰＵ（制御部）
１ｂ、２１ｂ 副制御部
１ａ 主制御部
２、２２ ＰＨＹ ＩＣ（通信信号処理回路）
３、２３ ＬＡＮ端子（ネットワークケーブル接続部、ローカルエリアネットワークケーブル接続部）
６、２６ オペアンプ（増幅器）
７、２７ ＬＰＦ（直流化回路）
８、２８ コンパレータ（２値化回路）
９、２９ 電源制御スイッチ部
１０ 信号線
２１ａ 主制御部（デバイス）
２４ メモリ（デバイス）
２５ サーボ制御ユニット（デバイス）
１００、１０１ ＢＤプレーヤ（ネットワーク装置）
２００ ＬＡＮケーブル（ネットワークケーブル）

Claims (7)

1. ネットワークケーブルが接続されるネットワークケーブル接続部と、
   前記ネットワークケーブル接続部を介して信号が入力される通信信号処理回路と、
   前記ネットワークケーブル接続部を介して前記通信信号処理回路に入力される信号を所定の基準電位と比較することにより、第１電位または前記第１電位と異なる第２電位に２値化して出力する２値化回路とを備え、
   前記通信信号処理回路は、前記２値化回路から出力される前記第１電位または前記第２電位に基づいて、オンオフされるように構成されている、ネットワーク装置。
2. 前記ネットワークケーブル接続部と前記２値化回路との間に設けられ、前記２値化回路に入力される信号を直流化するための直流化回路をさらに備え、
   前記２値化回路は、前記直流化回路により直流化された信号を前記所定の基準電位と比較することにより、前記第１電位または前記第１電位と異なる前記第２電位に２値化して出力するように構成されている、請求項１に記載のネットワーク装置。
3. 前記ネットワークケーブル接続部を介して入力される前記信号は、一対の信号線を用いて伝達される差動信号からなり、
   前記ネットワークケーブル接続部と前記直流化回路との間に設けられ、前記ネットワークケーブル接続部を介して入力される差動信号を増幅するための増幅器をさらに備える、請求項２に記載のネットワーク装置。
4. 前記２値化回路と前記通信信号処理回路との間に設けられ、前記２値化回路から出力される前記第１電位または前記第２電位が入力される電源制御スイッチ部をさらに備え、
   前記通信信号処理回路は、前記電源制御スイッチ部によりオンオフされるように構成されている、請求項１〜３のいずれか１項に記載のネットワーク装置。
5. 前記２値化回路から出力される前記第１電位または前記第２電位が入力され、前記通信信号処理回路のオンオフを制御する制御部をさらに備え、
   前記通信信号処理回路は、入力される前記第１電位または前記第２電位に応じて前記制御部から出力される信号に基づいてオンオフされるように構成されている、請求項１〜３のいずれか１項に記載のネットワーク装置。
6. 前記制御部は、前記２値化回路から出力される前記第１電位または前記第２電位が入力される副制御部と、主制御部とを含み、
   前記主制御部により制御されるデバイスをさらに備え、
   少なくとも、前記主制御部および前記デバイスのうちの１つは、入力される前記第１電位または前記第２電位に応じて前記副制御部から出力される信号に基づいてオンオフされるように構成されている、請求項５に記載のネットワーク装置。
7. 前記ネットワークケーブル接続部は、ローカルエリアネットワークケーブル接続部からなり、
   前記通信信号処理回路は、前記ローカルエリアネットワークケーブル接続部に接続され、前記ローカルエリアネットワークケーブル接続部を介して物理層に入力される信号を処理するように構成されている、請求項１〜６のいずれか１項に記載のネットワーク装置。

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