JP2013205928A - 半導体集積回路およびそのdma制御方法 - Google Patents
半導体集積回路およびそのdma制御方法 Download PDFInfo
- Publication number
- JP2013205928A JP2013205928A JP2012071729A JP2012071729A JP2013205928A JP 2013205928 A JP2013205928 A JP 2013205928A JP 2012071729 A JP2012071729 A JP 2012071729A JP 2012071729 A JP2012071729 A JP 2012071729A JP 2013205928 A JP2013205928 A JP 2013205928A
- Authority
- JP
- Japan
- Prior art keywords
- dma controller
- transfer
- dma
- dmac
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
【解決手段】バス10と、前記バスに接続されたメモリ12と、前記バスに接続された演算処理装置11と、前記バスに接続された第1DMAコントローラ13と、所定の機能を実現する機能マクロ5,前記メモリと前記機能マクロ間のデータ転送を制御する第2DMAコントローラ4,および,前記メモリと前記機能マクロのDMA転送に関するアクセス条件を設定するアクセス条件設定部(41,43)を含む、前記バスに接続された少なくとも1つの機能ブロック14と、を有する。
【選択図】図13
Description
(付記1)
バスと、
前記バスに接続されたメモリと、
前記バスに接続された演算処理装置と、
前記バスに接続された第1DMAコントローラと、
所定の機能を実現する機能マクロ,前記メモリと前記機能マクロ間のデータ転送を制御する第2DMAコントローラ,および,前記メモリと前記機能マクロのDMA転送に関するアクセス条件を設定するアクセス条件設定部を含む、前記バスに接続された少なくとも1つの機能ブロックと、
を有する、ことを特徴とする半導体集積回路。
前記アクセス条件設定部は、
前記メモリのアドレスおよび転送サイズを含む前記アクセス条件を、命令単位で設定するレジスタおよび制御コード格納部を含む、
ことを特徴とする付記1に記載の半導体集積回路。
前記制御コード格納部は、
前記第2DMAコントローラに設けられた命令メモリであり、
前記命令メモリには、初期設定時に、前記命令単位で設定される前記アクセス条件を規定する制御コードが書き込まれる、
ことを特徴とする付記2に記載の半導体集積回路。
前記命令メモリには、電源投入時に、前記演算処理装置によって前記制御コードが書き込まれる、
ことを特徴とする付記3に記載の半導体集積回路。
前記第2DMAコントローラは、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、前記第1DMAコントローラのステイタス情報,前記命令単位で設定された前記レジスタの内容および前記制御コード格納部に格納された制御コードに従って、前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする付記2乃至付記4のいずれか1項に記載の半導体集積回路。
前記第1DMAコントローラのステイタス情報は、前記メモリに格納され、
前記第2DMAコントローラは、前記メモリに格納された前記第1DMAコントローラのステイタス情報を使用して前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする付記5に記載の半導体集積回路。
前記第1DMAコントローラのステイタス情報は、
前記第1DMAコントローラによるDMA転送のデータサイズフィールドを含む、
ことを特徴とする付記5または付記6に記載の半導体集積回路。
さらに、時間を計測するタイマーを含み、
前記第2DMAコントローラは、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、前記タイマーを使用して前記第1DMAコントローラによるDMA転送の状態を推定し、前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする付記2乃至付記4のいずれか1項に記載の半導体集積回路。
前記第2DMAコントローラは、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、前記タイマーを使用して前記第1DMAコントローラによるDMA転送の状態を推定すると共に、前記バスの使用率をチェックして、前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする付記8に記載の半導体集積回路。
前記タイマーは、前記第2DMAコントローラに内蔵されている、
ことを特徴とする付記8または付記9に記載の半導体集積回路。
前記少なくとも1つの機能ブロックは、
それぞれが、付記1〜10のいずれか1項に記載の第2DMAコントローラを有する第1機能ブロックおよび第2機能ブロックを含む、
ことを特徴とする半導体集積回路。
前記第1機能ブロックの第2DMAコントローラは、
前記メモリに対するアクセスが前記第2機能ブロックの第2DMAコントローラによるアクセスと競合するとき、前記第2機能ブロックの第2DMAコントローラの処理状況を確認して、前記第2機能ブロックの第2DMAコントローラによるアクセスを制御する、
ことを特徴とする付記11に記載の半導体集積回路。
前記少なくとも1つの機能ブロックは、
付記1〜10のいずれか1項に記載の第2DMAコントローラを有する第3機能ブロック、および、前記第2DMAコントローラを持たない第4機能ブロックを含む、
ことを特徴とする半導体集積回路。
前記半導体集積回路を製品に適用した後、前記アクセス条件設定部に格納するデータを書き替えて、前記メモリと前記機能マクロのDMA転送に関するアクセス条件を変更する、
ことを特徴とする付記1乃至付記13のいずれか1項に記載の半導体集積回路。
バスと、
前記バスに接続されたメモリと、
前記バスに接続された演算処理装置と、
前記バスに接続された第1DMAコントローラと、
所定の機能を実現する機能マクロ、および、前記メモリと前記機能マクロ間のデータ転送を制御する第2DMAコントローラを含む、前記バスに接続された少なくとも1つの機能ブロックと、
を有する半導体集積回路のDMA制御方法であって、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、
前記第1DMAコントローラのステイタス情報により前記第1DMAコントローラによるDMA転送の状態を確認し、或いは、
時間を計測するタイマーを使用して前記第1DMAコントローラによるDMA転送の状態を推定し、
前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする半導体集積回路のDMA制御方法。
2,102 撮像部
4 サブDMAC(プログラマブルDMAC:第2DMAコントローラ)
5 機能マクロ(イーサネット(登録商標)I/F)
10,110 システムバス(バス)
11,111 CPU(メインCPU、演算処理装置)
12,112 内部メモリ(システムメモリ、メモリ)
13,113 メインDMAC(第1DMAコントローラ)
14 機能ブロック
15,115 メモリインターフェース(I/F)
15’,160 他のスレーブ回路
16,116 表示用I/F
17,117 メディア用I/F
18,118 プリプロセス処理部
19,119 画像処理部
21,121 撮影レンズ
22,122 撮像素子
23,123 A/D変換回路
31,131 外部メモリ
32,132 表示部
33,133 記録メディア
40 DMACコア
41 命令RAM(命令メモリ、制御コード格納部)
42 プログラマブルコア
43 DMACチャネルレジスタ(レジスタ)
44 データバッファ
45 システムバスインターフェース
Claims (10)
- バスと、
前記バスに接続されたメモリと、
前記バスに接続された演算処理装置と、
前記バスに接続された第1DMAコントローラと、
所定の機能を実現する機能マクロ,前記メモリと前記機能マクロ間のデータ転送を制御する第2DMAコントローラ,および,前記メモリと前記機能マクロのDMA転送に関するアクセス条件を設定するアクセス条件設定部を含む、前記バスに接続された少なくとも1つの機能ブロックと、
を有する、ことを特徴とする半導体集積回路。 - 前記アクセス条件設定部は、
前記メモリのアドレスおよび転送サイズを含む前記アクセス条件を、命令単位で設定するレジスタおよび制御コード格納部を含む、
ことを特徴とする請求項1に記載の半導体集積回路。 - 前記第2DMAコントローラは、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、前記第1DMAコントローラのステイタス情報,前記命令単位で設定された前記レジスタの内容および前記制御コード格納部に格納された制御コードに従って、前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする請求項2に記載の半導体集積回路。 - 前記第1DMAコントローラのステイタス情報は、前記メモリに格納され、
前記第2DMAコントローラは、前記メモリに格納された前記第1DMAコントローラのステイタス情報を使用して前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする請求項3に記載の半導体集積回路。 - さらに、時間を計測するタイマーを含み、
前記第2DMAコントローラは、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、前記タイマーを使用して前記第1DMAコントローラによるDMA転送の状態を推定し、前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする請求項2に記載の半導体集積回路。 - 前記第2DMAコントローラは、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、前記タイマーを使用して前記第1DMAコントローラによるDMA転送の状態を推定すると共に、前記バスの使用率をチェックして、前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする請求項5に記載の半導体集積回路。 - 前記少なくとも1つの機能ブロックは、
それぞれが、請求項1〜6のいずれか1項に記載の第2DMAコントローラを有する第1機能ブロックおよび第2機能ブロックを含む、
ことを特徴とする半導体集積回路。 - 前記第1機能ブロックの第2DMAコントローラは、
前記メモリに対するアクセスが前記第2機能ブロックの第2DMAコントローラによるアクセスと競合するとき、前記第2機能ブロックの第2DMAコントローラの処理状況を確認して、前記第2機能ブロックの第2DMAコントローラによるアクセスを制御する、
ことを特徴とする請求項7に記載の半導体集積回路。 - 前記半導体集積回路を製品に適用した後、前記アクセス条件設定部に格納するデータを書き替えて、前記メモリと前記機能マクロのDMA転送に関するアクセス条件を変更する、
ことを特徴とする請求項1乃至請求項8のいずれか1項に記載の半導体集積回路。 - バスと、
前記バスに接続されたメモリと、
前記バスに接続された演算処理装置と、
前記バスに接続された第1DMAコントローラと、
所定の機能を実現する機能マクロ、および、前記メモリと前記機能マクロ間のデータ転送を制御する第2DMAコントローラを含む、前記バスに接続された少なくとも1つの機能ブロックと、
を有する半導体集積回路のDMA制御方法であって、
前記メモリに対するアクセスが前記第1DMAコントローラによるアクセスと競合するとき、
前記第1DMAコントローラのステイタス情報により前記第1DMAコントローラによるDMA転送の状態を確認し、或いは、
時間を計測するタイマーを使用して前記第1DMAコントローラによるDMA転送の状態を推定し、
前記第2DMAコントローラによるアクセスを制御する、
ことを特徴とする半導体集積回路のDMA制御方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012071729A JP5888050B2 (ja) | 2012-03-27 | 2012-03-27 | 半導体集積回路およびそのdma制御方法 |
US13/770,645 US9323700B2 (en) | 2012-03-27 | 2013-02-19 | Semiconductor integrated circuit and DMA control method of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012071729A JP5888050B2 (ja) | 2012-03-27 | 2012-03-27 | 半導体集積回路およびそのdma制御方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013205928A true JP2013205928A (ja) | 2013-10-07 |
JP2013205928A5 JP2013205928A5 (ja) | 2015-01-22 |
JP5888050B2 JP5888050B2 (ja) | 2016-03-16 |
Family
ID=49236620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012071729A Active JP5888050B2 (ja) | 2012-03-27 | 2012-03-27 | 半導体集積回路およびそのdma制御方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9323700B2 (ja) |
JP (1) | JP5888050B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019159437A (ja) * | 2018-03-08 | 2019-09-19 | 富士通株式会社 | 情報処理装置、転送制御方法および転送制御プログラム |
JP2022547730A (ja) * | 2019-09-17 | 2022-11-15 | マイクロン テクノロジー,インク. | データ移動のためのプログラム可能なエンジン |
JP7492511B2 (ja) | 2018-11-09 | 2024-05-29 | ザイリンクス インコーポレイテッド | ストリーミングプラットフォームフローおよびアーキテクチャ |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3026869B1 (fr) * | 2014-10-07 | 2016-10-28 | Sagem Defense Securite | Systeme embarque sur puce a haute surete de fonctionnement |
KR20200065762A (ko) * | 2018-11-30 | 2020-06-09 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
KR20200059493A (ko) | 2018-11-21 | 2020-05-29 | 에스케이하이닉스 주식회사 | 데이터 처리 시스템 |
US10761999B1 (en) * | 2019-05-30 | 2020-09-01 | Western Digital Technologies, Inc. | Storage device with predictor engine of host turnaround time |
US11604748B2 (en) * | 2020-10-30 | 2023-03-14 | Microsoft Technology Licensing, Llc | Interconnect for direct memory access controllers |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003308287A (ja) * | 2002-04-12 | 2003-10-31 | Seiko Epson Corp | 制御装置および制御方法 |
JP2005107820A (ja) * | 2003-09-30 | 2005-04-21 | Kyocera Mita Corp | データ転送装置 |
JP2005293435A (ja) * | 2004-04-05 | 2005-10-20 | Konica Minolta Business Technologies Inc | データ転送装置およびその設定方法 |
JP2006126938A (ja) * | 2004-10-26 | 2006-05-18 | Canon Inc | データ転送システム及びそのデータ転送方法 |
JP2009025896A (ja) * | 2007-07-17 | 2009-02-05 | Ricoh Co Ltd | データ処理装置及びデータ処理方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5212795A (en) * | 1988-10-11 | 1993-05-18 | California Institute Of Technology | Programmable DMA controller |
JP3481087B2 (ja) | 1997-07-22 | 2003-12-22 | 沖電気工業株式会社 | 音声通信ゆらぎ吸収方法 |
JPH1141297A (ja) | 1997-07-23 | 1999-02-12 | Sony Corp | プログラマブルシーケンサーを使用したdmaコントローラ |
US6412027B1 (en) * | 1998-02-11 | 2002-06-25 | Globespanvirata, Inc. | Direct memory access controller having on-board arbitration circuitry |
JP2003281078A (ja) * | 2002-03-22 | 2003-10-03 | Ricoh Co Ltd | Dmaコントローラ |
JP2005011287A (ja) | 2003-06-23 | 2005-01-13 | Konica Minolta Holdings Inc | コンピュータシステム及びデータ転送方法 |
TW200612251A (en) * | 2004-10-12 | 2006-04-16 | Uli Electronics Inc | Method used to access data between devices |
JPWO2008026273A1 (ja) | 2006-08-31 | 2010-01-14 | 富士通株式会社 | Dmaコントローラ |
JP2010282352A (ja) * | 2009-06-03 | 2010-12-16 | Renesas Electronics Corp | Dma転送制御装置 |
-
2012
- 2012-03-27 JP JP2012071729A patent/JP5888050B2/ja active Active
-
2013
- 2013-02-19 US US13/770,645 patent/US9323700B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003308287A (ja) * | 2002-04-12 | 2003-10-31 | Seiko Epson Corp | 制御装置および制御方法 |
JP2005107820A (ja) * | 2003-09-30 | 2005-04-21 | Kyocera Mita Corp | データ転送装置 |
JP2005293435A (ja) * | 2004-04-05 | 2005-10-20 | Konica Minolta Business Technologies Inc | データ転送装置およびその設定方法 |
JP2006126938A (ja) * | 2004-10-26 | 2006-05-18 | Canon Inc | データ転送システム及びそのデータ転送方法 |
JP2009025896A (ja) * | 2007-07-17 | 2009-02-05 | Ricoh Co Ltd | データ処理装置及びデータ処理方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019159437A (ja) * | 2018-03-08 | 2019-09-19 | 富士通株式会社 | 情報処理装置、転送制御方法および転送制御プログラム |
JP7492511B2 (ja) | 2018-11-09 | 2024-05-29 | ザイリンクス インコーポレイテッド | ストリーミングプラットフォームフローおよびアーキテクチャ |
JP2022547730A (ja) * | 2019-09-17 | 2022-11-15 | マイクロン テクノロジー,インク. | データ移動のためのプログラム可能なエンジン |
Also Published As
Publication number | Publication date |
---|---|
US20130262732A1 (en) | 2013-10-03 |
JP5888050B2 (ja) | 2016-03-16 |
US9323700B2 (en) | 2016-04-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5888050B2 (ja) | 半導体集積回路およびそのdma制御方法 | |
CN104520932B (zh) | 闪存存储器控制器 | |
EP1286248B1 (en) | Semiconductor device with hardware mechanism for proper clock control | |
KR100733943B1 (ko) | 프로세서 시스템, dma 제어 회로, dma 제어 방법,dma 제어기의 제어 방법, 화상 처리 방법, 및 화상처리 회로 | |
US7263572B2 (en) | Bus bridge and data transfer method | |
CN109901890A (zh) | 一种控制器加载多核固件的方法、装置、计算机设备及存储介质 | |
KR20090007412A (ko) | 저장 용량이 큰 멀티 미디어 카드 | |
US9015272B2 (en) | Microcomputer | |
US20200264924A1 (en) | Electronic device and control method thereof | |
US11481250B2 (en) | Cooperative workgroup scheduling and context prefetching based on predicted modification of signal values | |
JP5456434B2 (ja) | パイプ調停回路、パイプ調停方法 | |
JP2003150395A (ja) | プロセッサとそのプログラム転送方法 | |
JP2010003151A (ja) | データ処理装置 | |
US20130111181A1 (en) | Methods and apparatus for increasing device access performance in data processing systems | |
KR101574406B1 (ko) | 묘화 제어 장치 | |
RU2579949C2 (ru) | Компьютерная система | |
US20070234098A1 (en) | Self-timed clock-controlled wait states | |
EP3460671B1 (en) | Semiconductor device and program used in the semiconductor device | |
JPH1185673A (ja) | 共有バスの制御方法とその装置 | |
JP2005276104A (ja) | マイクロコンピュータ | |
JP2002278753A (ja) | データ処理システム | |
JP2020035263A (ja) | メモリコントローラ | |
JP2008129672A (ja) | プロセッサ | |
JP2016206863A (ja) | 制御装置 | |
JP2009289269A6 (ja) | バッファメモリにおけるメモリの割り当て方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141202 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141202 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160119 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160201 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5888050 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |