JP2022547730A - データ移動のためのプログラム可能なエンジン - Google Patents

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Abstract

マイクロチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域を有するメモリチップ。事前定義されたメモリ領域の格納されたプログラムデータに従って第２のメモリチップからデータを読み取り、第２のメモリチップにデータを書き込むために、第２のメモリチップへのアクセスを容易にするように構成されたプログラム可能なエンジンをまた有するメモリチップ。事前定義されたメモリ領域は、プログラム可能なエンジンのコマンドキューとして構成された部分を含むことができ、プログラム可能なエンジンは、コマンドキューに従って第２のメモリチップへのアクセスを容易にするように構成することができる。

Description

関連出願
本出願は、２０１９年９月１７日に出願され、「ＰＲＯＧＲＡＭＭＡＢＬＥ ＥＮＧＩＮＥ ＦＯＲ ＤＡＴＡ ＭＯＶＥＭＥＮＴ」と題され、その開示全体が参照により本明細書に組み込まれる米国特許出願第１６／５７３，７８５号の優先権を主張する。
本明細書に開示される少なくともいくつかの実施形態は、データ移動のためのプログラム可能なエンジンを有するメモリチップに関する。また、本明細書に開示される少なくともいくつかの実施形態は、メモリを形成するためのメモリチップのストリングの柔軟なプロビジョニングにおけるそのようなメモリチップの使用に関する。
コンピューティングシステムのメモリは階層型であり得る。コンピュータアーキテクチャにおけるメモリ階層と呼ばれることが多いメモリ階層は、応答時間、複雑さ、容量、永続性、及びメモリ帯域幅などの特定の要因に基づいて、コンピュータメモリを階層に分けることができる。そのような要因は関連している可能性があり、多くの場合、メモリ階層の有用性をさらに強調するトレードオフになる可能性がある。
一般に、メモリ階層はコンピュータシステムにおいて性能に影響を与える。他の要因よりもメモリ帯域幅と速度を優先する場合は、応答時間、複雑さ、容量、永続性などのメモリ階層の制限を考慮する必要がある。そのような優先順位付けを管理するために、様々なタイプのメモリチップを組み合わせて、より高速なチップとより信頼性の高いまたは費用効果の高いチップなどとのバランスをとることができる。様々なチップのそれぞれをメモリ階層の一部と見なすことができる。そして、たとえば、より高速なチップでの遅延を減らすために、メモリチップの組み合わせの中の他のチップは、バッファを充填してから、チップ間のデータ転送をアクティブ化するために信号を送ることによって対応することができる。
メモリ階層は、様々なタイプのメモリユニットを備えたチップで構成できる。たとえば、メモリユニットはダイナミックランダムアクセスメモリ（ＤＲＡＭ）ユニットであり得る。ＤＲＡＭはランダムアクセス半導体メモリの一種であり、データの各ビットを、通常コンデンサと金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むメモリセルに格納する。コンデンサは、ビットの２つの値「０」と「１」を表す充電または放電のいずれかが可能である。ＤＲＡＭでは、コンデンサの電荷が漏れ出すため、ＤＲＡＭは、コンデンサごとに元の電荷を復元することによってコンデンサ内のデータを定期的に書き換える外部メモリリフレッシュ回路を必要とする。一方、スタティックランダムアクセスメモリ（ＳＲＡＭ）ユニットでは、リフレッシュ機能は必要ない。また、ＤＲＡＭは、電源を切るとデータが急速に失われるため、揮発性メモリと見なされる。これは、フラッシュメモリ、及びデータストレージがより永続的である不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）などの他のタイプの不揮発性メモリとは異なる。
ＮＶＲＡＭの一種は３ＤＸＰｏｉｎｔメモリである。３Ｄ ＸＰｏｉｎｔメモリでは、メモリユニットは、スタック可能なクロスグリッドデータアクセスアレイと併せて、バルク抵抗の変化に基づいてビットを格納する。３Ｄ ＸＰｏｉｎｔメモリはＤＲＡＭよりも費用効果が高いが、フラッシュメモリよりも費用効果が低くなる可能性がある。
フラッシュメモリは、別のタイプの不揮発性メモリである。フラッシュメモリの利点は、フラッシュメモリを電気的に消去して再プログラムできることである。フラッシュメモリには、フラッシュメモリのメモリユニットを実装できるＮＡＮＤ論理ゲートとＮＯＲ論理ゲートにちなんで名付けられたＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの２つの主要なタイプがあると考えられている。フラッシュメモリユニットまたはセルは、対応するゲートの内部特性と類似した内部特性を示す。ＮＡＮＤ型フラッシュメモリはＮＡＮＤゲートを含む。ＮＯＲ型のフラッシュメモリはＮＯＲゲートを含む。ＮＡＮＤ型フラッシュメモリは、デバイス全体よりも小さい可能性があるブロック単位で読み書きし得る。ＮＯＲ型のフラッシュは、単一バイトを消去した場所に書き込む、または個別に読み取ることを可能にする。ＮＡＮＤ型フラッシュメモリの利点により、そのようなメモリは、多くの場合、メモリカード、ＵＳＢフラッシュドライブ、及びソリッドステートドライブに利用されてきた。ただし、一般にフラッシュメモリを使用することの主要なトレードオフは、フラッシュメモリが、ＤＲＡＭ及びＮＶＲＡＭなどの他のタイプのメモリと比較して、特定のブロックで比較的に少数の書き込みサイクルしか実行できないことである。
本開示は、以下に示す詳細な説明及び本開示の様々な実施形態の添付図面から、より十分に理解される。
本開示のいくつかの実施形態による、多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステムを示す。 本開示のいくつかの実施形態による、多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステム及びプロセッサチップを示す。 本開示のいくつかの実施形態による、多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステム及びメモリコントローラチップを示す。 本開示のいくつかの実施形態による、それぞれが複数のメモリチップを含む層を備えた多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステムを示す。 本開示のいくつかの実施形態による、例示的なコンピューティングデバイスの例示的な部分を示す。 本開示のいくつかの実施形態による、統合されたデータムーバーを有するメモリチップを含む例示的なシステムを示す。 本開示のいくつかの実施形態による、図６に示されるメモリチップ、及びデータムーバーから転送されたデータを受信し、受信したデータをマッピングするための論理から物理へのマッピングを有するマイクロチップまたはデバイスを含む例示的なシステムを示す。 本開示のいくつかの実施形態による、暗号化及び認証回路を有するとしても示される、図６に示されるメモリチップを含む例示的なシステムを示す。 本開示のいくつかの実施形態による、データ移動のためのプログラム可能なエンジン、及びプロセッサチップと第２のメモリチップへの直接接続を有するメモリチップを含む例示的なシステムを示す。 本開示のいくつかの実施形態による、プログラム可能なエンジン、第２のメモリチップへの直接接続、及びバスを介したプロセッサチップへの接続を有する図９に示されるメモリチップを含む例示的なシステムを示す。 本開示のいくつかの実施形態による、プログラム可能なエンジン、及び第２のメモリチップと第３のメモリチップへの直接接続を有する図９に示されるメモリチップを含む例示的なシステムを示す。図１１では、メモリチップは、第２のメモリチップと第３のメモリチップとの間にある。
本明細書に開示される少なくともいくつかの実施形態は、データ移動のためのプログラム可能なエンジン（たとえば、図９～１１に示されるプログラム可能なエンジン９１０を参照）を含むメモリチップ（たとえば、図９～１１に示される第１のメモリチップ９０２を参照）に関する。プログラム可能なエンジンを有するメモリチップの１つまたは複数のインスタンスは、メモリを形成するためのメモリチップのストリング（たとえば、図１～３に示されるメモリチップ１０２のストリング、及び図４に示されるメモリチップ４０２のストリングを参照）の柔軟なプロビジョニングにおいて１つまたは複数のメモリチップとして使用することができる。また、プログラム可能なエンジンを備えたメモリチップは、データムーバーを有するメモリチップ（たとえば、図６～８に示されるメモリチップ６０２を参照）であり得る、それを含むことができる、またはそれに含まれる場合がある。たとえば、プログラム可能なエンジンはデータムーバーを提供できる。
プログラム可能なエンジンは、プログラム可能なエンジンを有するメモリチップのメモリ領域を介して、またはプログラム可能なエンジンを有するメモリチップに接続されたメモリチップのメモリ領域を介してプログラムできる論理回路を有することができる。プログラム可能なエンジンは、メモリ領域にあるものに基づいて、様々な操作を実行して、データを下流のフラッシュメモリチップなどの下流のメモリチップに移動することができる。たとえば、システムオンチップ（ＳｏＣ）などのプロセッサは、下流のメモリチップに移動されるメモリの領域を識別するために、メモリチップ内の２つの所定のメモリアドレスにデータを格納できる。そして、プロセッサは、メモリチップ内の第３の所定のメモリアドレスにコマンドを書き込む（たとえば、コマンドを実行する）ことができる。
エンジンのプログラム性は、移動されるメモリ領域のサイズ、移動されるメモリ領域の位置、移動の方向（下流のフラッシュメモリチップへまたは下流のフラッシュメモリチップからなど）である可能性がある。上述の例を参照し直すと、プログラム可能なエンジンは、メモリチップ内のコマンドを検出すると、プログラム可能なエンジンは、チップに格納されているデータを移動する。コマンドの実行中、プログラム可能なエンジンは、プログラム可能なエンジンが操作を繰り返さないように、第３のメモリアドレスをクリアすることができる。
いくつかの実施形態では、プログラム可能なエンジンは、命令の形でコマンドのセットを実行することができ、これは、従来のプロセッサとある程度類似している。いくつかの実施形態では、プログラム可能なエンジンは、メモリチップから下流のメモリチップへのデータの移動のためのパラメータを保持できるレジスタを含むことができる。たとえば、レジスタは、移動されるデータを格納するメモリ領域、及び移動操作のためのコマンドを定義するためのそれぞれのレジスタを含むことができる。
ＳｏＣなどのプロセッサチップは、プログラム可能なエンジンを有するメモリチップに直接接続することができる（たとえば、図９に示されるプロセッサチップ９２４を参照）。また、プロセッサチップは、バス（たとえば、図１０に示されるバス１００４を参照のこと）を介してプログラム可能なエンジンを有するメモリチップに接続することができる。あるいは、プロセッサチップは、別のメモリチップを介してプログラム可能なエンジンを有するメモリチップに接続することができる（たとえば、図１に示されるプロセッサチップ１１１２及び第３のメモリチップ１１０２を参照）。プロセッサチップとプログラム可能なエンジンを有するメモリチップとの間の間接接続を伴う実施形態では、２つのチップ間の別のメモリチップは、プログラム可能なエンジンを有するメモリチップのためのキャッシュを含むことができる（たとえば、図１１に示される第１のメモリチップ９０２のためのキャッシュ１１１４を参照）。
プロセッサチップは、プログラム可能なエンジンを有するメモリチップ内の所定のメモリ領域にデータを格納することによってプログラム可能なエンジンをプログラムすることができる（たとえば、図９～１１に示される所定のメモリ領域９０８を参照）。事前定義されたメモリ領域は、プログラム可能なエンジンのコマンドキューとして構成された部分を含むことができる（たとえば、図９～１１に示されるコマンドキュー９１２を参照）。したがって、プロセッサチップは、事前定義されたメモリ領域にデータを書き込むことによってメモリチップにまたはメモリチップからデータを移動するために、プログラム可能なエンジンを有するメモリチップを制御することができる。また、書き込まれたデータの一部はコマンドキューを制御する。プログラム可能なエンジンに従って、データは、プログラム可能なエンジンによって、メモリチップから第２のメモリチップ（たとえば、第２のメモリチップ９２６を参照）に移動することができる。
いくつかの実施形態では、メモリチップは、マイクロチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域を含むことができる。そして、メモリチップはまた、事前定義されたメモリ領域に格納されたプログラムデータに従って第２のメモリチップからデータを読み取り、第２のメモリチップにデータを書き込むために、第２のメモリチップへのアクセスを容易にするように構成されたプログラム可能なエンジンを含むことができる。そのような実施形態では、事前定義されたメモリ領域は、プログラム可能なエンジンのコマンドキューとして構成された部分を含むことができ、プログラム可能なエンジンは、コマンドキューに従って第２のメモリチップへのアクセスを容易にするように構成することができる。さらに、格納されたプログラムデータの一部は、コマンドキューを制御するように構成することができる。そして、メモリの一部は、第２のメモリチップに移動されるデータを格納するように構成することができ、メモリの一部に格納されたデータは、コマンドキューに従って移動することができる。
データ移動のためのプログラム可能なエンジンを含むメモリチップは、プロセッサ及びメモリマイクロチップへのそれぞれ別々の接続のための２つの別々のピンのセット（たとえば、図９に示されるピンのセット９０４と９０６を参照）、または２つの異なるメモリチップへのそれぞれ別々の接続のための２つの別々のピンのセット（たとえば、図１１に示されるピンのセット１１０４と９０６を参照）を有することができる。プロセッサはまた、プログラム可能なエンジン（図面には図示せず）を有するメモリチップへの接続を含む、少なくとも２つの異なるメモリチップへの接続のための２つの別々のピンのセットを有することができる。いくつかの実施形態では、プロセッサが複数のメモリチップにアクセスするために複数の別々のピンのセットを有する必要はない。プロセッサのピンを節約するために、複数のメモリチップをバスを介してプロセッサに接続することができる。そのような実施形態では、プロセッサは、バス（たとえば、図１０に示されるバス１００４を参照）を介してエンジンを有するメモリチップにデータを読み書きするためにプログラム可能なエンジンにアクセスすることができる。また、メモリチップのピンを節約するために、いくつかの例では、複数のメモリチップをバスを介して相互に接続することができる。
プログラム可能なエンジンを含むメモリチップは、メモリチップが複数のＮＶＲＡＭセルを含むという点で、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）チップであり得る。そして、いくつかの実施形態では、複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルを含むことができる。代わりに、プログラム可能なエンジンを含むメモリチップは、メモリチップが複数のＤＲＡＭセルを含むという点で、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップであり得る。また、プログラム可能なエンジンを含むメモリチップは、メモリチップが複数のフラッシュメモリセルを含むという点でフラッシュメモリチップであり得る。複数のフラッシュメモリセルは、複数のＮＡＮＤ型フラッシュメモリセルを含むことができる。
プログラム可能なエンジンを有するメモリチップ内のメモリの一部に格納されたデータは、プロセッサチップによって直接的または間接的にアクセス可能である場合がある（たとえば、図９～１１に示されるメモリ９１４の一部を参照）。そして、プロセッサチップは、プログラム可能なエンジンを有するメモリチップからデータを読み取り、メモリチップにデータを書き込むことができる。データの読み取りと書き込みは、メモリチップ内のメモリの一部との間で行うことができる。
いくつかの実施形態では、プログラム可能なエンジンを有するメモリチップに接続された第２のメモリチップ（たとえば、第２のメモリチップ９２６を参照）は、ＤＲＡＭチップである。いくつかの実施形態では、第２のメモリチップはＮＶＲＡＭチップである。いくつかの実施形態では、第２のメモリチップは、フラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリチップ）である。
プログラム可能なエンジンを有するメモリチップに接続された第２のメモリチップのメモリの一部（たとえば、図９に示されるメモリ９３０の一部を参照）に格納されたデータは、プログラム可能なエンジンを有するメモリチップによってまたはそれを介してアクセス可能である場合がある。また、第２のメモリチップの一部に格納されたデータがメモリチップを介してアクセス可能である場合、データは、別のメモリチップまたはプロセッサチップ（図９～１０に示されるプロセッサチップ９２４など）によってアクセスされることもある。そして、プログラム可能なエンジンを有するメモリチップは、第２のメモリチップからデータを読み取り、第２のメモリチップにデータを書き込むことができる。データの読み取りと書き込みは、第２のメモリチップ内のメモリの一部との間で行うことができる。
本明細書で説明されるいくつかの実施形態は、第１のメモリチップ、第２のメモリチップ、及びマイクロチップを含むシステムを含むことができる。そのような実施形態では、第１のメモリチップは、マイクロチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域を含むことができる。第１のメモリチップはまた、事前定義されたメモリ領域に格納されたプログラムデータに従って第２のメモリチップからデータを読み取り、第２のメモリチップにデータを書き込むために、第２のメモリチップへのアクセスを容易にするように構成されたプログラム可能なエンジンを含むことができる。また、そのような実施形態では、マイクロチップは、第１のメモリチップの事前定義されたメモリ領域にデータを書き込むことによってプログラム可能なエンジンをプログラムするように構成することができる。
本明細書で説明されるいくつかの実施形態は、第１のメモリチップ、第２のメモリチップ、第３のメモリチップ、及び第３のメモリチップを介して第１のメモリチップに接続されたプロセッサチップを含むシステムを含むことができる。そのような実施形態では、第１のメモリチップは、第３のメモリチップを介してプロセッサチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域を含むことができる。第１のメモリチップはまた、事前定義されたメモリ領域に格納されたプログラムデータに従って第２のメモリチップからデータを読み取り、第２のメモリチップにデータを書き込むために、第２のメモリチップへのアクセスを容易にするように構成されたプログラム可能なエンジンを含むことができる。プロセッサチップは、第３のメモリチップを介して第１のメモリチップの事前定義されたメモリ領域にデータを書き込むことによってプログラム可能なエンジンをプログラムするように構成することができる。
また、本明細書に開示される少なくともいくつかの実施形態は、統合されたデータムーバーを有するメモリチップに関する（たとえば、図６～８及び本明細書の対応する本文を参照）。そして、本明細書に開示される少なくともいくつかの実施形態は、メモリを形成するためのメモリチップのストリングの柔軟なプロビジョニングにおけるそのようなメモリチップの使用に関する（たとえば、図１～８及び本明細書の対応する本文を参照）。たとえば、図６～８に示されるメモリチップの１つまたは複数のインスタンスは、図１～３に示されるメモリチップ１０２のストリング、及び図４に示されるメモリチップ４０２のストリングの柔軟なプロビジョニングにおいて１つまたは複数のメモリチップとして使用することができる。
本開示の目的のために、データムーバーは、別のメモリチップまたはデバイスへのデータの転送を管理するメモリチップまたはデバイス内の回路である。そのようなデータムーバーは、メモリ階層内のメモリチップまたはデバイスのグループで使用することができる。したがって、データムーバーは、メモリ階層内でのあるメモリチップもしくはデバイスから別のメモリチップもしくはデバイスへのデータの移動を容易にすることができる。
統合されたデータムーバー（たとえば、データムーバー６０８を参照）を含むメモリチップ（たとえば、メモリチップ６０２を参照）は、第１のマイクロチップまたはデバイス（たとえば、図６～８に示される第１のマイクロチップまたはデバイス６２４を参照）、及び第２のマイクロチップまたはデバイス（たとえば、図６～８に示される第２のマイクロチップまたはデバイス６２６を参照）へのそれぞれ別々の接続のための２つの別々のピンのセット（たとえば、図６～８に示されるピンのセット６０４と６０６を参照）を有することができる。第１のマイクロチップまたはデバイスは、システムオンチップ（ＳｏＣ）などのプロセッサまたは別のメモリチップであり得る。第２のマイクロチップまたはデバイスは、別のメモリチップまたは大容量記憶装置などのメモリデバイスであり得る。
いくつかの実施形態では、メモリチップは、第２のマイクロチップまたはデバイスに移動されるデータを保護するために、データムーバーに加えて暗号化エンジン（たとえば、図８に示される暗号化エンジン８０２を参照）を含むことができる。また、そのような実施形態及び他の実施形態では、メモリチップは、第２のマイクロチップまたはデバイスに格納されたデータにアクセスするための認証を実行できるゲートキーパーデバイス（たとえば、図８に示されるゲートキーパー８０４を参照）を含むことができる。
データムーバーは、様々な方法を使用して、第２のマイクロチップまたはデバイスに向かう途中で、メモリチップに格納されたデータ（たとえば、図６～８に示されるように、第１のマイクロチップまたはデバイス６２４によってアクセス可能なデータを有するメモリの一部６１０を参照）を結合することができる。これにより、第２のマイクロチップまたはデバイスの書き込み性能及び耐久性を向上させることができる。
一般に、メモリチップは、第１のピンのセット、第２のピンのセット、及び統合されたデータムーバーを含むことができる。第１のピンのセットは、メモリチップが第１の配線を介して第１のマイクロチップまたはデバイスに結合されることを可能にするように構成することができる。第２のピンのセットは、メモリチップが、第１の配線とは別個である第２の配線を介して第２のマイクロチップまたはデバイスに結合されることを可能にするように構成することができる。データムーバーは、第２のマイクロチップまたはデバイスからデータを読み取り、第２のマイクロチップまたはデバイスにデータを書き込むために、第２のピンのセットを介した第２のマイクロチップまたはデバイスへのアクセスを容易にするように構成することができる。
メモリチップは、メモリチップが複数のＮＶＲＡＭセルを含むという点で、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）チップであり得る。そして、いくつかの実施形態では、複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルを含むことができる。また、メモリチップは、メモリチップが複数のＤＲＡＭセルを含むという点で、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップであり得る。また、メモリチップは、メモリチップが複数のフラッシュメモリセルを含むという点でフラッシュメモリチップであり得る。複数のフラッシュメモリセルは、複数のＮＡＮＤ型フラッシュメモリセルを含むことができる。
第１のマイクロチップまたはデバイスは、別のメモリチップまたはメモリデバイスまたはプロセッサチップまたはプロセッサデバイスであり得る。いくつかの実施形態では、たとえば、第１のマイクロチップまたはデバイスはＳｏＣである。いくつかの実施形態では、たとえば、第１のマイクロチップまたはデバイスはＤＲＡＭチップである。いくつかの実施形態では、たとえば、第１のマイクロチップまたはデバイスはＮＶＲＡＭチップである。メモリチップの一部に格納されたデータは、第１のピンのセットを介して、第１のマイクロチップもしくはデバイスによってまたはそれを介してアクセス可能である場合がある。また、メモリチップの一部に格納されたデータが第１のマイクロチップまたはデバイスを介してアクセス可能である場合、データは別のメモリチップもしくはデバイスまたはプロセッサチップもしくはデバイスによってアクセスされている。そして、第１のマイクロチップまたはデバイスは、メモリチップからデータを読み取ることができ、メモリチップにデータを書き込むことができる。
第２のマイクロチップまたはデバイスは、別のメモリチップまたはメモリデバイスであり得る。いくつかの実施形態では、たとえば、第２のマイクロチップまたはデバイスはＤＲＡＭチップである。いくつかの実施形態では、たとえば、第１のマイクロチップまたはデバイスはＮＶＲＡＭチップである。いくつかの実施形態では、たとえば、第２のマイクロチップまたはデバイスは、フラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリチップ）である。第２のマイクロチップまたはデバイスの一部に格納されたデータは、第２のピンのセットを介して、メモリチップによってまたはそれを介してアクセス可能である場合がある。また、第２のマイクロチップまたはデバイスの一部に格納されたデータがメモリチップを介してアクセス可能である場合、データは別のメモリチップもしくはデバイスまたはプロセッサチップもしくはデバイスによってアクセスされている（第１のマイクロチップまたはデバイスなど）。そして、メモリチップは、第２のマイクロチップまたはデバイスからデータを読み取ることができ、第２のマイクロチップまたはデバイスにデータを書き込むことができる。
データムーバーは、データを第２のマイクロチップまたはデバイスにブロック単位で移動することによって、メモリチップの一部に格納されたデータを結合するように構成することができる。たとえば、データムーバーは、データを第２のマイクロチップまたはデバイスにブロック単位で移動することによって、第１のピンのセットを介して、第１のマイクロチップまたはデバイスによってまたはそれを介してアクセス可能なメモリチップの一部に格納されたデータを結合するように構成することができる。データムーバーは、データをブロック単位で移動することによって第２のマイクロチップまたはデバイスの書き込み性能及び耐久性を向上させることができ、メモリチップでのシーケンシャルアクセスまたはブロックアクセスは、メモリチップでのランダムアクセスよりも桁違いに高速である。
いくつかの実施形態では、ブロックの粒度は、メモリチップの一部に最初に格納されたデータよりも粗い。たとえば、ブロックの粒度は、第１のピンのセットを介して、第１のマイクロチップまたはデバイスによってまたはそれを介してアクセス可能なメモリチップの一部に最初に格納されたデータよりも粗い。第１のマイクロチップまたはデバイスによってアクセスされるデータなど、メモリチップ内の事前にブロックされたデータよりも粗い粒度のブロックは、第２のマイクロチップまたはデバイスへのデータ書き込みの頻度を減らすことができる。
データムーバーはまた、第１のマイクロチップまたはデバイスがアクセス可能なメモリチップの一部に格納されたデータなど、メモリチップの一部に格納されたデータへの変更の移動をバッファリングするように構成することができる。そして、そのような実施形態では、データムーバーはまた、データムーバーによるバッファリングのために、適切なサイズで第２のマイクロチップまたはデバイスに書き込み要求を送信するように構成することができる。第２のマイクロチップまたはデバイスが第２のマイクロチップまたはデバイスであり、第２のマイクロチップまたはデバイスへの書き込みが、データムーバーによるバッファリングのために適切なサイズであるとき、第２のマイクロチップまたはデバイスは、ブロックを消去し、第２のマイクロチップまたはデバイスでの追加の処理または最小限の処理なしで、書き込みに従ってブロックを第２のマイクロチップまたはデバイスでプログラムすることができる。これは、メモリチップに統合されたデータムーバーが、第２のマイクロチップまたはデバイスの書き込み性能及び耐久性を向上させることができる１つの例示的な方法である。また、データムーバーによるバッファリングを使用すると、ならびにメモリチップの一部のデータ（第１のマイクロチップまたはデバイスによってアクセス可能なチップの一部のデータなど）に頻繁な及び／またはランダムな変更が加えられるとき、第２のマイクロチップまたはデバイスは、頻繁に消去され、変更がメモリチップの一部で起こるにつれて対応するように再プログラムされる必要はない。
バッファリングは、フラッシュメモリで発生する書き込み増幅の影響を除去、または少なくとも制限できるため、データムーバーによるバッファリングは、第２のマイクロチップまたはデバイスがフラッシュメモリチップであるときにいっそう有益である。バッファリングを使用すると、メモリチップによって送信された書き込み要求は、受信側のフラッシュメモリデバイスが期待する適切なサイズまたは粒度に修正できるため、書き込み増幅をバッファリングによって削減または排除することさえ可能である。したがって、フラッシュメモリチップは、書き込みの重複の可能性なしにブロックを消去し、書き込み要求に従ってブロックをプログラムすることができ、したがって第２のマイクロチップまたはデバイスでのさらなる処理を回避することができる。
データムーバーはまた、メモリチップの一部に格納されたデータ（第１のマイクロチップまたはデバイスがアクセス可能なメモリチップの一部のデータなど）への変更の中の変更されたアドレスをバンドルするように構成することができる。そのような実施形態では、データムーバーはまた、第２のマイクロチップまたはデバイスへの書き込み要求を介して第２のマイクロチップまたはデバイスに移動されるメモリチップの別の部分に、バンドルされた変更されたアドレスを書き込むように構成することができる。変更されたアドレスのバンドルは、受信側の第２のマイクロチップまたはデバイスが期待する適切なサイズまたは粒度に対応するようにデータムーバーによって制御することができるため、データムーバーのこれらの特徴は、データムーバーによるバッファリング及びバッファリングに従った書き込み要求の送信を改善することができる。
いくつかの実施形態では、メモリチップはまた、第２のマイクロチップまたはデバイスの論理から物理へのマッピングを含むことができる（たとえば、図６に示される論理から物理へのマッピング６１２を参照）。そして、第２のマイクロチップまたはデバイスの論理から物理へのマッピングは、バンドルされた変更されたアドレスを入力として使用するように構成できる。いくつかの他の実施形態では、第２のマイクロチップまたはデバイスは、バンドルされた変更されたアドレスが、書き込み要求で第２のマイクロチップまたはデバイスに送信されると、バンドルされた変更されたアドレスを入力として使用するように構成された、それ自体の論理から物理へのマッピング（たとえば、図７に示される論理から物理へのマッピング７１２を参照）を含むことができる。
本明細書に説明されるいくつかの実施形態は、中間メモリチップ（たとえば、メモリチップ６０２を参照）、第１のメモリチップ（たとえば、第１のマイクロチップまたはデバイス６２４を参照）、及び第２のメモリチップ（たとえば、第２のマイクロチップまたはデバイス６２６を参照）を含むシステムを含むことができる。そのような実施形態では、中間メモリチップは、ＮＶＲＡＭチップ（たとえば、３Ｄ ＸＰｏｉｎｔメモリチップ）であり得、第２のメモリチップは、フラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリチップ）であり得、第１のメモリチップは、ＤＲＡＭチップであり得る。本明細書に説明されるいくつかの実施形態は、中間メモリチップ（たとえば、メモリチップ６０２を参照）、第２のメモリチップ（たとえば、第２のマイクロチップまたはデバイス６２６を参照）、及びＳｏＣなどのプロセッサチップ（たとえば、第１のマイクロチップまたはデバイス６２４を参照）を含むシステムを含むことができる。そのような実施形態では、中間メモリチップは、ＮＶＲＡＭチップ（たとえば、３Ｄ ＸＰｏｉｎｔメモリチップ）またはＤＲＡＭチップであり得、第２のメモリチップは、フラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリチップ）またはＮＶＲＡＭチップであり得る。
また、本開示の少なくともいくつかの態様は、プロセッサチップまたはシステムオンチップ（ＳｏＣ）用のメモリを形成するためのメモリチップのストリングの柔軟なプロビジョニングを対象とする。たとえば、図１～５、及び本明細書の対応する本文を参照されたい。メモリに配線されたプロセッサチップまたはＳｏＣの観点からは、メモリのメモリチップのストリングは、単一のメモリチップの実装と何ら変わりはないように見える。ただし、柔軟なプロビジョニングにより、メモリチップのストリングを使用する利点が得られる。たとえば、柔軟なプロビジョニングにより、メモリ階層をもつメモリチップのストリングを使用する利点を得ることができる。
プロセッサチップまたはＳｏＣは、ストリング内の第１のメモリチップに直接配線することができ、第１のメモリチップの下流のストリング内のメモリチップを認識することなく、第１のメモリチップと相互作用することができる。メモリ内では、第１のメモリチップは、プロセッサチップまたはＳｏＣが、第２のメモリチップを認識することなく第１及び第２のメモリチップのストリングの利点を得るように、第２のメモリチップに直接配線することができ、第２のメモリチップと相互作用することができる。そして、第２のメモリチップは、プロセッサチップまたはＳｏＣが、第１のメモリチップの下流の複数のチップを認識し、それらと相互作用することなく複数のメモリチップのストリングの利点を得るように、第３のメモリチップなどに直接配線することができる。また、いくつかの実施形態では、ストリング内の各チップは、さらに上流または下流のチップを認識することなく、ストリング内のすぐ上流のチップ及び下流のチップを認識し、それらと相互作用する。
いくつかの実施形態では、ストリング内の第１のメモリチップは、ＤＲＡＭチップであり得る。第１のチップのすぐ下流のストリング内の第２のメモリチップは、ＮＶＲＡＭチップ（たとえば、３Ｄ ＸＰｏｉｎｔメモリチップ）であり得る。第２のチップのすぐ下流のストリング内の第３のメモリチップは、フラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリチップ）であり得る。また、たとえば、ＤＲＡＭ→ＤＲＡＭ→ＮＶＲＡＭ、またはＤＲＡＭ→ＮＶＲＡＭ→ＮＶＲＡＭ、またはＤＲＡＭ→フラッシュメモリ→フラッシュメモリというストリングであり得る。ただし、ＤＲＡＭ→ＮＶＲＡＭ→フラッシュメモリの方が、多層メモリとして柔軟にプロビジョニングされるメモリチップのストリングに対してより効果的なソリューションを提供し得る。また、本明細書に開示されるメモリチップのストリングの柔軟なプロビジョニングを理解するために、例はしばしば、メモリチップの３チップストリングを参照する。しかしながら、メモリチップのストリングは３つを超えるメモリチップを含むことができることを理解されたい。
また、本開示の目的のために、ＤＲＡＭ、ＮＶＲＡＭ、３Ｄ ＸＰｏｉｎｔメモリ、及びフラッシュメモリは、個々のメモリユニットのための技術であり、本明細書に説明されるメモリチップのいずれか１つのためのメモリチップは、コマンドとアドレスのデコード用の論理回路、及びＤＲＡＭ、ＮＶＲＡＭ、３Ｄ ＸＰｏｉｎｔメモリ、またはフラッシュメモリのメモリユニットのアレイを含むことができることを理解されたい。たとえば、本明細書で説明されるＤＲＡＭチップは、コマンドとアドレスのデコード用の論理回路、及びＤＲＡＭのメモリユニットのアレイを含む。また、たとえば、本明細書で説明されるＮＶＲＡＭチップは、コマンドとアドレスのデコード用の論理回路、及びＮＶＲＡＭのメモリユニットのアレイを含む。そして、たとえば、本明細書で説明されるフラッシュメモリチップは、コマンドとアドレスのデコード用の論理回路、及びフラッシュメモリのメモリユニットのアレイを含む。
また、本明細書で説明されるメモリチップのいずれか１つのためのメモリチップは、着信及び／または発信データのためのキャッシュまたはバッファメモリを含むことができる。いくつかの実施形態では、キャッシュまたはバッファメモリを実装するメモリユニットは、キャッシュまたはバッファメモリをホストするチップ上のユニットとは異なる可能性がある。たとえば、キャッシュまたはバッファメモリを実装するメモリユニットは、ＳＲＡＭのメモリユニットであり得る。
メモリチップのストリング内の各チップは、たとえば、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）またはシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）などの配線を介してすぐ下流及び／または上流のチップに接続することができる。メモリチップのストリング内のチップ間の接続のそれぞれは、配線と順次接続することができ、接続は互いとは別個の場合がある。メモリチップのストリング内の各チップは、ストリング内の上流のチップ及び／または下流のチップに接続するための１つまたは複数のピンのセットを含むことができる。いくつかの実施形態では、メモリチップのストリング内の各チップは、ＩＣパッケージ内に封入された単一の集積回路（ＩＣ）を含むことができる。そのような実施形態では、ＩＣパッケージは、パッケージの境界上にピンのセットを含むことができる。
プロセッサチップまたはＳｏＣ用のメモリの第１のメモリチップのストリング内の第１のメモリチップ（たとえば、ＤＲＡＭチップ）は、プロセッサチップまたはＳｏＣなどによって、メモリチップのストリング内の第２のメモリチップ（たとえば、ＮＶＲＡＭチップ）のためのキャッシュとして構成できる部分を含むことができる。第１のメモリチップのメモリユニットの一部は、第２のメモリチップのためのキャッシュメモリとして使用することができる。
プロセッサチップまたはＳｏＣ用のメモリのメモリチップのストリング内の第２のメモリチップは、メモリチップのストリング内の第３のメモリチップ（たとえば、フラッシュメモリチップ）にアクセスするためのバッファとして、たとえばフィストのメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に構成できる部分を含むことができる。第２のメモリチップ内のメモリユニットの一部は、第３のメモリチップにアクセスするためのバッファとして使用することができる。また、第２のメモリチップは、たとえばフィストのメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に、論理から物理へのアドレスマッピングのためのテーブル（論理から物理へのテーブル）として、または一般的な論理から物理へのアドレスマッピングとして構成できる部分を含むことができる。第２のメモリチップのメモリユニットの一部は、論理から物理へのアドレスマッピングに使用することができる。
プロセッサチップまたはＳｏＣ用のメモリのメモリチップのストリング内の第３のメモリチップは、第２のメモリチップで論理から物理へのアドレスマッピングを使用して、第３のメモリチップの変換層（たとえば、フラッシュ変換層機能）を管理できるコントローラを含むことができる。第３のメモリチップの変換層は、第２のメモリチップにおける論理から物理へのアドレスマッピングのコピーまたは派生物などの論理から物理へのアドレスマッピングを含むことができる。
また、いくつかの実施形態では、メモリに接続されたプロセッサチップまたはＳｏＣは、第１のメモリチップにデータを書き込むことによって、第１のメモリチップ内のキャッシュの場所とサイズ、第２のメモリチップ内のバッファと論理から物理へのアドレスマッピング、及び第１のチップ内のキャッシュポリシーパラメータ（たとえば、ライトスルー対ライトバック）を構成することができる。そして、プロセッサチップまたはＳｏＣによる上述の構成及び設定は、そのようなタスクがプロセッサチップまたはＳｏＣから除去されるように、第２のデータ処理チップに委任することができる。たとえば、メモリチップのストリングを有するメモリは、メモリの上述の構成及び設定を提供及び制御するように構成された、プロセッサチップまたはＳｏＣとは別個の専用のコントローラを有することができる。
一般に、多層メモリの柔軟なプロビジョニングを提供するための本明細書に説明される技術によると、メモリユニットの一部を、チップのストリング内の特定のメモリチップにキャッシュまたはバッファとして割り当てる柔軟性とは、メモリチップ（たとえば、ＤＲＡＭ、ＮＶＲＡＭ、及びフラッシュメモリチップ）が接続性を実行可能かつ柔軟にするようにどのように構成されるのかである。キャッシュ及びバッファの操作により、異なるサイズ及び／または異なるタイプの下流のメモリデバイスを上流のデバイスに接続する、またはその逆が可能になる。ある意味では、メモリコントローラのいくつかの機能は、メモリチップ内でのキャッシュ及びバッファの操作を可能にするためにメモリチップに実装される。
図１は、本開示のいくつかの実施形態による、多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステム１００を示す。メモリシステム１００は、メモリのメモリチップ１０２のストリング内に第１のメモリチップ１０４を含む。メモリシステム１００はまた、メモリチップ１０２のストリング内に第２のメモリチップ１０６と、メモリチップのストリング内に第３のメモリチップ１０８とを含む。
図１では、第１のメモリチップ１０４は、第２のメモリチップ１０６に直接配線され（たとえば、配線１２４を参照）、第２のメモリチップと直接相互作用するように構成される。また、第２のメモリチップ１０６は、第３のメモリチップ１０８に直接配線され（たとえば、配線１２６を参照）、第３のメモリチップと直接相互作用するように構成される。
また、メモリチップ１０２のストリング内の各チップは、ストリング内の上流のチップ及び／または下流のチップに接続するための１つまたは複数のピンのセットを含むことができる（たとえば、ピンのセット１３２、１３４、１３６、及び１３８を参照）。いくつかの実施形態では、メモリチップのストリング（たとえば、メモリチップ１０２のストリングまたは図４に示されるメモリチップ４０２のグループのストリングを参照）内の各チップは、ＩＣパッケージ内に封入された単一のＩＣを含むことができる。たとえば、ピンのセット１３２は、第１のメモリチップ１０４の一部であり、配線１２４及び第２のメモリチップ１０６の一部であるピンのセット１３４を介して、第１のメモリチップ１０４を第２のメモリチップ１０６に接続する。配線１２４は、２つのピンのセット１３２及び１３４を接続する。また、たとえば、ピンのセット１３６は、第２のメモリチップ１０６の一部であり、配線１２６及び第３のメモリチップ１０８の一部であるピンのセット１３８を介して、第２のメモリチップ１０６を第３のメモリチップ１０８に接続する。配線１２６は、２つのピンのセット１３６及び１３８を接続する。
また、示されるように、第１のメモリチップ１０４は、第２のメモリチップ１０６のためのキャッシュ１１４を含む。そして、第２のメモリチップ１０６は、第３のメモリチップ１０８のためのバッファ１１６と、第３のメモリチップ１０８のための論理から物理へのマッピング１１８とを含む。
第２のメモリチップ１０６のためのキャッシュ１１４は、プロセッサチップまたはメモリコントローラチップ（たとえば、図２に示されるプロセッサチップ２０２及び図３に示されるメモリコントローラチップ３０２を参照）によって構成することができる。第１のメモリチップ１０４内のキャッシュ１１４の場所及びサイズは、対応するデータが、プロセッサチップまたはメモリコントローラチップによって第１のメモリチップに書き込まれることによって、プロセッサチップまたはメモリコントローラチップによって構成することができる。また、第１のメモリチップ１０４内のキャッシュ１１４のキャッシュポリシーパラメータは、対応するデータが、プロセッサチップまたはメモリコントローラチップによって第１のメモリチップに書き込まれることによって、プロセッサチップまたはメモリコントローラチップによって構成することができる。
第３のメモリチップ１０８のためのバッファ１１６は、プロセッサチップまたはメモリコントローラチップ（たとえば、図２に示されるプロセッサチップ２０２及び図３に示されるメモリコントローラチップ３０２を参照）によって構成することができる。第２のメモリチップ１０６内のバッファ１１６の場所及びサイズは、対応するデータが、たとえば第１のメモリチップ１０４を介して間接的に、プロセッサチップまたはメモリコントローラチップによって第２のメモリチップに書き込まれることによって、プロセッサチップまたはメモリコントローラチップによって構成することができる。また、第２のメモリチップ１０６内のバッファ１１６のバッファポリシーパラメータは、対応するデータが、たとえば第１のメモリチップ１０４を介して間接的に、プロセッサチップまたはメモリコントローラチップによって第２のメモリチップに書き込まれることによって、プロセッサチップまたはメモリコントローラチップによって構成することができる。
第３のメモリチップ１０８のための論理から物理へのマッピング１１８は、プロセッサチップまたはメモリコントローラチップ（たとえば、図２に示されるプロセッサチップ２０２及び図３に示されるメモリコントローラチップ３０２を参照）によって構成することができる。第２のメモリチップ１０６内の論理から物理へのマッピング１１８の場所及びサイズは、対応するデータが、たとえば第１のメモリチップ１０４を介して間接的に、プロセッサチップまたはメモリコントローラチップによって第２のメモリチップに書き込まれることによって、プロセッサチップまたはメモリコントローラチップによって構成することができる。また、第２のメモリチップ１０６内の論理から物理へのマッピング１１８のバッファポリシーパラメータは、対応するデータが、たとえば第１のメモリチップ１０４を介して間接的に、プロセッサチップまたはメモリコントローラチップによって第２のメモリチップに書き込まれることによって、プロセッサチップまたはメモリコントローラチップによって構成することができる。
いくつかの実施形態では、第３のメモリチップ１０８は、ストリング内のチップの中で最も低いメモリ帯域幅を有する場合がある。いくつかの実施形態では、第１のメモリチップ１０４は、ストリング内のチップの中で最も高いメモリ帯域幅を有する場合がある。そのような実施形態では、第２のメモリチップ１０６は、ストリング内のチップの中で次に最も高いメモリ帯域幅を有する場合があり、その結果、第１のメモリチップ１０４は、ストリング内のチップの中で最も高いメモリ帯域幅を有し、第３のメモリチップ１０８は、ストリング内のチップの中で最も低いメモリ帯域幅を有する。
いくつかの実施形態では、第１のメモリチップ１０４は、ＤＲＡＭチップである、またはそれを含む。いくつかの実施形態では、第１のメモリチップ１０４は、ＮＶＲＡＭチップである、またはそれを含む。いくつかの実施形態では、第２のメモリチップ１０６は、ＤＲＡＭチップである、またはそれを含む。いくつかの実施形態では、第２のメモリチップ１０６は、ＮＶＲＡＭチップである、またはそれを含む。いくつかの実施形態では、第３のメモリチップ１０８は、ＤＲＡＭチップである、またはそれを含む。いくつかの実施形態では、第３のメモリチップ１０８は、ＮＶＲＡＭチップである、またはそれを含む。そして、いくつかの実施形態では、第３のメモリチップ１０８は、フラッシュメモリチップである、またはそれを含む。
１つまたは複数のＤＲＡＭチップを有する実施形態では、ＤＲＡＭチップは、コマンドとアドレスのデコード用の論理回路、及びＤＲＡＭのメモリユニットのアレイを含むことができる。また、本明細書で説明されるＤＲＡＭチップは、着信及び／または発信データのためのキャッシュまたはバッファメモリを含むことができる。いくつかの実施形態では、キャッシュまたはバッファメモリを実装するメモリユニットは、キャッシュまたはバッファメモリをホストするチップ上のＤＲＡＭユニットとは異なる可能性がある。たとえば、ＤＲＡＭチップでキャッシュまたはバッファメモリを実装するメモリユニットは、ＳＲＡＭのメモリユニットであり得る。
１つまたは複数のＮＶＲＡＭチップを有する実施形態では、ＮＶＲＡＭチップは、コマンドとアドレスのデコード用の論理回路、及び３Ｄ ＸＰｏｉｎｔメモリのユニットなどのＮＶＲＡＭのメモリユニットのアレイを含むことができる。また、本明細書で説明されるＮＶＲＡＭチップは、着信及び／または発信データのためのキャッシュまたはバッファメモリを含むことができる。いくつかの実施形態では、キャッシュまたはバッファメモリを実装するメモリユニットは、キャッシュまたはバッファメモリをホストするチップ上のＮＶＲＡＭユニットとは異なる可能性がある。たとえば、ＮＶＲＡＭチップでキャッシュまたはバッファメモリを実装するメモリユニットは、ＳＲＡＭのメモリユニットであり得る。
いくつかの実施形態では、ＮＶＲＡＭチップは、不揮発性メモリセルのクロスポイントアレイを含むことができる。不揮発性メモリのクロスポイントアレイは、スタック可能なクロスグリッドデータアクセスアレイと併せて、バルク抵抗の変化に基づいてビット格納を実行できる。さらに、多くのフラッシュベースのメモリとは対照的に、クロスポイント不揮発性メモリは、不揮発性メモリセルを事前に消去せずに不揮発性メモリセルをプログラムできるインプレース書き込み操作を実行できる。
本明細書で述べたように、ＮＶＲＡＭチップは、クロスポイントストレージ及びメモリデバイス（たとえば、３Ｄ ＸＰｏｉｎｔメモリ）であり得る、またはそれらを含むことができる。クロスポイントメモリデバイスは、トランジスタのない記憶素子を使用し、記憶素子のそれぞれは、列としてともに積み重ねられたメモリセルとセレクタを有する。記憶素子の列は、２つの垂直なワイヤの撚りを介して接続され、一方の撚りは記憶素子の列の上方にあり、他方の撚りは記憶素子の列の下方にある。各記憶素子は、２つの層のそれぞれで１本のワイヤの交差点で個別に選択できる。クロスポイントメモリデバイスは高速で不揮発性であり、処理と格納のための統合されたメモリプールとして使用することができる。
１つまたは複数のフラッシュメモリチップを有する実施形態では、フラッシュメモリチップは、コマンドとアドレスのデコード用の論理回路、及びＮＡＮＤ型フラッシュメモリのユニットなどのフラッシュメモリのメモリユニットのアレイを含むことができる。また、本明細書で説明されるフラッシュメモリチップは、着信及び／または発信データのためのキャッシュまたはバッファメモリを含むことができる。いくつかの実施形態では、キャッシュまたはバッファメモリを実装するメモリユニットは、キャッシュまたはバッファメモリをホストするチップ上のフラッシュメモリユニットとは異なる可能性がある。たとえば、フラッシュメモリチップでキャッシュまたはバッファメモリを実装するメモリユニットは、ＳＲＡＭのメモリユニットであり得る。
また、たとえば、メモリチップのストリングの一実施形態は、ＤＲＡＭ→ＤＲＡＭ→ＮＶＲＡＭ、またはＤＲＡＭ→ＮＶＲＡＭ→ＮＶＲＡＭ、またはＤＲＡＭ→フラッシュメモリ→フラッシュメモリを含むことができる。ただし、ＤＲＡＭ→らＮＶＲＡＭ→フラッシュメモリの方が、多層メモリとして柔軟にプロビジョニングされるメモリチップのストリングに対してより効果的なソリューションを提供し得る。
また、本開示の目的のために、ＤＲＡＭ、ＮＶＲＡＭ、３Ｄ ＸＰｏｉｎｔメモリ、及びフラッシュメモリは、個々のメモリユニットのための技術であり、本明細書に説明されるメモリチップのいずれか１つのためのメモリチップは、コマンドとアドレスのデコード用の論理回路、及びＤＲＡＭ、ＮＶＲＡＭ、３Ｄ ＸＰｏｉｎｔメモリ、またはフラッシュメモリのメモリユニットのアレイを含むことができることを理解されたい。たとえば、本明細書で説明されるＤＲＡＭチップは、コマンドとアドレスのデコード用の論理回路、及びＤＲＡＭのメモリユニットのアレイを含む。たとえば、本明細書で説明されるＮＶＲＡＭチップは、コマンドとアドレスのデコード用の論理回路、及びＮＶＲＡＭのメモリユニットのアレイを含む。たとえば、本明細書で説明されるフラッシュメモリチップは、コマンドとアドレスのデコード用の論理回路、及びフラッシュメモリのメモリユニットのアレイを含む。
また、本明細書で説明されるメモリチップのいずれか１つのためのメモリチップは、着信及び／または発信データのためのキャッシュまたはバッファメモリを含むことができる。いくつかの実施形態では、キャッシュまたはバッファメモリを実装するメモリユニットは、キャッシュまたはバッファメモリをホストするチップ上のユニットとは異なる可能性がある。たとえば、キャッシュまたはバッファメモリを実装するメモリユニットは、ＳＲＡＭのメモリユニットであり得る。
図２は、本開示のいくつかの実施形態による、多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステム１００及びプロセッサチップ２０２を示す。図２では、プロセッサチップ２０２は、第１のメモリチップ１０４に直接配線され（たとえば、配線２０４を参照）、第１のメモリチップと直接相互作用するように構成される。
いくつかの実施形態では、プロセッサチップ２０２は、ＳｏＣを含む、またはＳｏＣである。本明細書で説明されるＳｏＣは、コンピューティングデバイスの任意の２つ以上のコンポーネントを統合する集積回路またはチップであり得る、またはそれを含むことができる。２つ以上のコンポーネントは、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、メモリ、入出力ポート、及び二次記憶装置のうちの少なくとも１つまたは複数を含むことができる。たとえば、本明細書で説明されるＳｏＣはまた、ＣＰＵ、ＧＰＵ、グラフィックスインターフェイス及びメモリインターフェイス、ハードディスク、ＵＳＢ接続、ランダムアクセスメモリ、読み取り専用メモリ、二次記憶装置、またはそれらの任意の組み合わせを単一の回路ダイに含むことができる。また、プロセッサチップ２０２がＳｏＣである場合、ＳｏＣは、少なくとも１つのＣＰＵ及び／またはＧＰＵを含む。
本明細書で説明されるＳｏＣの場合、２つ以上のコンポーネントを単一の基板またはマイクロチップ（チップ）に埋め込むことができる。一般に、マザーボードが取り外し可能または交換可能なコンポーネントを収容し、接続するのに対し、ＳｏＣはそのコンポーネントのすべてを単一の集積回路に統合するという点で、ＳｏＣは従来のマザーボードベースのアーキテクチャとは異なる。２つ以上のコンポーネントが単一の基板またはチップ上に統合されているため、ＳｏＣは、同等の機能を備えたマルチチップ設計よりも少ない電力を消費し、はるかに少ない面積を占有する。したがって、いくつかの実施形態では、本明細書で説明されるメモリシステムは、モバイルコンピューティングデバイス（スマートフォンなど）、組み込みシステム、及びモノのインターネットデバイスのＳｏＣに接続することができる、またはその一部であり得る。
プロセッサチップ２０２は、第２のメモリチップ１０６のキャッシュ１１４を構成するように構成することができる。プロセッサチップ２０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによって、キャッシュ１１４の場所及びサイズを構成するように構成することができる。プロセッサチップ２０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによってキャッシュポリシーパラメータを構成するように構成することができる。
また、プロセッサチップ２０２は、第３のメモリチップ１０８のためのバッファ１１６及び／または第３のメモリチップのための論理から物理へのマッピング１１８を構成するように構成することができる。プロセッサチップ２０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによって、バッファ１１６の場所及びサイズを構成するように構成することができる。プロセッサチップ２０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによって、論理から物理へのマッピング１１８の場所及びサイズを構成するように構成することができる。
図３は、本開示のいくつかの実施形態による、多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステム１００及びメモリコントローラチップ３０２を示す。図３では、メモリコントローラチップ３０２は、第１のメモリチップ１０４に直接配線され（たとえば、配線３０４を参照）、第１のメモリチップと直接相互作用するように構成される。
いくつかの実施形態では、メモリコントローラチップ３０２は、ＳｏＣを含む、またはＳｏＣである。そのようなＳｏＣは、コンピューティングデバイスの任意の２つ以上のコンポーネントを統合する集積回路またはチップであり得る、またはそれを含むことができる。２つ以上のコンポーネントは、別個のメモリ、入出力ポート、及び別個の二次記憶装置の少なくとも１つまたは複数を含むことができる。たとえば、ＳｏＣは、メモリインターフェイス、ハードディスク、ＵＳＢ接続、ランダムアクセスメモリ、読み取り専用メモリ、二次記憶装置、またはそれらの任意の組み合わせを単一の回路ダイに含むことができる。また、メモリコントローラチップ３０２がＳｏＣである場合、ＳｏＣは、少なくとも１つのデータ処理ユニットを含む。
メモリコントローラチップ３０２は、第２のメモリチップ１０６のキャッシュ１１４を構成するように構成することができる。メモリコントローラチップ３０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによって、キャッシュ１１４の場所及びサイズを構成するように構成することができる。メモリコントローラチップ３０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによってキャッシュポリシーパラメータを構成するように構成することができる。
また、メモリコントローラチップ３０２は、第３のメモリチップ１０８のためのバッファ１１６及び／または第３のメモリチップのための論理から物理へのマッピング１１８を構成するように構成することができる。メモリコントローラチップ３０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによって、バッファ１１６の場所及びサイズを構成するように構成することができる。メモリコントローラチップ３０２はまた、対応するデータを第１のメモリチップ１０４に書き込むことによって、論理から物理へのマッピング１１８の場所及びサイズを構成するように構成することができる。
図４は、本開示のいくつかの実施形態による、それぞれが複数のメモリチップを含む層を備えた多層メモリの柔軟なプロビジョニングを提供するように構成された例示的なメモリシステム４００を示す。メモリシステム４００は、メモリチップ４０２のグループのストリングを含む。メモリチップ４０２のグループのストリングは、第１のタイプのメモリチップを含む第１のグループのメモリチップを含む（たとえば、同じタイプのチップであるメモリチップ４０４ａ及び４０４ｂを参照）。メモリチップ４０２のグループのストリングは、第１のタイプのメモリチップまたは第２のタイプのメモリチップを含む第２のグループのメモリチップを含む（たとえば、同じタイプのチップであるメモリチップ４０６ａ及び４０６ｂを参照）。メモリチップ４０２のグループのストリングはまた、第１のタイプのメモリチップ、第２のタイプのメモリチップ、または第３のタイプのメモリチップを含む第３のグループのメモリチップを含む（たとえば、同じタイプのチップであるメモリチップ４０８ａ及び４０８ｂを参照）。第１のタイプのメモリチップは、ＤＲＡＭチップであり得る、またはそれらを含むことができる。第２のタイプのメモリチップは、ＮＶＲＡＭチップであり得る、またはそれらを含むことができる。第３のタイプのメモリチップは、フラッシュメモリチップであり得る、またはそれらを含むことができる。
また、図４に示されるように、第１のグループのメモリチップの中のチップは、配線４２４を介して第２のグループのメモリチップの中のチップに直接配線され、第２のグループのメモリチップの中のチップの１つまたは複数の直接相互作用するように構成される。また、図４に示されるように、第２のグループのメモリチップの中のチップは、配線４２６を介して第３のグループのメモリチップの中のチップに直接配線され、第３のグループのメモリチップの中のチップの１つまたは複数と直接相互作用するように構成される。
また、図４に示されるように、第１のグループのメモリチップの各チップは、第２のグループのメモリチップのためのキャッシュ（たとえば、キャッシュ４１４を参照）を含む。そして、第２のグループのメモリチップの各チップは、第３のグループのメモリチップのためのバッファ４１６、及び第３のグループのメモリチップのための論理から物理へのマッピング４１８を含む。
いくつかの実施形態では、第３のグループのメモリチップ（たとえば、メモリチップ４０８ａ及び４０８ｂを参照）の各チップは、メモリチップ４０２のグループのストリング内の他のチップと比較して最低のメモリ帯域幅を有する場合がある。いくつかの実施形態では、第１のグループのメモリチップ（たとえば、メモリチップ４０４ａ及び４０４ｂを参照）の各チップは、メモリチップ４０２のグループのストリング内の他のチップと比較して最高のメモリ帯域幅を有する場合がある。そのような実施形態では、第２のグループのメモリチップの各チップ（たとえば、メモリチップ４０６ａ及び４０６ｂ）は、メモリチップ４０２のグループの他のストリング内の他のチップと比較して次に高いメモリ帯域幅を有する場合があり、その結果、第１のグループのメモリチップの各チップは、最高のメモリ帯域幅を有し、第３のグループのメモリチップの各チップは最低のメモリ帯域幅を有する。
いくつかの実施形態では、第１のグループのメモリチップ（たとえば、メモリチップ４０４ａ及び４０４ｂを参照）は、ＤＲＡＭチップまたはＮＶＲＡＭチップを含むことができる。いくつかの実施形態では、第２のグループのメモリチップ（たとえば、メモリチップ４０６ａ及び４０６ｂを参照）は、ＤＲＡＭチップまたはＮＶＲＡＭチップを含むことができる。いくつかの実施形態では、第３のグループのメモリチップ（たとえば、メモリチップ４０８ａ及び４０８ｂを参照）は、ＤＲＡＭチップ、ＮＶＲＡＭチップ、またはフラッシュメモリチップを含むことができる。
図１～図４に示されるように、本開示は、メモリチップのストリングの柔軟なプロビジョニングを対象としている（たとえば、図１～３に示されるメモリチップ１０２のストリングまたは図４に示されるメモリチップ４０２のグループのストリングを参照）。そして、メモリチップのストリングの柔軟なプロビジョニングは、メモリを形成する（たとえば、図２に示されるメモリシステム１００または図４に示されるメモリシステム４００を参照）。
メモリシステム１００または４００などの本明細書に開示されるメモリシステムは、独自の装置であり得る、または独自のパッケージ内にあり得る。
いくつかの実施形態では、メモリシステム１００または４００などの本明細書に開示されるメモリシステムは、プロセッサチップもしくはＳｏＣと組み合わせることができる、またはプロセッサチップもしくはＳｏＣ用であり得る（たとえば、図２を参照）。プロセッサチップもしくはＳｏＣと組み合わされる、またはプロセッサチップもしくはＳｏＣ用に組み合わされるとき、メモリシステム及びプロセッサチップまたはＳｏＣは、単一の装置の一部であり得る、及び／または単一のパッケージングに統合することができる。
また、いくつかの実施形態では、メモリシステム１００または４００などの本明細書に開示されるメモリシステムは、メモリコントローラチップと組み合わせることができる（たとえば、図３を参照）。メモリコントローラチップと組み合わせる場合、メモリシステム及びメモリコントローラチップは、単一の装置の一部であり得る、及び／または単一のパッケージングに統合することができる。代わりに、チップのストリング内の各チップ、または少なくとも第１のメモリチップ及び第２のメモリチップは、図３に示されるメモリコントローラチップと同様の機能を提供するそれぞれのメモリコントローラを含むことができる。
メモリに配線されたプロセッサチップもしくはＳｏＣ（たとえば、図２に示されるプロセッサチップ２０２を参照）またはメモリコントローラチップ（たとえば、図３に示されるメモリコントローラチップ３０２を参照）の観点からは、メモリのメモリチップのストリングは、単一のメモリチップの実装と何ら変わりはないように見える。ただし、柔軟なプロビジョニングにより、メモリチップのストリングを使用する利点が得られる。そのような実施形態では、プロセッサチップまたはＳｏＣ‐またはメモリコントローラチップ‐は、メモリチップ１０２のストリング内の第１のメモリチップ（たとえば、第１のメモリチップ１０４を参照）に直接配線することができ（たとえば、図２に示される配線２０４または図３に示される配線３０４を参照）、第１のメモリチップの下流のストリング内のメモリチップ（たとえば、第１のメモリチップ１０４の下流である第２のメモリチップ１０６及び第３のメモリチップ１０８を参照）を認識することなく第１のメモリチップと相互作用することができる。
メモリ（たとえば、メモリシステム１００または４００を参照）内では、第１のメモリチップ（たとえば、第１のメモリチップ１０４またはメモリチップ４０４ａもしくは４０４ｂの１つを参照）は、プロセッサチップ、ＳｏＣ、またはメモリコントローラチップ（たとえば、プロセッサチップ２０２及びメモリコントローラチップ３０２を参照）が、第２のメモリチップを認識することなく第１及び第２のメモリチップのストリングの利点を得るように、第２のメモリチップ（たとえば、第２のメモリチップ１０６またはメモリチップ４０６ａもしくは４０６ｂの１つを参照）と直接配線することができ、第２のメモリチップと相互作用することができる。そして、第２のメモリチップ（たとえば、第１のメモリチップ１０４またはメモリチップ４０４ａもしくは４０４ｂの１つを参照）は、プロセサチップ、ＳｏＣ、またはメモリコントローラチップが、第１のメモリチップの下流の複数のチップを認識し、それらと相互作用することなく、複数のメモリチップのストリング（たとえば、メモリチップ１０２のストリングまたはメモリチップ４０２のグループのストリングを参照）の利点を得るように、第３のメモリチップ（たとえば、第３のメモリチップ１０８またはメモリチップ４０８ａもしくは４０８ｂの１つを参照）などに直接配線することができる。また、いくつかの実施形態では、ストリング内の各チップは、さらに上流または下流のチップを認識することなく、ストリング内のすぐ上流のチップ及び下流のチップを認識し、それらと相互作用する。
前述のように、柔軟なプロビジョニングにより、メモリ階層をもつメモリチップのストリングを使用する利点を得ることができる。したがって、たとえば、いくつかの実施形態では、ストリング内の第１のメモリチップ（たとえば、第１のメモリチップ１０４を参照）は、メモリ内で最高のメモリ帯域幅を有するチップであり得る。第１のメモリチップのすぐ下流のストリング内の第２のメモリチップ（たとえば、第２のメモリチップ１０６を参照）は、（第１のチップよりも製造がより安価であるなどの他の利点を有し得る、または第１のチップよりもデータを格納時に信頼性が高いもしくは永続的である場合がある）メモリの次に高いメモリ帯域幅を有するチップであり得る。第２のチップ（またはストリングが３つを超えるメモリチップを有する、ストリング内の最後の下流チップ）のすぐ下流のストリング内の第３のメモリチップ（たとえば、第３のメモリチップ１０８を参照）は、最低のメモリ帯域幅を有する場合がある。そのような例での第３のメモリチップ（または３つを超えるメモリチップを有する他の例の最後の下流チップ）は、データを格納するための最も費用効果が高いチップまたは最も信頼性が高いもしくは永続的なチップであり得る。
いくつかの実施形態では、ストリング内の第１のメモリチップは、ＤＲＡＭチップであり得る。そのような実施形態では、第１のチップのすぐ下流のストリング内の第２のメモリチップは、ＮＶＲＡＭチップ（たとえば、３Ｄ ＸＰｏｉｎｔメモリチップ）であり得る。そして、そのような実施形態では、第２のチップのすぐ下流のストリング内の第３のメモリチップは、フラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリチップ）であり得る。
前述のように、ここに開示されるメモリチップのストリングの柔軟なプロビジョニングを理解するために、例はしばしば、メモリチップの３チップストリング（たとえば、図１～３に示されるメモリチップ１０２のストリング、及び図４に示されるメモリチップ４０２のグループのストリングを参照）を参照する。しかしながら、メモリチップのストリングは、３つを超えるメモリチップ、またはグループのそれぞれがチップの層である、３つを超えるグループのチップを含むことができることを理解されたい。
前述のように、メモリチップのストリングのいくつかの実施形態は、ストリング内の第１のチップであるＤＲＡＭメモリチップ、ストリング内の第２のチップであるＮＶＲＡＭチップ、及びストリング内の第３のチップであるフラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリ）を含むことができ、ストリング内のバルクメモリチップとして使用することができる。そのような実施形態及びメモリチップタイプの他の配置を伴う他の実施形態では、メモリチップのストリング内の各チップは、配線（たとえば、ＰＣＩｅまたはＳＡＴＡ）を介してすぐ下流及び／または上流のチップに接続されている。メモリチップのストリング内のチップ間の接続のそれぞれは、配線と順次接続することができ、接続は互いとは別個である場合がある（たとえば、配線１２４と１２６、及び配線４２４と４２６を参照）。また、メモリチップのストリング内の各チップは、ストリング内の上流のチップ及び／または下流のチップに接続するための１つまたは複数のピンのセットを含むことができる（たとえば、図１に示されるピンのセット１３２、１３４、１３６、及び１３８を参照）。いくつかの実施形態では、メモリチップのストリング（たとえば、メモリチップ１０２のストリングまたはメモリチップ４０２のグループのストリングを参照）内の各チップは、ＩＣパッケージ内に封入された単一のＩＣを含むことができる。そのような実施形態では、ＩＣパッケージは、パッケージの境界上にピンのセット（ピンのセット１３２、１３４、１３６、及び１３８など）を含むことができる。
プロセッサチップまたはＳｏＣ用のメモリのメモリチップのストリング内の第１のメモリチップ（たとえば、ＤＲＡＭチップ）は、プロセッサチップまたはＳｏＣなどによって、ストリング内の第２のメモリチップ（たとえば、ＮＶＲＡＭチップ）のためのキャッシュ（たとえば、第２のメモリチップのためのキャッシュ１１４を参照）として構成できる部分を含むことができる。第１のメモリチップのメモリユニットの一部は、第２のメモリチップのためのキャッシュメモリとして使用することができる。
プロセッサチップまたはＳｏＣ用のメモリのメモリチップのストリング内の第２のメモリチップは、たとえばフィストのメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に、ストリング内の第３のメモリチップ（たとえば、フラッシュメモリチップ）にアクセスするためのバッファ（たとえば、第３のメモリチップのためのバッファ１１６を参照）として構成できる部分を含むことができる。第２のメモリチップ内のメモリユニットの一部は、第３のメモリチップにアクセスするためのバッファとして使用することができる。また、第２のメモリチップは、たとえばフィストのメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に、論理から物理へのアドレスマッピングのためのテーブル（論理から物理へのテーブル）として、または一般的な論理から物理へのアドレスマッピング（たとえば、論理から物理へのマッピング１１８を参照）として構成できる部分を含むことができる。第２のメモリチップのメモリユニットの一部は、論理から物理へのアドレスマッピングに使用することができる。
プロセッサチップまたはＳｏＣ用のメモリのメモリチップのストリング内の第３のメモリチップは、第２のメモリチップで論理から物理へのアドレスマッピングを使用して、第３のメモリチップの変換層（たとえば、フラッシュ変換層機能）を管理できるコントローラ（たとえば、コントローラ１２８を参照）を含むことができる（たとえば、変換層１３０を参照）。第３のメモリチップの変換層は、第２のメモリチップにおける論理から物理へのアドレスマッピングのコピーまたは派生物などの論理から物理へのアドレスマッピングを含むことができる。
また、いくつかの実施形態では、メモリに接続されたプロセッサチップまたはＳｏＣ（たとえば、プロセッサチップ２０２を参照）は、第１のメモリチップ（たとえば、第１のメモリチップ１０４を参照）にデータを書き込むことによって、第１のメモリチップ内のキャッシュの場所とサイズ、第２のメモリチップ内のバッファと論理から物理へのアドレスマッピング、及び第１のチップ内のキャッシュポリシーパラメータ（たとえば、ライトスルー対ライトバック）を構成することができる。そして、プロセッサチップまたはＳｏＣによる上述の構成及び設定は、そのようなタスクがプロセッサチップまたはＳｏＣから除去されるように、第２のデータ処理チップに委任することができる（たとえば、図３に示されるメモリコントローラチップ３０２を参照）。たとえば、メモリチップのストリングを有するメモリは、メモリの上述の構成及び設定を提供及び制御するように構成された、プロセッサチップまたはＳｏＣとは別個の専用のコントローラを有することができる（たとえば、メモリコントローラチップ３０２を参照）。
本開示の目的のため、メモリチップのストリング内のメモリチップが、類似したメモリチップのグループによって置き換えられる場合があり、その結果、ストリングは、類似したチップのグループのストリング（たとえば、図４に示されるメモリチップ４０２のグループのストリングを参照）を含むことを理解されたい。そのような例では、類似したチップの各グループが文字列内のノードである。また、いくつかの実施形態では、メモリチップのストリングのノードは、単一のチップノードと複数のチップノード（図面には示されていない）の組み合わせで構成することができる。たとえば、メモリチップのストリングでは、第１のメモリチップ（たとえば、ＤＲＡＭチップ）は、類似したメモリチップのグループ（たとえば、ＤＲＡＭチップのグループ）に置き換えることができ、第２のメモリチップ（たとえば、ＮＶＲＡＭチップ）は、類似したメモリチップのグループ（たとえば、ＮＶＲＡＭチップのグループ）に置き換えることができ、第３のメモリチップ（たとえば、フラッシュメモリチップ）は、類似したメモリチップのグループ（たとえば、フラッシュメモリチップのグループ）、またはそれらのなんらかの組み合わせに置き換えることができる。
図５は、本開示のいくつかの実施形態による例示的なコンピューティングデバイス５００の例示的な部分を示す。コンピューティングデバイス５００は、図５に示されるように、コンピュータネットワーク５０２を介して他のコンピューティングデバイスに通信可能に結合できる。コンピューティングデバイス５００は、少なくともバス５０４、プロセッサ５０６（図２に示されるＣＰＵ及び／またはプロセッサチップ２０２など）、メインメモリ５０８、ネットワークインターフェース５１０、及びデータストレージシステム５１２を含む。バス５０４は、プロセッサ５０６、メインメモリ５０８、ネットワークインターフェース５１０、及びデータストレージシステム５１２を通信可能に結合する。コンピューティングデバイス５００はコンピュータシステムを含み、コンピュータシステムは、少なくとも、プロセッサ５０６、メインメモリ５０８（たとえば、読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭ、たとえばシンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはラムバスＤＲＡＭ（ＲＤＲＡＭ）、ＮＶＲＡＭ、ＳＲＡＭなど）、及びデータストレージシステム５１２を含んでおり、これらは、バス５０４（多重バス及び配線を含むことができる）を介して互いと通信する。
メインメモリ５０８は、図１に示されるメモリシステム１００を含むことができる。また、メインメモリ５０８は、図４に示されるメモリシステム４００を含むことができる。いくつかの実施形態では、データストレージシステム５１２は、図１に示されるメモリシステム１００を含むことができる。そして、データストレージシステム５１２は、図４に示されるメモリシステム４００を含むことができる。
プロセッサ５０６は、マイクロプロセッサ、中央処理ユニットなどの１つまたは複数の汎用処理装置を表すことができる。プロセッサ５０６は、図２に示されるプロセッサ２０２であり得る、またはそれを含むことができる。プロセッサ５０６は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、または他の命令セットを実装するプロセッサ、または命令セットの組み合わせを実装するプロセッサであり得る。プロセッサ５０６はまた、１つまたは複数の特殊用途処理装置、たとえば特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、ネットワークプロセッサ、プロセッサインメモリ（ＰＩＭ）などであり得る。プロセッサ５０６は、本明細書で説明される操作及びステップを実行するための命令を実行するように構成することができる。プロセッサ５０６はさらに、ネットワーク５０２などの１つまたは複数の通信ネットワークを介して通信するために、ネットワークインターフェース５１０などのネットワークインターフェースデバイスを含むことができる。
データストレージシステム５１２は、本明細書で説明される方法または機能のうちのいずれか１つまたは複数を具現化する１つまたは複数の命令セットまたはソフトウェアが格納されたマシン可読記憶媒体（コンピュータ可読媒体としても知られている）を含むことができる。命令はまた、マシン可読記憶媒体を構成するコンピュータシステム、メインメモリ５０８、及びプロセッサ５０６によるその実行中に、メインメモリ５０８内及び／またはプロセッサ５０６内に完全にまたは少なくとも部分的に存在することができる。
メモリ、プロセッサ、及びデータ記憶装置部分を、例示的な実施形態においてそれぞれ単一部分であると示しているが、各部分は、命令を格納してそのそれぞれの操作を実行できる単一部分または複数部分を含むと解釈されるべきである。また用語「マシン可読記憶媒体」には、任意の媒体であって、マシンが実行するように命令のセットを記憶またはエンコードすることができ、本開示の方法のいずれか１つまたは複数をマシンに行わせる媒体が含まれると解釈すべきである。したがって、用語「マシン可読記憶媒体」は、ソリッドステートメモリ、光媒体、及び磁気媒体を含むが、これらに限定されるものではないと解釈されるものとする。
データムーバーを有するメモリチップに戻って参照すると、図６は、本開示のいくつかの実施形態による、統合されたデータムーバー６０８を有するメモリチップ６０２を含む例示的なシステム６００を示している。図６では、メモリチップ６０２は、メモリチップ６０２が第１の配線６３４を介して第１のマイクロチップまたはデバイス６２４に結合されることを可能にするように構成された第１のピンのセット６０４を含む。また示されるように、第１のマイクロチップまたはデバイス６２４は、第１のマイクロチップまたはデバイス６２４が第１の配線６３４を介してメモリチップ６０２に結合されることを可能にするように構成されたピンのセット６０５を有する。メモリチップ６０２はまた、メモリチップ６０２が、第１の配線６３４とは別個である第２の配線６３６を介して第２のマイクロチップまたはデバイス６２６に結合されることを可能にするように構成された第２のピンのセット６０６を有する。また示されるように、第２のマイクロチップまたはデバイス６２６は、第２のマイクロチップまたはデバイス６２６が第２の配線６３６を介してメモリチップ６０２に結合されることを可能にするように構成されたピンのセット６０７を有する。メモリチップ６０２はまた、第２のマイクロチップまたはデバイス６２６からデータを読み取り、第２のマクロチップまたはデバイス６２６にデータを書き込むために、第２のピンのセット６０６を介して第２のマイクロチップまたはデバイス６２６へのアクセスを容易にするように構成されたデータムーバー６０８を含む。
一般に、データムーバー６０８は、様々な方法を使用して、第２のマイクロチップまたはデバイス６２６に向かう途中で、メモリチップ６０２に格納されたデータを結合することができる。これにより、第２のマイクロチップまたはデバイス６２６の書き込み性能及び耐久性を向上させることができる。たとえば、メモリチップでのシーケンシャルアクセスまたはブロックアクセスは、メモリチップでのランダムアクセスよりも桁違いに高速である。いくつかの実施形態では、メモリチップ６０２のメモリの一部６１０に格納されたデータは、第１のピンのセット６０４を介して、第１のマイクロチップまたはデバイス６２４によってまたはそれを介してアクセス可能である。そして、そのような実施形態では、データムーバー６０８は、データを第２のマイクロチップまたはデバイス６２６にブロック単位で移動することによって、メモリチップ６０２のメモリの一部６１０に格納されたデータを結合するように構成される。このようにして、第２のマイクロチップまたはデバイス６２６の書き込み性能及び耐久性は向上する。
また、そのような実施形態及び他の実施形態では、ブロックの粒度は、メモリチップ６０２のメモリの一部６１０に格納されたデータよりも粗い場合がある。第１のマイクロチップまたはデバイスによってアクセスされるデータなど、メモリチップ６０２内の事前にブロック化されたデータよりも粗い粒度のブロックは、第２のマイクロチップまたはデバイスへのデータ書き込みの頻度を減らすことができる。
たとえば図６に示されるいくつかの実施形態では、メモリチップ６０２のメモリの一部６１０に格納されたデータは、第１のピンのセット６０４を介して、第１のマイクロチップまたはデバイス６２４によってまたはそれを介してアクセス可能である場合がある。また、メモリチップ６０２のメモリの一部６１０に格納されたデータが第１のマイクロチップまたはデバイス６２４を介してアクセス可能である場合、データは別のメモリチップもしくはデバイスまたはプロセッサチップもしくはデバイス（図６に示されていないが、第２のメモリチップ１０６がメモリチップ６０２として機能している図２及び図３にある程度示されている）によってアクセスされている。そして、第１のマイクロチップまたはデバイス６２４は、メモリチップ６０２からデータを読み取ることができ、メモリチップ６０２にデータを書き込むことができる。
たとえば図６に示されるいくつかの実施形態では、第２のマイクロチップまたはデバイス６２６のメモリの一部６３０に格納されたデータは、第２のピンのセット６０６を介して、メモリチップ６０２によってまたはそれを介してアクセス可能である場合がある。また、第２のマイクロチップまたはデバイス６２６のメモリの一部６３０に格納されたデータがメモリチップ６０２を介してアクセス可能である場合、データは別のメモリチップもしくはデバイスまたはプロセッサチップもしくはデバイス（第１のマイクロチップまたはデバイス６２４など）によってアクセスされている。そして、メモリチップ６０２は、第２のマイクロチップまたはデバイス６２６からデータを読み取ることができ、第２のマイクロチップまたはデバイス６２６にデータを書き込むことができる。
たとえば図６に示されるいくつかの実施形態では、データムーバー６０８は、メモリチップ６０２のメモリの一部６１０に格納されたデータへの変更の移動をバッファリングするように構成される。また、データムーバー６０８は、データムーバー６０８によるバッファリングのために、適切なサイズで第２のマイクロチップまたはデバイス６２６に書き込み要求を送信するように構成される。
第２のマイクロチップまたはデバイス６２６への書き込みが、データムーバー６０８によるバッファリングのために適切なサイズであるとき、第２のマイクロチップまたはデバイスは、ブロックを消去し、第２のマイクロチップまたはデバイスでの追加の処理または最小限の処理なしで、書き込みに従ってブロックを第２のマイクロチップまたはデバイスでプログラムすることができる。これは、メモリチップ６０２に統合されたデータムーバー６０８が、第２のマイクロチップまたはデバイスの書き込み性能及び耐久性を向上させることができる１つの例示的な方法である。また、データムーバー６０８によるバッファリングを使用すると、ならびにメモリチップ６０２の一部のデータ（第１のマイクロチップまたはデバイスによってアクセス可能なメモリの一部６１０のデータなど）に頻繁な及び／またはランダムな変更が加えられるとき、第２のマイクロチップまたはデバイス６２６は、頻繁に消去され、変更がメモリチップ６０２で起こるにつれて対応するように再プログラムされる必要はない。
バッファリングは、フラッシュメモリで発生する書き込み増幅の影響を除去、または少なくとも制限できるため、データムーバー６０８によるバッファリングは、第２のマイクロチップまたはデバイス６２６がフラッシュメモリチップであるときにいっそう有益である。バッファリングを使用すると、メモリチップ６０２によって送信された書き込み要求は、受信側のフラッシュメモリデバイスが期待する適切なサイズまたは粒度に修正できるため、書き込み増幅をバッファリングによって削減または排除することさえ可能である。したがって、フラッシュメモリチップは、書き込みの重複の可能性なしにブロックを消去し、書き込み要求に従ってブロックをプログラムすることができ、したがって第２のマイクロチップまたはデバイス６２６でのさらなる処理を回避することができる。
また、データムーバー６０８は、メモリチップ６０２のメモリの一部６１０に格納されたデータへの変更の中の変更されたアドレスをバンドルするように構成することができる。そして、データムーバー６０８は、第２のマイクロチップまたはデバイス６２６への書き込み要求を介して第２のマイクロチップまたはデバイス６２６に移動されるメモリチップ６０２の別の部分に、バンドルされた変更されたアドレスを書き込むように構成することができる。変更されたアドレスのバンドルは、受信側の第２のマイクロチップまたはデバイス６２６が期待する適切なサイズまたは粒度に対応するようにデータムーバーによって制御することができるため、データムーバー６０８によるバンドルによって、データムーバーによるバッファリング及びバッファリングに従った書き込み要求の送信を改善することができる。
たとえば図６に示されるいくつかの実施形態では、メモリチップ６０２は、バンドルされた変更されたアドレスを入力として使用するように構成された第２のマイクロチップまたはデバイス６２６のための論理から物理へのマッピング６１２を含む。
図７は、本開示のいくつかの実施形態による、図６に示されるメモリチップ６０２、及びデータムーバーから転送されたデータを受信し、受信したデータをマッピングするための論理から物理へのマッピング（たとえば、論理から物理へのマッピング７１２を参照）を有するマイクロチップまたはデバイスを含む例示的なシステム７００を示す。システム７００は、システム７００においては、第２のマイクロチップまたはデバイス６２６のための論理から物理へのマッピング７１２が第２のマイクロチップまたはデバイス６２６で提供されることを除いて、システム６００と同様である。これは、メモリチップ６０２上で第２のマイクロチップまたはデバイスのための論理から物理へのマッピングを提供する代わりである（たとえば、図６に示される論理から物理へのマッピング６１２を参照）。
システム７００と同様の実施形態によれば、第２のマイクロチップまたはデバイス６２６は、それ自体のための論理から物理へのマッピング７１２を含む。そして、論理から物理へのマッピング７１２は、バンドルされた変更されたアドレスがメモリチップ６０２のデータムーバー６０８から第２のマイクロチップまたはデバイス６２６への書き込み要求で送信されると、バンドルされた変更されたアドレスを入力として使用するように構成される。別の言い方をすれば、バンドルされた変更されたアドレスが、第２のマイクロチップまたはデバイス６２６への書き込み要求で、メモリチップ６０２のデータムーバー６０８から第２のマイクロチップまたはデバイス６２６によって受信されると、論理から物理へのマッピング７１２は、バンドルされた変更されたアドレスを入力として使用するように構成されている。
図８は、本開示のいくつかの実施形態による、暗号化及び認証回路（たとえば、暗号エンジン８０２及びゲートキーパー８０４を参照）を有するとしても示される、図６に示されるメモリチップ６０２を含む例示的なシステム８００を示す。図８に示されるように、いくつかの実施形態では、メモリチップ６０２は、長期格納のために第２のマイクロチップまたはデバイス６２６へ移動されるデータを保護するように構成された暗号化エンジン８０２を含む。また、示されるように、そのような実施形態では、メモリチップ６０２は、第２のマイクロチップまたはデバイス６２６に格納された保護されたデータにアクセスするための認証プロセスを提供するように構成されたゲートキーパー８０４を含む。また、ゲートキーパー８０４は、認証プロセスに従って保護されたデータを復号するように構成することができる。いくつかの他の実施形態では、暗号化エンジンは、メモリチップ６０２上でホストされる代わりに、別のチップまたはデバイス上でホストされる場合がある。
図７及び図８はまた、図６に示される他のコンポーネントを示す。たとえば、図７及び図８は、メモリチップ６０２が第１の配線６３４を介して第１のマイクロチップまたはデバイス６２４に結合されることを可能にするように構成された第１のピンのセット６０４を含むメモリチップ６０２を示す。また図７及び図８に示されるように、第１のマイクロチップまたはデバイス６２４は、第１のマイクロチップまたはデバイス６２４が第１の配線６３４を介してメモリチップ６０２に結合されることを可能にするように構成されたピンのセット６０５を有する。また図７及び図８に示されるように、メモリチップ６０２はまた、メモリチップ６０２が、第１の配線６３４とは別個である第２の配線６３６を介して第２のマイクロチップまたはデバイス６２６に結合されることを可能にするように構成された第２のピンのセット６０６を有する。また示されるように、第２のマイクロチップまたはデバイス６２６は、第２のマイクロチップまたはデバイス６２６が第２の配線６３６を介してメモリチップ６０２に結合されることを可能にするように構成されたピンのセット６０７を有する。メモリチップ６０２はまた、第２のマイクロチップまたはデバイス６２６からデータを読み取り、第２のマクロチップまたはデバイス６２６にデータを書き込むために、第２のピンのセット６０６を介して第２のマイクロチップまたはデバイス６２６へのアクセスを容易にするように構成されたデータムーバー６０８を含む。
図６～図８に示されるシステムに関して、メモリチップ６０２は、ＮＶＲＡＭチップであり得、そのような実施形態によれば、メモリチップ６０２は、複数のＮＶＲＡＭセルを含む。そのような例の複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。代わりに、メモリチップ６０２は、ダイナミックＤＲＡＭチップであり得、そのような実施形態によれば、メモリチップ６０２は、複数のＤＲＡＭセルを含む。また、メモリチップ６０２は、フラッシュメモリチップであり得、そのような実施形態によれば、メモリチップ６０２は、複数のフラッシュメモリセルを含む。そのような実施形態での複数のフラッシュメモリセルは、複数のＮＡＮＤ型フラッシュメモリセルであり得る、またはそれらを含むことができる。
第２のマイクロチップまたはデバイス６２６は、別のメモリチップまたはメモリデバイスであり得る。いくつかの実施形態では、たとえば、第２のマイクロチップまたはデバイス６２６はＤＲＡＭチップである。いくつかの実施形態では、たとえば、第２のマイクロチップまたはデバイス６２６はＮＶＲＡＭチップである。いくつかの実施形態では、たとえば、第２のマイクロチップまたはデバイス６２６は、フラッシュメモリチップ（たとえば、ＮＡＮＤ型フラッシュメモリチップ）である。
いくつかの実施形態は、中間メモリチップ（たとえば、図６に示されるメモリチップ６０２を参照）、第１のメモリチップ（たとえば、第１のマイクロチップまたはデバイス６２４を参照）、及び第２のメモリチップ（たとえば、第２のマイクロチップまたはデバイス６２６を参照）を有するシステムを含むことができる。そして、そのような実施形態では、中間メモリチップは、中間メモリチップが第１の配線（たとえば、配線６３４を参照）を介して第１のメモリチップに結合されることを可能にするように構成された第１のピンのセット（たとえば、第１のピンのセット６０４を参照）を含む。中間メモリチップはまた、中間メモリチップが、第１の配線とは別個である第２の配線（たとえば、配線６３６を参照）を介して第２のメモリチップに結合されることを可能にするように構成された第２のピンのセット（たとえば、第２のピンのセット６０６を参照）を含むことができる。そして、中間メモリチップは、第２のメモリチップからデータを読み取り、第２のメモリチップにデータを書き込むために、第２のピンのセットを介して第２のメモリチップへのアクセスを容易にするように構成されたデータムーバー（たとえば、データムーバー６０８を参照）を含むことができる。
そのような実施形態では、中間メモリチップは、ＮＶＲＡＭチップであり得、ＮＶＲＡＭチップは、複数のＮＶＲＡＭセルを含む。代わりに、中間メモリチップは、ＤＲＡＭチップであり得、ＤＲＡＭチップは、複数のＤＲＡＭセルを含む。そのような例の複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。
また、そのような実施形態では、第２のメモリチップは、フラッシュメモリチップであり得、フラッシュメモリチップは、複数のフラッシュメモリセルを含む。そのような実施形態での複数のフラッシュメモリセルは、複数のＮＡＮＤ型フラッシュメモリセルであり得る、またはそれらを含むことができる。代わりに、第２のメモリチップは、ＮＶＲＡＭチップであり得、ＮＶＲＡＭチップは、複数のＮＶＲＡＭセルを含む。そのような例の複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。また、第２のメモリチップは、ＤＲＡＭチップであり得、ＤＲＡＭチップは、複数のＤＲＡＭセルを含む。
また、そのような実施形態では、第１のメモリチップは、ＤＲＡＭチップであり得、ＤＲＡＭチップは、複数のＤＲＡＭセルを含む。代わりに、第１のメモリチップは、ＮＶＲＡＭチップであり得、ＮＶＲＡＭチップは、複数のＮＶＲＡＭセルを含む。そのような例の複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。
いくつかの実施形態は、中間メモリチップ（たとえば、図６に示されるメモリチップ６０２を参照）、第２のメモリチップ（たとえば、第２のマイクロチップまたはデバイス６２６を参照）、及びＳｏＣなどのプロセッサチップ（たとえば、第１のマイクロチップまたはデバイス６２４を参照）を有するシステムを含むことができる。そのような実施形態では、中間メモリチップは、中間メモリチップが第１の配線（たとえば、配線６３４を参照）を介してプロセッサチップに結合されることを可能にするように構成された第１のピンのセット（たとえば、第１のピンのセット６０４を参照）を含む。また、中間メモリチップは、中間メモリチップが、第１の配線とは別個である第２の配線（たとえば、配線６３６を参照）を介して第２のメモリチップに結合されることを可能にするように構成された第２のピンのセット（たとえば、第２のピンのセット６０６を参照）を含むことができる。そして、中間メモリチップは、第２のメモリチップからデータを読み取り、第２のメモリチップにデータを書き込むために、第２のピンのセット及び第２の配線を介して第２のメモリチップへのアクセスを容易にするように構成されたデータムーバー（たとえば、データムーバー６０８を参照）を含むことができる。
いくつかの実施形態では、メモリチップ６０２の１つまたは複数のインスタンス（図６～図８に示されるメモリチップ６０２の異なるインスタンスなど）は、図１～図３に示されるメモリチップ１０２のストリングの柔軟なプロビジョニングにおいて１つまたは複数のメモリチップとして使用することができる。また、メモリチップ６０２の１つまたは複数のインスタンスは、図４に示されるメモリチップ４０２のストリングの柔軟なプロビジョニングにおいて１つまたは複数のメモリチップとして使用することができる。
また、中間メモリチップ（たとえば、図６に示されるメモリチップ６０２を参照）、第１のメモリチップ（たとえば、第１のマイクロチップまたはデバイス６２４を参照）、及び第２のメモリチップ（たとえば、第２のマイクロチップまたはデバイス６２６）を有するシステムは、図１～図３に示されるメモリチップ１０２のストリングに含めることができる。たとえば、メモリチップ６０２は、第２のメモリチップ１０６であり得る、またはそれを含むことができ、第１のマイクロチップまたはデバイス６２４は、第１のメモリチップ１０４であり得る、またはそれを含むことができ、第２のマイクロチップまたはデバイス６２６は、第３のメモリチップ１０８であり得る、またはそれを含むことができる。
いくつかの実施形態では、メモリチップ６０２は、メモリチップ１０２のストリング内の第１のメモリチップ１０４であり得る、またはそれを含むことができる。そのような実施形態では、たとえば、第１のマイクロチップまたはデバイス６２４は、図２に示されるプロセッサチップ２０２または図３に示されるメモリコントローラチップ３０２であり得る、またはそれを含むことができる。また、そのような実施形態では、第２のマイクロチップまたはデバイス６２６は、メモリチップ１０２のストリング内の第２のメモリチップ１０６であり得る、またはそれを含むことができる。
いくつかの実施形態では、システム６００、７００、及び８００のうちの任意の１つまたは複数は、図５に示されるメインメモリ５０８及び／またはデータストレージシステム５１２に含めることができる。そのような実施形態及び他の実施形態では、第１のマイクロチップまたはデバイス６２４は、プロセッサ５０６であり得る、その一部であり得る、またはそれを含むことができる。
メモリチップ６０２と同様に、本明細書で説明されるメモリチップの任意の他のメモリチップ（たとえば、メモリチップ１０４、１０６、及び１０８）は、メモリチップに、またはメモリチップを介して移動されるデータを保護するための暗号化エンジン及び／または認証ゲートキーパーを含むことができる（図８に示される暗号化エンジン８０２及びゲートキーパー８０４を参照）。また、メモリチップ６０２と同様に、本明細書で説明される任意の他のメモリチップ（たとえば、メモリチップ１０４、１０６、及び１０８を参照）は、データムーバー６０８などのデータムーバーを含むことができる。
データ移動のためのプログラム可能なエンジンを有するメモリチップに戻って参照すると、図９は、本開示のいくつかの実施形態による、データ移動のためのプログラム可能なエンジン９１０、及びプロセッサチップ９２４（たとえば、ＳｏＣ）と第２のメモリチップ９２６への直接接続を有する第１のメモリチップ９０２を含む例示的なシステム９００を示す。
図９では、第１のメモリチップ９０２は、第１のメモリチップ９０２が第１の配線９３４を介してプロセッサチップ９２４に結合されることを可能にするように構成された第１のピンのセット９０４を含む。また示されるように、プロセッサチップ９２４は、プロセッサチップ９２４が第１の配線９３４を介して第１のメモリチップ９０２に結合されることを可能にするように構成されたピンのセット９０５を有する。第１のメモリチップ９０２はまた、第１のメモリチップ９０２が、第１の配線９３４とは別個である第２の配線９３６を介して第２のメモリチップ９２６に結合されることを可能にするように構成された第２のピンのセット９０６を含む。また、示されるように、第２のメモリチップ９２６は、第２のメモリチップ９２６が第２の配線９３６を介して第１のメモリチップ９０２に結合されることを可能にするように構成されたピンのセット９０７を有する。第１のメモリチップ９０２はまた、ピンのセット９０４と９０５及び配線９３４を介してプロセッサチップ９２４から送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域９０８を含む。第１のメモリチップ９０２はまた、事前定義されたメモリ領域９０８に格納されたプログラムデータに従って第２のメモリチップ９２６からデータを読み取り、第２のメモリチップ９２６にデータを書き込むために、第２のメモリチップ９２６へのアクセスを容易にするように構成されたプログラム可能なエンジン９１０を含む。第２のメモリチップ９２６へのアクセスは、ピンのセット９０６と９０７、及び配線９３６を介して発生する。
図９に示されるように、事前定義されたメモリ領域９０８は、プログラム可能なエンジン９１０のコマンドキュー９１２として構成された部分を含むことができる。そのような実施形態では、プログラム可能なエンジン９１０は、コマンドキュー９１２に従って、第２のメモリチップ９２６へのアクセスを容易にするように構成することができる。事前定義されたメモリ領域９０８に格納されたプログラムデータの一部は、コマンドキュー９１２を制御するように構成することができる。また、第１のメモリチップ９０２は、第２のメモリチップ９２６に移動されるデータを格納するように構成されたメモリ９１４の一部を含むことができる。メモリ９１４の一部に格納されたデータは、コマンドキュー９１２に従って、第２のメモリチップ９２６に移動することができる。メモリ９１４の一部に格納されたデータは、ピンのセット９０４と９０５、及び配線９３４を介してプロセッサチップ９２４によってその部分に書き込むことができる。
プログラム可能なエンジン９１０は、第２のメモリチップ９２６からデータを読み取り、第２のメモリチップ９２６にデータを書き込むために、ピンのセット９０６と９０７及び配線９３６を介して、第２のメモリチップ９２６へのアクセスを容易にするように構成することができる。第２のメモリチップ９２６のメモリ９３０の一部に格納されたデータは、プログラム可能なエンジン９１０を有する第１のメモリチップ９０２によってまたはそれを介してアクセス可能である場合がある。第２のメモリチップ９２６のメモリ９３０の一部に格納されたデータがメモリチップ９０２を介してアクセス可能である場合、データはプロセッサチップ９２４によってアクセスされている。第１のメモリチップ９０２は、ピンのセット９０６と９０７及び配線９３６を介して、第２のメモリチップ９２６のメモリ９３０の一部からデータを読み取ることができ、第２のメモリチップ９２６のメモリ９３０の一部にデータを書き込むことができる。
いくつかの実施形態では、第１のメモリチップ９０２は、複数のＮＶＲＡＭセルを含むＮＶＲＡＭチップであり得る、またはそれを含むことができる。複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。いくつかの実施形態では、第１のメモリチップ９０２は、複数のＤＲＡＭセルを含むＤＲＡＭチップであり得る、またはそれを含むことができる。いくつかの実施形態では、第１のメモリチップ９０２は、複数のフラッシュメモリセルを含むフラッシュメモリチップであり得る、またはそれを含むことができる。複数のフラッシュメモリセルは、複数のＮＡＮＤ型フラッシュメモリセルであり得る、またはそれらを含むことができる。
いくつかの実施形態では、第２のメモリチップ９２６は、複数のＮＶＲＡＭセルを含むＮＶＲＡＭチップであり得る、またはそれを含むことができる。複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。いくつかの実施形態では、第２のメモリチップ９２６は、複数のフラッシュメモリセルを含むフラッシュメモリチップであり得る、またはそれを含むことができる。複数のフラッシュメモリセルは、複数のＮＡＮＤ型フラッシュメモリセルであり得る、またはそれらを含むことができる。
図１０は、本開示のいくつかの実施形態による、プログラム可能なエンジン９１０、第２のメモリチップ９２６への直接接続、及びバス１００４を介したプロセッサチップ９２４への接続を有する図９に示される第１のメモリチップ９０２を含む例示的なシステム１０００を示す。バス１００４は、図５に示されるバス５０４であり得る、またはそれを含むことができる、またはそれに含まれる場合がある。また、システム１０００は、図９に示される第２のメモリチップ９２６を含む。
図１０では、第１のメモリチップ９０２は、第１のメモリチップ９０２が第２の配線９３６を介して第２のメモリチップ９２６に結合されることを可能にするように構成された第２のピンのセット９０６を含むとして示されている。また、示されているのは、第２のメモリチップ９２６が第２の配線９３６を介して第１のメモリチップ９０２に結合されることを可能にするように構成された第２のピンのセット９０７を有する第２のメモリチップ９２６である。図１０では、事前定義されたメモリ領域９０８、プログラム可能なエンジン９１０、及びプログラム可能なエンジン９１０のコマンドキュー９１２として構成された部分を含む第１のメモリチップ９０２も示されている。しかしながら、図１０に示される実施形態では、メモリ９１４の一部に格納されたデータは、バス１００４を介してプロセッサチップ９２４によってその部分に書き込むことができる。また、図１０に示されているのは、第１のメモリチップ９０２とは別個の第３のメモリチップ１００２である。第３のメモリチップ１００２は、バス１００４を介してプロセッサチップ９２４に結合されている。
図９に示される実施形態と同様に、図１０に示されるシステム１０００では、プログラム可能なエンジン９１０は、第２のメモリチップ９２６からデータを読み取り、第２のメモリチップ９２６にデータを書き込むために、ピンのセット９０６と９０７及び配線９３６を介して、第２のメモリチップ９２６へのアクセスを容易にするように構成することができる。第２のメモリチップ９２６のメモリ９３０の一部に格納されたデータは、プログラム可能なエンジン９１０を有する第１のメモリチップ９０２によってまたはそれを介してアクセス可能である場合がある。しかしながら、第２のメモリチップ９２６のメモリ９３０の一部に格納されたデータがメモリチップ９０２を介してアクセス可能である場合、データはバス１００４を介してプロセッサチップ９２４によってアクセスされている。
図９に示される実施形態と同様に、図１０に示されるシステム１０００では、第１のメモリチップ９０２は、ピンのセット９０６と９０７及び配線９３６を介して、第２のメモリチップ９２６のメモリ９３０の一部からデータを読み取り、第２のメモリチップ９２６のメモリ９３０の一部にデータを書き込むことができる。しかしながら、システム１０００では、第１のメモリチップ９０２（またはプロセッサチップ９２４）は、バス１００４を介して第３のメモリチップ１００２のメモリの一部からデータを読み取り、バス１００４を介して第３のメモリチップ１００２のメモリの一部にデータを書き込む。
いくつかの実施形態では、第３のメモリチップ１００２は、複数のＮＶＲＡＭセルを含むＮＶＲＡＭチップであり得る、またはそれを含むことができる。複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。いくつかの実施形態では、第３のメモリチップ１００２は、複数のＤＲＡＭセルを含むＤＲＡＭチップであり得る、またはそれを含むことができる。いくつかの実施形態では、第３のメモリチップ１００２は、複数のフラッシュメモリセルを含むフラッシュメモリチップであり得る、またはそれを含むことができる。複数のフラッシュメモリセルは、複数のＮＡＮＤ型フラッシュメモリセルであり得る、またはそれらを含むことができる。
図１１は、本開示のいくつかの実施形態による、プログラム可能なエンジン９１０、及び第２のメモリチップ９２６と第３のメモリチップ１１０２への直接接続を有する図９に示される第１のメモリチップ９０２を含む例示的なシステム１１００を示す。図１１では、第１のメモリチップ９０２は、第２のメモリチップ９２６と第３のメモリチップ１１０２との間にあり、第２のメモリチップ９２６と第３のメモリチップ１１０２とを分離している。システム１１００は、ＳｏＣであり得る、それを含むことができる、またはそれに含まれる場合があるプロセッサチップ１１１２を含む。プロセッサチップ１１１２は、第３のメモリチップ１１０２に直接接続されている。第３のメモリチップ１１０２は、プロセッサチップ１１１２及び第１のメモリチップ９０２に直接接続されている。そして、第３のメモリチップ１１０２は、第１のメモリチップ９０２とプロセッサチップ１１１２との間にあり、第１のメモリチップ９０２とプロセッサチップ１１１２とを分離している。別の言い方をすれば、４つのマイクロチップのストリング内で、プロセッサチップ１１１２は第１のノードであり、第３のメモリチップ１１０２は第２のノードであり、第１のメモリチップ９０２は第３のノードであり、第２のメモリチップ９２６は第４のノードである。
図１１では、第１のメモリチップ９０２は、第１のメモリチップ９０２が配線１１０６を介して第３のメモリチップ１１０２に結合されることを可能にするように構成されたピンのセット１１０４を含む。また示されるように、第３のメモリチップ１１０２は、第３のメモリチップ１１０２が配線１１０６を介して第１のメモリチップ９０２に結合されることを可能にするように構成されたピンのセット１１０５を有する。図９及び図１０に示される実施形態と同様に、第１のメモリチップ９０２はまた、第１のメモリチップ９０２が、配線１１０６とは別個である第２の配線９３６を介して第２のメモリチップ９２６に結合されることを可能にするように構成された第２のピンのセット９０６を含む。また示されるように、第３のメモリチップ１１０２は、第３のメモリチップ１１０２が配線１１１０を介してプロセッサチップ１１１２に結合されることを可能にするように構成されたピンのセット１１０８を有する。そして、プロセッサチップ１１１２は、プロセッサチップ１１２が配線１１１０を介して第３のメモリチップ１１０２に結合されることを可能にするように構成されたピンのセット１１０９を有する。
いくつかの実施形態では、第３のメモリチップ１１０２は、複数のＮＶＲＡＭセルを含むＮＶＲＡＭチップであり得る、またはそれを含むことができる。複数のＮＶＲＡＭセルは、複数の３Ｄ ＸＰｏｉｎｔメモリセルであり得る、またはそれらを含むことができる。いくつかの実施形態では、第３のメモリチップ１１０２は、複数のＤＲＡＭセルを含むＤＲＡＭチップであり得る、またはそれを含むことができる。
別の言い方をすれば、システム１１００は、マイクロチップのストリング内に、第１のメモリチップ９０２、第２のメモリチップ９２６、第３のメモリチップ１１０２、及びプロセッサチップ１１１２を含む。マイクロチップのストリングにおいて、プロセッサチップ１１１２は、第３のメモリチップ１１０２を介して第１のメモリチップ９０２に接続されている。そして、第１のメモリチップ９０２は、第２のメモリチップと第３のメモリチップとの間にある。第１のメモリチップ９０２は、第３のメモリチップ１１０２を介してプロセッサチップ１１１２から送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域９０８を含む。第１のメモリチップ９０２はまた、事前定義されたメモリ領域９０８に格納されたプログラムデータに従って第２のメモリチップ９２６からデータを読み取り、第２のメモリチップ９２６にデータを書き込むために、第２のメモリチップ９２６へのアクセスを容易にするように構成されたプログラム可能なエンジン９１０を含む。プロセッサチップ１１１２は、第３のメモリチップ１１０２を介して第１のメモリチップ９０２の事前定義されたメモリ領域９０８にデータを書き込むことによって、プログラム可能なエンジン９１０をプログラムするように構成することができる。
また、図１１に示すように、第３のメモリチップ１１０２は、第１のメモリチップ９０２のためのキャッシュ１１１４を含むことができる。そのような実施形態では、プロセッサチップ１１１２は、第１のメモリチップ９０２のためのキャッシュ１１１４を介して事前定義されたメモリ領域９０８にデータを書き込むことによって、プログラム可能なエンジン９１０をプログラムするように構成することができる。
一般に、図９～図１１に示される実施形態及び他の実施形態に関して、第１のメモリチップ９０２は、マイクロチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域９０８を含む（たとえば、図９～図１０に示されるプロセッサチップ９２４及び図１１に示される第３のメモリチップ１１０２を参照）。第１のメモリチップ９０２はまた、事前定義されたメモリ領域９０８に格納されたプログラムデータに従って第２のメモリチップ９２６からデータを読み取り、第２のメモリチップ９２６にデータを書き込むために、第２のメモリチップ９２６へのアクセスを容易にするように構成されたプログラム可能なエンジン９１０を含む。そのような実施形態では、事前定義されたメモリ領域９０８は、プログラム可能なエンジン９１０のコマンドキュー９１２として構成された部分を含むことができ、プログラム可能なエンジン９１０は、コマンドキュー９１２に従って第２のメモリチップ９２６へのアクセスを容易にするように構成することができる。また、第１のメモリチップ９０２は、コマンドキュー９１２を制御するように構成された、事前定義されたメモリ領域９０８に格納されたプログラムデータの一部を含むことができる。第１のメモリチップ９０２はまた、第２のメモリチップ９２６に移動されるデータを格納するように構成されたメモリ９１４の一部を含むことができ、メモリ９１４の一部に格納されたデータは、コマンドキュー９１２に従って移動することができる。
一般に、図９～図１１に示される実施形態及び他の実施形態に関して、システム９００、１０００、または１１００のうちの１つなどのシステムは、第１のメモリチップ９０２、第２のメモリチップ９２６、及びマイクロチップ（たとえば、図９～図１０に示されるプロセッサチップ９２４、及び図１１に示される第３のメモリチップ１１０２を参照）を含む。そのような実施形態では、第１のメモリチップ９０２は、マイクロチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域９０８、及び事前定義されたメモリ領域９０８に格納されたプログラムデータに従って第２のメモリチップ９２６からデータを読み取り、第２のメモリチップ９２６にデータを書き込むために、第２のメモリチップ９２６へのアクセスを容易にするように構成されたプログラム可能なエンジン９１０を含む。マイクロチップは、第１のメモリチップ９０２の事前定義されたメモリ領域９０８にデータを書き込むことによって、プログラム可能なエンジン９１０をプログラムするように構成される。同様に、そのような実施形態では、事前定義されたメモリ領域９０８は、プログラム可能なエンジン９１０のコマンドキュー９１２として構成された部分を含むことができ、プログラム可能なエンジン９１０は、コマンドキュー９１２に従って第２のメモリチップ９２６へのアクセスを容易にするように構成することができる。また、事前定義されたメモリ領域９０８に格納されたプログラムデータの一部は、コマンドキュー９１２を制御するように構成することができる。そして、第１のメモリチップ９０２はまた、第２のメモリチップ９２６に移動されるデータを格納するように構成されたメモリ９１４の一部を含むことができ、メモリ９１４の一部に格納されたデータは、コマンドキュー９１２に従って移動することができる。
そのような実施形態では、マイクロチップは、プロセッサチップ（たとえば、プロセッサチップ９２４を参照）または第３のメモリチップ（たとえば、第３のメモリチップ１１０２を参照）である。マイクロチップが第３のメモリチップであるとき、プロセッサチップ（たとえば、プロセッサチップ１１１２を参照）は、第３のメモリチップ（たとえば、第３のメモリチップ１１０２を参照）を介して第１のメモリチップ９０２の事前定義されたメモリ領域９０８にデータを書き込むことによって、プログラム可能なエンジン９１０をプログラムするように構成することができる。そのような例では、第３のメモリチップは、第１のメモリチップ９０２のためのキャッシュ（たとえば、第１のメモリチップ９０２のためのキャッシュ１１１４を参照）を含むことができ、プロセッサチップは、第１のメモリチップ９０２のためのキャッシュ１１１４を介して第１のメモリチップ９０２の事前定義されたメモリ領域９０８にデータを書き込むことによって、プログラム可能なエンジン９１０をプログラムするように構成することができる。
いくつかの実施形態では、第１のメモリチップ９０２の１つまたは複数のインスタンス（図９～図１１に示されるメモリチップ９０２の異なるインスタンスなど）は、図１～図３に示されるメモリチップ１０２のストリングの柔軟なプロビジョニングにおいて１つまたは複数のメモリチップとして使用することができる。また、第１のメモリチップ９０２の１つまたは複数のインスタンスは、図４に示されるメモリチップ４０２のストリングの柔軟なプロビジョニングにおいて１つまたは複数のメモリチップとして使用することができる。さらに、プログラム可能なエンジン９１０を備えた第１のメモリチップ９０２は、図６～図８に示されるデータムーバー６０８を有するメモリチップ６０２であり得る、それを含むことができる、またはそれに含まれる場合がある。たとえば、プログラム可能なエンジン９１０はデータムーバー６０８を提供できる。
また、システム９００、１０００、及び１１００の少なくとも部分は、図１～図３に示されるメモリチップ１０２のストリングに含まれる場合がある。
いくつかの実施形態では、第１のメモリチップ９０２は、メモリチップ１０２のストリング内の第１のメモリチップ１０４または第２のメモリチップ１０６であり得る、またはそれを含むことができる。そのような実施形態では、たとえば、プロセッサチップ９２４または１１１２は、図２に示されるプロセッサチップ２０２または図３に示されるメモリコントローラチップ３０２であり得る、またはそれを含むことができる。また、いくつかの実施形態では、第３のメモリチップ１１０２は、メモリチップ１０２のストリング内の第１のメモリチップ１０４または第２のメモリチップ１０６であり得る、またはそれを含むことができる。そのような実施形態では、たとえば、プロセッサチップ９２４または１１１２は、図２に示されるプロセッサチップ２０２または図３に示されるメモリコントローラチップ３０２であり得る、またはそれを含むことができる。
いくつかの実施形態では、システム９００、１０００、及び１１００のうちの任意の１つまたは複数のメモリチップは、図５に示されるメインメモリ５０８及び／またはデータストレージシステム５１２に含まれる場合がある。そのような実施形態及び他の実施形態では、システム９００、１０００、及び１１００のいずれか１つまたは複数のプロセッサチップは、図５に示されるプロセッサ５０６であり得る、その一部であり得る、またはそれを含むことができる。
メモリチップ６０２と同様に、システム９００、１０００、及び１１００のいずれか１つまたは複数のメモリチップの任意の１つまたは複数は、メモリチップに、またはメモリチップを介して移動されるデータを保護するための暗号化エンジン及び／または認証ゲートキーパーを含むことができる（たとえば、図８に示される暗号化エンジン８０２及びゲートキーパー８０４を参照）。また、メモリチップ６０２と同様に、システム９００、１０００、及び１１００のうちの任意の１つまたは複数の任意の１つまたは複数のメモリチップは、データムーバー６０８などのデータムーバーを含むことができる。
また、本明細書で説明されるメモリチップのいずれか１つは、図９～図１１に示される第１のメモリチップ９０２の１つまたは複数の態様を含むことができる。たとえば、本明細書で説明されるメモリチップの任意の１つまたは複数は、事前定義されたメモリ領域９０８、プログラム可能なエンジン９１０、及びコマンドキュー９１２を含むことができる。
前述の明細書では、本開示の実施形態は、その特定の例示的な実施形態を参照して説明されてきた。以下の特許請求の範囲に述べる本開示の実施形態のより広い趣旨及び範囲から逸脱することなく、様々な変更を加えることができることが明らかである。したがって、明細書及び図面は限定的な意味ではなく例示的な意味で考慮されるべきである。
プロセッサチップまたはＳｏＣ用のメモリのメモリチップのストリング内の第２のメモリチップは、メモリチップのストリング内の第３のメモリチップ（たとえば、フラッシュメモリチップ）にアクセスするためのバッファとして、たとえば第１のメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に構成できる部分を含むことができる。第２のメモリチップ内のメモリユニットの一部は、第３のメモリチップにアクセスするためのバッファとして使用することができる。また、第２のメモリチップは、たとえば第１のメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に、論理から物理へのアドレスマッピングのためのテーブル（論理から物理へのテーブル）として、または一般的な論理から物理へのアドレスマッピングとして構成できる部分を含むことができる。第２のメモリチップのメモリユニットの一部は、論理から物理へのアドレスマッピングに使用することができる。
メモリ（たとえば、メモリシステム１００または４００を参照）内では、第１のメモリチップ（たとえば、第１のメモリチップ１０４またはメモリチップ４０４ａもしくは４０４ｂの１つを参照）は、プロセッサチップ、ＳｏＣ、またはメモリコントローラチップ（たとえば、プロセッサチップ２０２及びメモリコントローラチップ３０２を参照）が、第２のメモリチップを認識することなく第１及び第２のメモリチップのストリングの利点を得るように、第２のメモリチップ（たとえば、第２のメモリチップ１０６またはメモリチップ４０６ａもしくは４０６ｂの１つを参照）と直接配線することができ、第２のメモリチップと相互作用することができる。そして、第２のメモリチップ（たとえば、第２のメモリチップ１０６またはメモリチップ４０６ａもしくは４０６ｂの１つを参照）は、プロセサチップ、ＳｏＣ、またはメモリコントローラチップが、第１のメモリチップの下流の複数のチップを認識し、それらと相互作用することなく、複数のメモリチップのストリング（たとえば、メモリチップ１０２のストリングまたはメモリチップ４０２のグループのストリングを参照）の利点を得るように、第３のメモリチップ（たとえば、第３のメモリチップ１０８またはメモリチップ４０８ａもしくは４０８ｂの１つを参照）などに直接配線することができる。また、いくつかの実施形態では、ストリング内の各チップは、さらに上流または下流のチップを認識することなく、ストリング内のすぐ上流のチップ及び下流のチップを認識し、それらと相互作用する。
プロセッサチップまたはＳｏＣ用のメモリのメモリチップのストリング内の第２のメモリチップは、たとえば第１のメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に、ストリング内の第３のメモリチップ（たとえば、フラッシュメモリチップ）にアクセスするためのバッファ（たとえば、第３のメモリチップのためのバッファ１１６を参照）として構成できる部分を含むことができる。第２のメモリチップ内のメモリユニットの一部は、第３のメモリチップにアクセスするためのバッファとして使用することができる。また、第２のメモリチップは、たとえば第１のメモリチップによって直接的に、及びプロセッサチップまたはＳｏＣによって間接的に、論理から物理へのアドレスマッピングのためのテーブル（論理から物理へのテーブル）として、または一般的な論理から物理へのアドレスマッピング（たとえば、論理から物理へのマッピング１１８を参照）として構成できる部分を含むことができる。第２のメモリチップのメモリユニットの一部は、論理から物理へのアドレスマッピングに使用することができる。
図１１では、第１のメモリチップ９０２は、第１のメモリチップ９０２が配線１１０６を介して第３のメモリチップ１１０２に結合されることを可能にするように構成されたピンのセット１１０４を含む。また示されるように、第３のメモリチップ１１０２は、第３のメモリチップ１１０２が配線１１０６を介して第１のメモリチップ９０２に結合されることを可能にするように構成されたピンのセット１１０５を有する。図９及び図１０に示される実施形態と同様に、第１のメモリチップ９０２はまた、第１のメモリチップ９０２が、配線１１０６とは別個である第２の配線９３６を介して第２のメモリチップ９２６に結合されることを可能にするように構成された第２のピンのセット９０６を含む。また示されるように、第３のメモリチップ１１０２は、第３のメモリチップ１１０２が配線１１１０を介してプロセッサチップ１１１２に結合されることを可能にするように構成されたピンのセット１１０８を有する。そして、プロセッサチップ１１１２は、プロセッサチップ１１１２が配線１１１０を介して第３のメモリチップ１１０２に結合されることを可能にするように構成されたピンのセット１１０９を有する。

Claims (20)

  1. メモリチップであって、
    マイクロチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域と、
    前記事前定義されたメモリ領域に格納されたプログラムデータに従って第２のメモリチップからデータを読み取り、前記第２のメモリチップにデータを書き込むために、前記第２のメモリチップへのアクセスを容易にするように構成されたプログラム可能なエンジンと
    を備える、前記メモリチップ。
  2. 前記事前定義されたメモリ領域が、前記プログラム可能なエンジンのコマンドキューとして構成された部分を備え、
    前記プログラム可能なエンジンが、前記コマンドキューに従って前記第２のメモリチップへのアクセスを容易にするように構成される、請求項１に記載のメモリチップ。
  3. 前記事前定義されたメモリ領域に格納された前記プログラムデータの一部が、前記コマンドキューを制御するように構成される、請求項２に記載のメモリチップ。
  4. 前記第２のメモリチップに移動されるデータを格納するように構成されたメモリの一部を備え、
    前記メモリの一部に格納されたデータが、前記コマンドキューに従って移動される、請求項３に記載のメモリチップ。
  5. 前記メモリチップが、第１の配線を介して前記マイクロチップに結合されることを可能にするように構成された第１のピンのセットと、
    前記メモリチップが、前記第１の配線とは別個である第２の配線を介して前記第２のメモリチップに結合されることを可能にするように構成された第２のピンのセットと
    を備え、
    前記プログラム可能なエンジンが、前記事前定義されたメモリ領域に格納されたプログラムデータに従って前記第２のメモリチップからデータを読み取り、前記第２のメモリチップにデータを書き込むために、前記第２のピンのセットを介して、前記第２のメモリチップへのアクセスを容易にするように構成される
    請求項４に記載の前記メモリチップ。
  6. 前記メモリチップが、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）チップであり、
    前記メモリチップが、複数のＮＶＲＡＭセルを備える、請求項１に記載のメモリチップ。
  7. 前記複数のＮＶＲＡＭセルが複数の３Ｄ ＸＰｏｉｎｔメモリセルである、請求項６に記載のメモリチップ。
  8. 前記メモリチップが、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップであり、
    前記メモリチップが、複数のＤＲＡＭセルを備える、請求項１に記載のメモリチップ。
  9. 前記メモリチップが、フラッシュメモリチップであり、
    前記メモリチップが、複数のフラッシュメモリセルを備える、請求項１に記載のメモリチップ。
  10. システムであって、
    第１のメモリチップと、
    第２のメモリチップと、
    マイクロチップと
    を備え、
    前記第１のメモリチップが、
    前記マイクロチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域と、
    前記事前定義されたメモリ領域に格納されたプログラムデータに従って前記第２のメモリチップからデータを読み取り、前記第２のメモリチップにデータを書き込むために、前記第２のメモリチップへのアクセスを容易にするように構成されたプログラム可能なエンジンと、を備え、
    前記マイクロチップが、前記第１のメモリチップの前記事前定義されたメモリ領域にデータを書き込むことによって前記プログラム可能なエンジンをプログラムするように構成される
    前記システム。
  11. 前記事前定義されたメモリ領域が、前記プログラム可能なエンジンのコマンドキューとして構成された部分を備え、
    前記プログラム可能なエンジンが、前記コマンドキューに従って前記第２のメモリチップへのアクセスを容易にするように構成される、請求項１０に記載のシステム。
  12. 前記事前定義された領域に格納された前記プログラムデータの一部が前記コマンドキューを制御するように構成される、請求項１１に記載のシステム。
  13. 前記第１のメモリチップが、前記第２のメモリチップに移動されるデータを格納するように構成されたメモリの一部を備え、
    前記メモリの一部に格納されたデータが、前記コマンドキューに従って移動される、請求項１２に記載のシステム。
  14. 前記第１のメモリチップが、
    前記第１のメモリチップが、第１の配線を介して前記マイクロチップに結合されることを可能にするように構成された第１のピンのセットと、
    前記第１のメモリチップが、前記第１の配線とは別個である第２の配線を介して前記第２のメモリチップに結合されることを可能にするように構成された第２のピンのセットと
    を備え、
    前記プログラム可能なエンジンが、前記事前定義されたメモリ領域に格納されたプログラムデータに従って前記第２のメモリチップからデータを読み取り、前記第２のメモリチップにデータを書き込むために、前記第２のピンのセットを介して、前記第２のメモリチップへのアクセスを容易にするように構成される
    請求項１３に記載の前記システム。
  15. 前記マイクロチップがプロセッサチップである、請求項１４に記載のシステム。
  16. 前記マイクロチップが第３のメモリチップである、請求項１４に記載のシステム。
  17. プロセッサチップが、前記第３のメモリチップを介して前記第１のメモリチップの前記事前定義されたメモリ領域にデータを書き込むことによって前記プログラム可能なエンジンをプログラムするように構成される、請求項１６に記載のシステム。
  18. 前記第３のメモリチップが、前記第１のメモリチップのためのキャッシュを備え、
    前記プロセッサチップが、前記第１のメモリチップのための前記キャッシュを介して前記第１のメモリチップの前記事前定義されたメモリ領域にデータを書き込むことによって前記プログラム可能なエンジンをプログラムするように構成される、請求項１７に記載のシステム。
  19. システムであって、
    第１のメモリチップと、
    第２のメモリチップと、
    第３のメモリチップと、
    前記第３のメモリチップを介して前記第１のメモリチップに接続されたプロセッサチップと
    を備え、
    前記第１のメモリチップが、
    前記第３のメモリチップを介して前記プロセッサチップから送信されたプログラムデータを格納するように構成された事前定義されたメモリ領域と、
    前記事前定義されたメモリ領域に格納されたプログラムデータに従って前記第２のメモリチップからデータを読み取り、前記第２のメモリチップにデータを書き込むために、前記第２のメモリチップへのアクセスを容易にするように構成されたプログラム可能なエンジンと
    を備え、
    前記プロセッサチップが、前記第３のメモリチップを介して前記第１のメモリチップの前記事前定義されたメモリ領域にデータを書き込むことによって前記プログラム可能なエンジンをプログラムするように構成される
    前記システム。
  20. 前記第３のメモリチップが、前記第１のメモリチップのためのキャッシュを備え、
    前記プロセッサチップが、前記第１のメモリチップのための前記キャッシュを介して前記事前定義されたメモリ領域にデータを書き込むことによって前記プログラム可能なエンジンをプログラムするように構成される、請求項１９に記載のシステム。

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