JP2013197851A

JP2013197851A - 光電変換装置

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Publication number: JP2013197851A
Application number: JP2012062484A
Authority: JP
Inventors: Koji Maeda; 康次前田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2012-03-19
Filing date: 2012-03-19
Publication date: 2013-09-30
Also published as: US20130240713A1

Abstract

【課題】最大値及び最小値のダイナミックレンジを広げることができる光電変換装置を提供することを課題とする。
【解決手段】光電変換装置は、入射光に応じた信号を出力する複数の画素（１０１）と、前記複数の画素の出力信号を入力し、第１の基準電位を基に複数のドレイン接地ＮＭＯＳトランジスタを通して、前記複数の画素の出力信号のうちの最大値を出力する最大値検出部（１０４）と、前記複数の画素の出力信号を入力し、第２の基準電位を基に複数のドレイン接地ＰＭＯＳトランジスタを通して、前記複数の画素の出力信号のうちの最小値を出力する最小値検出部（１０５）とを有することを特徴とする。
【選択図】図１

Description

本発明は、光電変換装置に関する。

カメラに用いられるオートフォーカスセンサ（以下ＡＦセンサと称す）として、複数の画素の最大値及び最小値を検出する機能を備える光電変換装置が知られている。１行の画素のそれぞれを電圧フォロワを介して出力線に接続する構成において、１行分の電圧フォロワを同時に出力線に接続することで１行の中の最大値あるいは最小値を出力することが特許文献１に記載されている。

特開２０００−１８０７０６号公報

ＡＦセンサでは、消費電力低減のために電源電圧の低電圧化が進んでいる。それに伴い、回路の動作電圧範囲が狭まり、信号のダイナミックレンジも狭くなるという課題がある。特に、最大値検出手段と最小値検出手段の出力はドレイン接地増幅回路の形式をとっており、それぞれグランド電位又は電源電圧からトランジスタのしきい値電圧分だけ動作電圧範囲が狭まるため、電源の低電圧化によるダイナミックレンジの狭小化が顕著である。

本発明は上記課題を鑑みたものであり、最大値及び最小値のダイナミックレンジを広げることができる光電変換装置を提供することを目的とする。

本発明の光電変換装置は、入射光に応じた信号を出力する複数の画素と、前記複数の画素の出力信号を入力し、第１の基準電位を基に複数のドレイン接地ＮＭＯＳトランジスタを通して、前記複数の画素の出力信号のうちの最大値を出力する最大値検出部と、前記複数の画素の出力信号を入力し、第２の基準電位を基に複数のドレイン接地ＰＭＯＳトランジスタを通して、前記複数の画素の出力信号のうちの最小値を出力する最小値検出部とを有することを特徴とする。

本発明によれば、最大値と最小値のダイナミックレンジを広げることができる。

第１の実施形態に係る光電変換装置を示す回路図である。第１の実施形態に係る光電変換装置の動作を説明するタイミング図である。ピーク回路とボトム回路とクランプ部の入出力特性を説明する図である。第２の実施形態に係る光電変換装置を示す回路図である。第２の実施形態に係る光電変換装置の動作を説明するタイミング図である。第３の実施形態に係る光電変換装置を示す回路図である。

（第１の実施形態）
図１、図２及び図３（ａ）〜（ｃ）を参照しながら、本発明の第１の実施形態に係る光電変換装置を説明する。光電変換装置１００は、複数の画素１０１と、最大値検出部１０４と、最小値検出部１０５と、演算回路１０８とを有する。複数の画素１０１は、それぞれ、入射光に応じた信号を出力する。各画素１０１は、入射光に応じて、光電変換により電荷を生成する光電変換素子１１３と、リセットスイッチ１１２と、差動アンプ１１４とを有する。複数の画素１０１は、例えばライン状に配列されている。本実施形態では、光電変換素子１１３であるフォトダイオードのカソードが電源電位ＶＤＤのノードに接続され、アノードがリセットスイッチ１１２を介してリセット電位（ＶＲＥＳ）１１１に接続されるとともに、差動アンプ１１４の非反転入力端子に接続される。ここでは、差動アンプ１１４を電圧フォロワとして用いたものを例示しているが、例えばドレイン接地回路など、これ以外の形式の増幅器であってもよい。

最大値検出部１０４は、複数のピーク回路１０２と、最大値出力線１４１と、定電流源１４２とを有する。ピーク回路１０２の出力ノードは、最大値出力線１４１に接続される。定電流源１４１は、一方の端子がグランド電位ノードに接続され、他方の端子が最大値出力線１４１に接続される。ピーク回路１０２は、クランプ容量１２１と、クランプスイッチ１２２と、第１の基準電位（ＶＧＲ１）１２３（例えばグランド電位）のノードと、差動アンプ１２４と、ドレイン接地ＮＭＯＳトランジスタ１２５とを有する。クランプ容量１２１は、一方の端子が画素１０１の出力ノードに接続され、他方の端子が差動アンプ１２４の非反転入力端子、及びクランプスイッチ１２２を介して第１の基準電位ＶＧＲ１のノードに接続される。ドレイン接地ＮＭＯＳトランジスタ１２５は、ドレイン端子が電源電位ＶＤＤのノードに接続され、ゲート端子が差動アンプ１２４の出力端子と接続され、ソース端子が差動アンプ１２４の反転入力端子、及び最大値出力線１４１に接続される。最大値検出部１０４は、複数の画素１０１の出力信号を入力し、第１の基準電位ＶＧＲ１を基に複数のドレイン接地ＮＭＯＳトランジスタ１２５を通して、複数の画素１０１の出力信号のうちの最大値を出力する。具体的には、最大値検出部１０４は、複数のドレイン接地ＮＭＯＳトランジスタ１２５の出力ノードを最大値出力線１４１に接続することにより最大値を出力する。

最小値検出部１０５は、複数のボトム回路１０３と、最小値出力線１５１と、定電流源１５２とを有する。ボトム回路１０３の出力ノードは、最小値出力線１５１に接続される。定電流源１５２は、一方の端子が電源電位ＶＤＤのノードに接続され、他方の端子が最小値出力線１５１に接続される。ボトム回路１０３は、クランプ容量１３１と、クランプスイッチ１３２と、第２の基準電位（ＶＧＲ２）１３３（例えばしきい値電圧Ｖｔｈ以上の電位）のノードと、差動アンプ１３４と、ドレイン接地ＰＭＯＳトランジスタ１３５とを有する。クランプ容量１３１は、一方の端子が画素１０１の出力ノードに接続され、他方の端子が差動アンプ１３４の非反転入力端子、及びクランプスイッチ１３２を介して第２の基準電位ＶＧＲ２のノードに接続される。ドレイン接地ＰＭＯＳトランジスタ１３５は、ドレイン端子がグランド電位ノードに接続され、ゲート端子が差動アンプ１３４の出力端子に接続され、ソース端子が差動アンプ１３４の反転入力端子、及び最小値出力線１５１に接続される。最小値検出部１０５は、複数の画素１０１の出力信号を入力し、第２の基準電位ＶＧＲ２を基に複数のドレイン接地ＰＭＯＳトランジスタ１３５を通して、複数の画素１０１の出力信号のうちの最小値を出力する。具体的には、最小値検出部１０５は、複数のドレイン接地ＰＭＯＳトランジスタ１３５の出力ノードを最小値出力線１５１に接続することにより最小値を出力する。

演算回路１０８は、クランプ部１０６と、差動増幅器１０７とを有する。クランプ部１０６は、クランプ容量１６１と、クランプスイッチ１６２と、第２の基準電位（ＶＧＲ２）１３３のノードとを有する。クランプ容量１６１は、一方の端子が最大値出力線１４１に接続され、他方の端子がクランプスイッチ１６２を介して第２の基準電位ＶＧＲ２のノード、及び差動アンプ１６４の非反転入力端子に接続される。差動増幅器１０７は、抵抗１７１，１７２，１７３，１７４と、差動アンプ１７５と、差動増幅器１０７の出力の基準電位（ＶＲＥＦ）１７６のノードとを有する。抵抗１７１は、一方の端子が最小値出力線１５１に接続され、他方の端子が差動アンプ１７５の反転入力端子及び抵抗１７３を介して差動アンプ１７５の出力端子に接続される。抵抗１７２は、一方の端子がクランプ部１０６に含まれる差動アンプ１６４の出力端子及び反転入力端子に接続され、他方の端子が差動アンプ１７５の非反転入力端子、及び抵抗１７４を介して差動増幅器１０７の出力の基準電位１７６のノードに接続される。

次に、図２を参照しながら、図１の光電変換装置１００の動作を説明する。図２のタイミング図において、１１２、１２２、１３２、１６２は、図１において同じ符号を付されたスイッチに与えられる制御信号を表している。各スイッチは、制御信号がハイレベルの時にオン、すなわち導通状態となり、制御信号がローレベルの時にはオフ、すなわち非導通状態になるものとする。

まず、時刻Ｔ１において、リセットスイッチ１１２及びクランプスイッチ１２２，１３２，１６２がオンし、光電変換素子１１３のアノード、すなわち差動アンプ１１４の非反転入力端子がリセット電位１１１によってリセットされる。このとき、最大値出力線１４１及び、最小値出力線１５１から出力される信号が、最大値検出部１０４及び最小値検出部１０５の基準信号になる。

次に、時刻Ｔ２において、クランプスイッチ１６２がオフされ、クランプ容量１６１に、最大値検出部１０４の基準信号と第２の基準電位ＶＧＲ２との電位差が保持される。

次に、時刻Ｔ３において、リセットスイッチ１１２はオフされる。スイッチ１１２がオフされると、チャージインジェクションにより、光電変換素子１１３のアノード電位がリセット電位１１１から変動し、電荷蓄積を開始する。光電変換素子１１３が光を受けると、光電変換素子１１３の光電変換により発生した電荷によって光電変換素子１１３のアノード電位が上昇する。

次に、時刻Ｔ４において、クランプスイッチ１２２及び１３２がオフされ、クランプ容量１２１に、画素１０１の出力電位と第１の基準電位ＶＧＲ１の電位差が保持される。また、クランプ容量１３１に、画素１０１の出力電位と第２の基準電位ＶＧＲ２の電位差が保持される。この際、画素１０１の出力電位には、リセットスイッチ１１２のチャージインジェクションによる電位変動分が含まれており、電位変動分もクランプすることができる。時刻Ｔ４で、差動アンプ１２４及び１３４の非反転入力端子は、基準電位でのフローティング状態となる。

最大値検出部１０４では、ドレイン接地ＮＭＯＳトランジスタ１２５と定電流源１４２とがドレイン接地増幅回路を構成する。１ラインのピーク回路１０２の出力ノードが全て最大値出力線１４１及び定電流源１４２に接続されるので、１ラインの画素１０１の信号のうちで最も電位が高いものに接続されたピーク回路１０２内のドレイン接地ＮＭＯＳトランジスタ１２５のみがオンする。従って、最大値出力線１４１には、１ラインの画素１０１から出力される信号のうちの最大値が現れる。光電変換装置１００は、このときの最大値出力線１４１の電位を最大値として、最大値検出部１０４から出力する。

最小値検出部１０５では、ドレイン接地ＰＭＯＳトランジスタ１３５と定電流源１５２とがドレイン接地増幅回路を構成する。１ラインのボトム回路１０３の出力ノードが全て最小値出力線１５１及び定電流源１５２に接続されるので、１ラインの画素１０１の信号のうちで最も電位が低いものに接続されたボトム回路１０３内のドレイン接地ＰＭＯＳトランジスタ１３５のみがオンする。従って、最小値出力線１５１には、１ラインの画素１０１から出力される信号のうちの最小値が現れる。光電変換装置１００は、このときの最小値出力線１５１の電位を最小値として、最小値検出部１０５から出力する。

演算回路１０８では、最大値検出部１０４の出力と最小値検出部１０５の出力の基準電位をそろえるために、最大値検出部１０４の出力をクランプ容量１６１の一方の端子に入力する。クランプ容量１６１には、第１の基準電位と第２の基準電位の電位差が記憶されているので、クランプ容量１６２の他方の端子には第２の基準電位を基にした最大値信号が出力される。

差動増幅回路１０７は、第２の基準電位を基にした最大値と最小値を入力し、最大値と最小値の差分信号を増幅して、基準電位１７６を基準として出力する。

次に、図３（ａ）〜（ｃ）を参照しながら、光電変換装置１００のダイナミックレンジについて説明する。光電変換装置１００に含まれるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧はともにＶｔｈとする。

図３（ａ）は、ピーク回路１０２に含まれる差動アンプ１２４とドレイン接地ＮＭＯＳトランジスタ１２５から構成される出力バッファ回路の入出力特性を示す図である。この出力バッファ構成が正常に動作するためには、ドレイン接地ＮＭＯＳトランジスタ１２５のゲート及びソース間にしきい値電圧Ｖｔｈ以上の電位差が必要である。ゲート電位の上限は電源電位ＶＤＤなので、ソース出力電位の上限はＶＤＤ−Ｖｔｈとなる。そのため、正常動作範囲は、グランド電位（０Ｖ）から電位ＶＤＤ−Ｖｔｈまでの範囲となる。

図３（ｂ）は、ボトム回路１０３に含まれる差動アンプ１３４とドレイン接地ＰＭＯＳトランジスタ１３５から構成される出力バッファ回路の入出力特性を示す図である。この出力バッファ構成が正常に動作するためには、ドレイン接地ＰＭＯＳトランジスタ１３５のゲート及びソース間にしきい値電圧Ｖｔｈ以上の電位差が必要である。ゲート電位の下限はグランド電位なので、ソース出力電位の下限はＶｔｈとなる。そのため、正常動作範囲は、しきい値電圧Ｖｔｈから電源電位ＶＤＤまでの範囲となる。

上記のように、図３（ａ）のピーク回路１０２に含まれるバッファ回路の正常動作範囲と、図３（ｂ）のボトム回路１０３に含まれるバッファ回路の正常動作範囲は異なっている。そこで、ピーク回路１０２に含まれる第１の基準電位ＶＧＲ１はグランド電位に、ボトム回路１０３に含まれる第２の基準電位ＶＧＲ２はＶｔｈに設定することで、最大値信号と最小値信号それぞれのダイナミックレンジを最も広くすることができる。このように、第１の基準電位ＶＧＲ１は、第２の基準電位ＶＧＲ２よりも低いことが好ましい。

しかし、最大値信号と最小値信号の基準電位が異なると、差動増幅器１０７で差分信号を演算することが困難になる。また、差分信号にゲインをかける場合には基準電位の差にもゲインがかかり、差動増幅器１０７の出力信号のダイナミックレンジが狭くなってしまう。よって、差動増幅器１０７の入力前に基準電位の差をなくすことが望ましい。そこで、クランプ部１０６にて第１の基準電位を第２の基準電位にクランプすることで、第２の基準電位を基にした最大値信号を出力する。それにより、差動増幅回路１０７は、第２の基準電位を基にした最大値と最小値を入力するので、同じ基準電位に基づく最大値と最小値の差分信号を増幅して出力することができる。クランプ部１０６は、基準電位制御部であり、最大値出力線１４１の最大値及び最小値出力線１５１の最小値を入力し、最大値の基準電位と最小値の基準電位との電位差を小さくする。差動増幅器１０７は、差分演算部であり、上記の電位差が小さくされた最大値と最小値との差分を演算する。

図３（ｃ）は、クランプ部１０６に含まれる差動アンプ１６４で構成される電圧バッファ回路の入出力特性を示す図である。差動アンプ１６４をRail-to-Railで設計すれば、入出力範囲はグランド電位（０Ｖ）から電源電位ＶＤＤまでの範囲となる。そのため、クランプ後の最大値及び最小値のダイナックレンジを広くすることができる。

本実施形態では、最大値出力線１４１及び最小値出力線１５１を駆動する負荷として、定電流源１４２及び１５２を用いたが、定電流源１４２及び１５２の代わりに抵抗負荷を用いてもよい。本実施形態では、第１の基準電位ＶＧＲ１を第２の基準電位ＶＧＲ２でクランプして基準電位を合わせる場合を例にとって説明した。すなわち、クランプ部１０６は、最大値出力線１４１の最大値の基準電位を第２の基準電位ＶＧＲ２にクランプする。しかし、本実施形態はこれに限定されない。例えば、第２の基準電位ＶＧＲ２を第１の基準電位ＶＧＲ１でクランプすることを考える。クランプ容量１６１の一方の端子に最小値検出手段１０５の出力ノードを接続し、もう一方の端子にスイッチ１６２を介して第１の基準電位ＶＧＲ１のノードを接続する。それにより、最小値信号を第１の基準電位ＶＧＲ１を基に出力するようにしてもよい。すなわち、クランプ部１０６は、最小値出力線１５１の最小値の基準電位を第１の基準電位ＶＧＲ１にクランプする。この場合でも、最大値と最小値の基準電位は揃うので、差動増幅器１０７が最大値と最小値の差分信号を増幅して出力することができる。

（第２の実施形態）
図４及び図５を参照しながら、本発明の第２の実施形態に係る光電変換装置を説明する。図４の光電変換装置１００と図１の光電変換装置１００との違いは、クランプ容量４６１とクランプスイッチ４６２と差動アンプ４６４が追加された点である。図４において、図１と同じ構成要素には同じ符号を付しているので、以下では図１との相違点を説明する。クランプ容量４６１の一方の端子は最小値出力線１５１に接続され、もう一方の端子はクランプスイッチ４６２を介して第２の基準電位ＶＧＲ２のノード、及び差動アンプ４６４の非反転入力端子に接続される。差動アンプ４６４の出力端子は、反転入力端子及び抵抗１７１に接続される。

次に、図５を参照しながら、第２の実施形態に係る光電変換装置の動作を説明する。本実施形態に係る動作と第１の実施形態に係る動作との相違点は、スイッチ４６２が追加されていることである。クランプ部１０６は、スイッチ４６２をスイッチ１６２と同時にオン／オフさせることで、最小値検出部１０５の基準信号である第２の基準電位ＶＧＲ２に基づく信号を第２の基準電位ＶＧＲ２でクランプする。

本実施形態に特有の効果としては、クランプスイッチ１６２及び４６２をオフするときのチャージインジェクションによるクランプ容量１６１及び４６１に保持される電荷の変動を、最大値信号と最小値信号の両方に等しく与える。それにより、本実施形態は、最大値と最小値の差分信号ではチャージインジェクションの影響をキャンセルすることができ、第１の実施形態の構成と比べて最大値と最小値の差分演算を精度よく行える。

（第３の実施形態）
図６を参照しながら、本発明の第３の実施形態に係る光電変換装置を説明する。図６に示す光電変換装置１００において、図１と同じ構成要素には同じ符号を付しているので、以下では図１との相違点を説明する。図１の画素１０１では差動アンプ１１４の非反転入力端子が光電変換素子１１３のアノードが接続されていたが、図６の画素１０１では、光電変換素子１１３のカソードが差動アンプ１１４の非反転入力端子に接続され、アノードがグランド電位ノードに接続される。この構成では、光電変換素子１１３が光を受けると、差動アンプ１１４の非反転入力端子の電位が低下していく。本実施形態での第１の基準電位ＶＧＲ１は例えば電源電位ＶＤＤであり、第２の基準電位ＶＧＲ２はＶＤＤ−Ｖｔｈ以下の電位であることが望ましい。この場合、第１の基準電位ＶＧＲ１は、第２の基準電位ＶＧＲ２よりも高い。

図１の光電変換素子１１３は、光を受けてホールを集めることで電位が上昇する。図６の光電変換素子１１３は、光を受けて電子を集めることで電位が低下していく。一般に、ホールよりも電子の移動度の方が３倍速いので、本実施形態の方が第１の実施形態よりも画素信号出力の応答性が速くなる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１画素、１０２ピーク回路、１０３ボトム回路、１０４最大値検出部、１０５最小値検出部、１０６クランプ部、１０７差動増幅器、１０８演算回路

Claims

入射光に応じた信号を出力する複数の画素と、
前記複数の画素の出力信号を入力し、第１の基準電位を基に複数のドレイン接地ＮＭＯＳトランジスタを通して、前記複数の画素の出力信号のうちの最大値を出力する最大値検出部と、
前記複数の画素の出力信号を入力し、第２の基準電位を基に複数のドレイン接地ＰＭＯＳトランジスタを通して、前記複数の画素の出力信号のうちの最小値を出力する最小値検出部と
を有することを特徴とする光電変換装置。
さらに、前記最大値及び最小値を入力し、前記最大値の基準電位と前記最小値の基準電位との電位差を小さくする基準電位制御部と、
前記電位差が小さくされた前記最大値と前記最小値との差分を演算する差分演算部とを有することを特徴とする請求項１記載の光電変換装置。
前記基準電位制御部は、前記最大値の基準電位を前記第２の基準電位にクランプするクランプ部を有することを特徴とする請求項２記載の光電変換装置。
前記基準電位制御部は、前記最小値の基準電位を前記第１の基準電位にクランプするクランプ部を有することを特徴とする請求項２記載の光電変換装置。
前記最大値検出部は、前記複数のドレイン接地ＮＭＯＳトランジスタの出力ノードを最大値出力線に接続することにより前記最大値を出力することを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
前記最小値検出部は、前記複数のドレイン接地ＰＭＯＳトランジスタの出力ノードを最小値出力線に接続することにより前記最小値を出力することを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。