JP2013191165A - 電源管理装置及びそれを備えたマイクロプロセッサ、並びに電源管理システム - Google Patents

Abstract

【課題】複数種類のシリアルインターフェースプロトコルに対応するスレーブデバイスなどにおける電源管理装置において、端子数の削減とともに、端子機能切り替え時の不要なデータ変化を抑制する。
【解決手段】複数のシリアルインターフェースを有し、ＣＰＵとのインターフェースとして動作する共用端子を設けた電源管理装置において、上記共用端子は、上記シリアルインターフェースとして動作する。ここで、上記共用端子のシリアルインターフェースをＰＷＭインターフェース又はＳＰＩインターフェースに切り替えて設定する切り替え手段を備える。上記切り替え手段は、割り込み要求中の端子機能変更時には、内部の端子機能選択データの変更は行わず保持し、端子機能の変更のみを行う。
【選択図】図１

Description

本発明は、複数のシリアルインターフェースを有し、ＣＰＵなどのマイクロプロセッサとのインターフェースとして動作する共用端子を備えた電源管理装置とそれを備えたマイクロプロセッサ、並びにそれらを備えた電源管理システムに関する。

近年の情報技術の進展に伴い多種多様な外部装置が提案されている。このような多種多様な外部装置に対応可能な（多種多様な外部装置に接続可能な）デバイスを設計する場合は、それぞれの外部装置のインターフェースに対応するため、デバイス側の端子数増加は避けることができない。

しかしながら、端子数の増加は、チップサイズの増加を招き、最終的にはそのデバイスのコスト増につながるという問題があった。従来、多種多様な外部装置との接続に対する汎用性を高めるため、装置の選択信号を用いて端子の共用を行い、その端子を特定のモードで使いたい場合に端子を切り替えるということが既に知られている。

しかし、今までの共用端子制御方法は、外部装置との入出力を制御しているにすぎなかった。具体的に説明すると、複数種類のプロトコルに対応するシリアルインターフェースを、端子共用で対応するスレーブデバイスの場合、マスターデバイスからの端子切り替え指示によりインターフェースの切り替えを行う。この時、マスターとスレーブ間の通信に支障を来すことはなかったが、スレーブデバイス内部では、インターフェースの切り替えにより不要なデータ変化が発生する問題があった。

例えば特許文献１には、端子共用による端子数の削減の目的で、マイクロプロセッサにアドレス信号又はチップセレクト信号の一方を出力する共用端子を設け、ＣＰＵからの指示に基づいて、共用端子をアドレス信号用として使用するかチップセレクト信号用として使用するかの切り換えを行うことが開示されている。しかし、上述した不要なデータ変化が発生するという問題は解消できていない。

本発明の目的は以上の問題点を解決し、複数種類のシリアルインターフェースプロトコルに対応するスレーブデバイスなどにおける電源管理装置において、端子数の削減とともに、端子機能切り替え時の不要なデータ変化を抑制することができる電源管理装置及びそれを備えたマイクロプロセッサ、並びにそれらを備えた電源管理システムを提供することにある。

第１の発明に係る電源管理装置は、複数のシリアルインターフェースを有し、ＣＰＵとのインターフェースとして動作する共用端子を設けた電源管理装置において、
上記共用端子は、上記シリアルインターフェースとして動作することを特徴とする。

また、第２の発明に係るマイクロプロセッサは、上記電源管理装置を備えたことを特徴とする。

さらに、第３の発明に係る電源管理システムは、上記電源管理装置と、上記ＣＰＵとを備えたことを特徴とする。

従って、本発明によれば、上記共用端子は、上記シリアルインターフェースとして動作し、具体的には、割り込み要求中の端子機能変更時には、デバイス内部の端子機能選択データの変更は行わず保持し、端子機能の変更のみを行うので、端子共用による端子数を削減できるとともに、端子機能の切り替え時の不要なデータ変化を抑制することができる。

本発明の一実施形態に係る電源管理装置２０とその周辺装置の構成を示すブロック図である。 図１の切り替え制御回路７の構成を示すブロック図である。 図２Ａの切り替え制御回路７の選択回路１４の出力データを示すテーブルである。 図１のＣＰＵ３により実行されるプログラムにおけるＳＰＩとＰＷＭとの間の選択について説明するためのフローチャートである。 図１の電源管理装置２０において選択保持無効時の具体的な共用端子の制御を示すタイミングチャートである。 図１の電源管理装置２０において選択保持有効時の具体的な共用端子の制御を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係る電源管理装置２０とその周辺装置の構成を示すブロック図である。本実施形態に係る電源管理装置２０は、共用端子制御に際して、割り込み要求中に発生した、端子機能の切り替え時には、デバイス内部のデータを保持し、不要なデータ変化を抑制することを特徴としている。例えば携帯機器のシステムには、複数の半導体デバイスを備えて構成される。これらの複数の半導体デバイス間は、用途に応じたシリアルバス等を使用した通信を行う。

本発明の実施形態に係る電源管理装置２０は、複数の半導体デバイス１０〜１２へ電源を供給する電源管理装置２０において、２種類のシリアルバス対応のスレーブ機能を備え、プログラムを実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理装置）３からの端子機能選択信号に応答して、割り込み要求状態に応じて、電源回路制御の切り替えを行う切り替え制御回路７を備えたことを特徴としている。

図１において、本実施形態に係る電源管理装置２０は例えば携帯電話装置などの電子機器の電源管理のための装置であって、
（１）共用シリアルバスを介してＣＰＵ３とシリアル通信を行うＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）制御回路１と、
（２）ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）インターフェース制御回路２と、
（３）例えば温度センサ、電圧監視センサなどの割り込み要因検出素子を含み、ＣＰＵ３で実行されるプログラムへ割り込み要求信号を発生する割り込み要因検出回路８と、
（４）電源供給線Ｐ１〜Ｐ２を介して外部の半導体デバイス１０〜１１への電源供給を行うリニアレギュレータ４〜５と、
（５）電源供給線Ｐ３を介して外部の半導体デバイス１２への電源供給を行うスイッチングレギュレータ６と、
（６）スイッチングレギュレータ６のＤＶＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ）制御回路９と、
（７）スイッチングレギュレータ６の制御インターフェース選択を行う切り替え制御回路７とを備えて構成される。

ここで、ＰＷＭは受信専用の単方向シリアルバスで、ＳＰＩは全二重の双方向シリアルバスとする。なお、ＰＷＭインターフェースはスイッチングレギュレータ６のＤＶＳ制御に用いられ、複数制御に使用するＳＰＩよりも高速通信が可能である。

図２Ａは図１の切り替え制御回路７の構成を示すブロック図である。また、図２Ｂは図２Ａの切り替え制御回路７の選択回路１４の出力データを示すテーブルである。

図２Ａにおいて、切り替え制御回路７は、ＳＰＩ側記憶回路１３と、選択回路１４と、ＯＴＰ（ＯｎｅＴｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ１６を有するＤＶＳ機能保持検出回路１５とを備えて構成される。ここで、切り替え制御回路７は、図２Ｂに示すように、ＤＶＳ機能保持検出回路１５からの選択信号に基づいて、図１のＤＶＳ制御回路９から出力されるＤＶＳ制御データと、図１のＳＰＩ制御回路１と汎用バス３１を介して接続されるＳＰＩ側記憶回路１３からの出力データとのうちいずれかのデータを選択して、選択後のデータを電源回路制御データとして出力する選択回路１４を備えたことを特徴としている。図２Ｂにおいて、選択回路１４は、割り込み要求信号が無い場合は端子機能選択の状態で選択を行うが、割り込み要求信号の発生中に端子選択が、端子機能選択信号に基づいて、ＤＶＳ制御データからＳＰＩ側記憶回路１３の出力データへ切り替えられた場合は、ＤＶＳ制御データ選択を保持するＰＷＭ側保持機能を有する。この機能は汎用バス３１を介して入力されるＰＷＭ側保持機能有効信号に基づいて、ＳＰＩを介したレジスタ設定で有効か無効の設定が可能である。また、初期設定状態は、ＯＴＰメモリ１６にあらかじめ格納される。

図３は図１のＣＰＵ３により実行されるプログラムにおけるＳＰＩとＰＷＭとの間の選択について説明するためのフローチャートである。図３において、ＣＰＵ３は、ＤＶＳ制御のみをＰＷＭ通信で行い、その他の命令処理は、ＳＰＩ通信で行う。割り込み要求発生時には、割り込み処理プログラム実行のため、ＤＶＳ制御中でも、即座にＳＰＩ通信へ切り替える。

図４は図１の電源管理装置２０において選択保持無効時の具体的な共用端子の制御を示すタイミングチャートである。

まず、期間Ｔ１において、ＣＰＵ３は、電源管理装置２０の初期設定のため、シリアルバス選択はＳＰＩで、ＣＰＵ３はＳＰＩでシリアル通信を行う。

次いで、期間Ｔ２において、ＣＰＵ３は、半導体デバイス１２のＤＶＳ制御を行うため、端子機能選択をＰＷＭに変更する。これにより、選択回路１４は、半導体デバイス１１のＤＶＳ制御を選択する。この例では、半導体デバイス１１の電圧を０．５Ｖから１．２Ｖへ段階制御している。

さらに、期間Ｔ３において、何らかの割り込み要因が割り込み要因検出回路８により検出され、ＣＰＵ３へ割り込み要求信号が送られる。ＣＰＵ３は割り込み要因を特定するために、端子機能選択をＳＰＩに変更しシリアル通信を行う。このとき、端子機能選択信号に基づく端子機能選択の変更により、選択回路１４は、ＳＰＩを選択する。このため、半導体デバイス１１の電圧はＳＰＩ側記憶回路１４の設定値に制御され、１．２Ｖから０．５Ｖへ不要な電圧降下が発生する。

またさらに、期間Ｔ４において、ＣＰＵ３による割り込み処理プログラムが終了し、割り込み要因はクリアされ、端子機能選択信号に基づく端子機能選択はＰＷＭに戻される。このとき、シリアルバス選択の変更により、選択回路１５は、ＤＶＳ制御を再選択する。このため、半導体デバイス１１の電圧はＳＰＩ側記憶回路１４の設定値に制御され、０．５Ｖから１．２Ｖへ端子機能選択前の電圧に戻される。

図５は図１の電源管理装置２０において選択保持有効時の具体的な共用端子の制御を示すタイミングチャートである。

まず、期間Ｔ１１において、ＣＰＵ３は、電源管理装置２０の初期設定のため、シリアルバス選択はＳＰＩで、ＣＰＵはＳＰＩでシリアル通信を行う。

次いで、期間Ｔ１２において、ＣＰＵ３は、半導体デバイス１２のＤＶＳ制御を行うため、端子機能選択信号に基づいて端子機能選択をＰＷＭに変更する。これにより、選択回路１４は、半導体デバイス１１のＤＶＳ制御を選択する。この例では、半導体デバイス１１の電圧を０．５Ｖから１．２Ｖへ段階制御していることを表している。

さらに、期間Ｔ１３において、何らかの割り込み要因が割り込み要因検出回路８により検出され、ＣＰＵ３へ割り込み要求信号が送られる。ＣＰＵ３は割り込み要因を特定するために、端子機能選択信号に基づいて端子機能選択をＳＰＩに変更し、ＳＰＩでシリアル通信を行う。このとき、端子機能選択が変更されるが、選択回路１５は、ＰＷＭの選択を保持し、ＤＶＳ制御は一時停止状態で、半導体デバイス１１の電圧は１．２Ｖのまま安定する。

またさらに、期間Ｔ１４において、ＣＰＵ３による割り込み処理プログラムが終了し、シリアルバス選択はＰＷＭに戻され、ＤＶＳ制御が再開される。

以上説明したように、本実施形態によれば、上記共用端子は、上記シリアルインターフェースとして動作し、具体的には、割り込み要求中の端子機能変更時には、デバイス内部の端子機能選択データ（例えば、ＤＶＳ制御データ選択）の変更は行わず保持し、端子機能の変更のみを行うので、端子共用による端子数を削減できるとともに、端子機能の切り替え時の不要なデータ変化を抑制することができる。

以上の実施形態においては、電源管理装置２０について説明しているが、本発明はこれに限らず、電源管理装置２０と、ＣＰＵ３とを備えたマイクロプロセッサを構成してもよい。また、上記電源管理装置２０と、ＣＰＵ３とを備えて電源管理システムを構成してもよい。

１…ＳＰＩ制御回路、
２…ＰＷＭインターフェース、
３…ＣＰＵ、
４，５…リニアレギュレータ回路、
６…スイッチングレギュレータ回路、
７…切り替え制御回路、
８…割り込み要求検出回路、
９…ＤＶＳ制御回路、
１０，１１，１２…半導体デバイス、
２０…電源管理装置、
３０…共有シリアルバス、
３１…汎用バス、
Ｐ１，Ｐ２，Ｐ３…電源供給線。

特開２００４−１９２０５１号公報

Claims (5)

1. 複数のシリアルインターフェースを有し、ＣＰＵとのインターフェースとして動作する共用端子を設けた電源管理装置において、
   上記共用端子は、上記シリアルインターフェースとして動作することを特徴とする電源管理装置。
2. 上記共用端子のシリアルインターフェースをＰＷＭインターフェース又はＳＰＩインターフェースに切り替えて設定する切り替え手段をさらに備えたことを特徴とする請求項１記載の電源管理装置。
3. 上記切り替え手段は、割り込み要求中の端子機能変更時には、内部の端子機能選択データの変更は行わず保持し、端子機能の変更のみを行うことを特徴とする請求項２記載の電源管理装置。
4. 請求項１乃至３のうちのいずれか１つに記載の電源管理装置を備えたことを特徴とするマイクロプロセッサ。
5. 請求項１乃至３のうちのいずれか１つに記載の電源管理装置と、上記ＣＰＵとを備えたことを特徴とする電源管理システム。

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