JP2013172517A - Dc−dcコンバータ - Google Patents
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Abstract
【解決手段】DC−DCコンバータ1において、制御回路11は、スイッチング素子TR1のオンおよびオフを切替えることによって出力電圧Voutを制御する。制御回路11は、さらに、インダクタLを流れるインダクタ電流ILが上限値を超えたときにスイッチング素子TR1をオフ状態にする過電流制御を行なう。上記の上限値は、入力電圧Vinと出力電圧Voutとの差の絶対値が大きいほど大きい。
【選択図】図1
Description
[DC−DCコンバータ1の構成]
図1は、この発明の実施の形態1によるDC−DCコンバータ1の構成を示すブロック図である。
変換部10は、いわゆる降圧チョッパと呼ばれる回路であり、入力された直流電圧Vinを降圧することによって出力電圧Voutを生成する。変換部10は、スイッチング素子としてのPMOS(Positive-channel Metal Oxide Semiconductor)トランジスタTR1と、NMOS(Negative-channel MOS)トランジスタTR2と、インダクタLと、平滑用のコンデンサC1と、インダクタ電流ILの検出用の抵抗素子R1とを含む。
制御回路11は、インダクタLを流れるインダクタ電流ILに比例した電圧と、スロープ補償回路14が生成するスロープ電圧との合計電圧(Vsumと記載する)を生成する。さらに制御回路11は、出力電圧Voutに比例した電圧と所定の参照電圧Vrefとの差に基づく誤差電圧Veを生成し、誤差電圧Veと合計電圧Vsumとの比較によってトランジスタTR1をオフ状態に切替える電流モード制御を行なう。具体的に、制御回路11は、誤差アンプEAMPと、スロープ補償回路14と、加算器13と、第1の比較器CMP1と、ORゲート15と、RSフリップフロップFFと、ドライブ回路DRVとを含む。
制御回路11は、さらに、過電流保護(OCP:Over Current Protection)のための構成として、電圧制御電圧源16と第2の比較器CMP2とを含む。
図2は、図1の電圧制御電圧源16の構成の一例を示す図である。図2を参照して、電圧制御電圧源16は、トランスコンダクタンスアンプ(Transconductance Amplifier)TAと、抵抗素子21とを含む。
次に、電圧制御電圧源16を設けることによって、過電流保護電圧Vocpの大きさを可変とした効果について説明する。
ΔIL/Δt=(Vin−Vout)/Lo …(1)
と表わされる。
ΔIL/Δt=−Vout/Lo …(2)
と表わされる。
図6は、この発明の実施の形態1の変形例によるDC−DCコンバータ2の構成を示すブロック図である。
図7は、この発明の実施の形態2によるDC−DCコンバータ3の構成を示すブロック図である。図7のDC−DCコンバータ3は、電流モード制御によってトランジスタTR1,TR2のオンおよびオフを切替える制御回路11に代えて、電圧モード制御によってトランジスタTR1,TR2のオンおよびオフを切替える制御回路30が設けられている点で、図1のDC−DCコンバータ1と異なる。図7の変換部10の構成は図1の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図7を参照して、制御回路30は、出力電圧Voutに比例した電圧と所定の参照電圧Vrefとの差に基づく誤差電圧Veを生成し、誤差電圧Veと三角波発生器31が発生する三角波との比較によって、トランジスタTR1,TR2のオンおよびオフを切替える電圧モード制御を行なう。具体的に、制御回路30は、誤差アンプEAMPと、第1の比較器CMP1と、三角波発生器31と、インバータ32と、ORゲート15と、RSフリップフロップFFと、ドライブ回路DRVとを含む。
制御回路11は、さらに、過電流保護(OCP:Over Current Protection)のための構成として、電圧制御電圧源16と第2の比較器CMP2とを含む。これらの構成および動作は、図1の場合と同様であるので説明を繰返さない。
図8は、この発明の実施の形態3によるDC−DCコンバータ4の構成を示すブロック図である。実施の形態3のDC−DCコンバータ4では、変換部40として昇圧チョッパが設けられている点で実施の形態1の場合と異なる。具体的に、図8を参照して、DC−DCコンバータ3は、入力ノードND1と、接地ノードND2と、出力ノードND3と、直流電圧変換を行なう変換部40と、制御回路41とを含む。入力ノードND1には入力電圧Vinが与えられ、接地ノードND2には接地電圧GNDが与えられる。出力電圧Voutを出力するための出力ノードND3と接地ノードND2との間には負荷9が接続される。負荷9には出力電流Ioが流れる。
変換部40は、いわゆる昇圧チョッパと呼ばれる回路であり、入力された直流電圧Vinを昇圧することによって出力電圧Voutを生成する。変換部40は、スイッチング素子としてのNMOSトランジスタTR3と、同期整流素子としてのNMOSトランジスタTR4と、インダクタLと、平滑用のコンデンサC1と、インダクタ電流ILの検出用の抵抗素子R1とを含む。
制御回路41は、インダクタLを流れるインダクタ電流ILに比例した電圧と、スロープ補償回路14が生成するスロープ電圧との合計電圧(Vsumと記載する)を生成する。さらに制御回路41は、出力電圧Voutに比例した電圧と所定の参照電圧Vrefとの差に基づく誤差電圧Veを生成し、誤差電圧Veと合計電圧Vsumとの比較によってトランジスタTR3をオフ状態に切替える電流モード制御を行なう。具体的に、制御回路41は、誤差アンプEAMPと、スロープ補償回路14と、加算器13と、第1の比較器CMP1と、ORゲート15と、RSフリップフロップFFと、ドライブ回路DRVと、インバータ43とを含む。
制御回路41は、さらに、過電流保護(OCP:Over Current Protection)のための構成として、電圧制御電圧源16と第2の比較器CMP2とを含む。
図9は、図8のDC−DCコンバータ4の各部の信号波形を示す図である。
ΔIL/Δt=Vin/Lo …(3)
と表わされる。
ΔIL/Δt=(Vin−Vout)/Lo …(4)
と表わされる。
Claims (5)
- 入力電圧が与えられる入力ノードと、
接地電圧が与えられる接地ノードと、
出力電圧を出力するための出力ノードと、
前記入力ノードまたは前記接地ノードに一端が接続されたスイッチング素子と、
前記スイッチング素子の他端と接続され、前記スイッチング素子のオンおよびオフに応じて流れる電流の大きさが変化するインダクタと、
前記スイッチング素子のオンおよびオフを切替えることによって前記出力電圧を制御する制御回路とを備え、
前記制御回路は、さらに、前記インダクタを流れるインダクタ電流が上限値を超えたときに前記スイッチング素子をオフ状態にする過電流制御を行ない、
前記上限値は、前記入力電圧と前記出力電圧との差の絶対値が大きいほど大きい、DC−DCコンバータ。 - 前記スイッチング素子と直列に接続され、前記スイッチング素子がオン状態のときに前記スイッチング素子を介して前記インダクタ電流が流れる抵抗素子をさらに備え、
前記制御回路は、
前記入力電圧と前記出力電圧との差の絶対値に応じた大きさを有する前記上限値に対応する上限電圧を生成する上限電圧生成部と、
前記抵抗素子にかかる電圧と前記上限電圧とを比較する比較器とを含み、
前記スイッチング素子は、前記比較器の出力に応じてオフ状態に切替わる、請求項1に記載のDC−DCコンバータ。 - 前記制御回路は、
前記入力電圧と前記出力電圧との差の絶対値に応じた大きさを有する前記上限値に対応する上限電圧を生成する上限電圧生成部と、
前記スイッチング素子のオン電圧と前記上限電圧とを比較する比較器とを含み、
前記スイッチング素子は、前記比較器の出力に応じてオフ状態に切替わる、請求項1に記載のDC−DCコンバータ。 - 前記制御回路は、
前記インダクタ電流に比例する電圧および前記出力電圧に基づく電流モード制御によって前記スイッチング素子をオフ状態に切替えるための信号を出力する出力電圧制御部と、
前記出力電圧制御部の出力信号および前記比較器の出力信号の論理演算を行ない、論理演算結果を前記スイッチング素子をオフ状態にするための信号として出力する論理ゲートとをさらに含む、請求項2または3に記載のDC−DCコンバータ。 - 前記制御回路は、
前記出力電圧に基づく電圧モード制御によって前記スイッチング素子をオフ状態に切替えるための信号を出力する出力電圧制御部と、
前記出力電圧制御部の出力信号および前記比較器の出力信号の論理演算を行ない、論理演算結果を前記スイッチング素子をオフ状態にするための信号として出力する論理ゲートとをさらに含む、請求項2または3に記載のDC−DCコンバータ。
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