JP2013165565A - 同期整流型ブリッジ - Google Patents

Abstract

【課題】同期整流型ブリッジにおいて、出力端子間に存在する容量素子の逆流放電を防止すること。
【解決手段】同期整流型ブリッジ１は、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。この同期整流型ブリッジ１は、入力端子ＩＮ１の電圧が入力端子ＩＮ２より高い期間においてスイッチ素子Ｑ１をオン状態にする制御部１０と、寄生ダイオードＢＤ３の順方向の電圧降下を検出している期間においてスイッチ素子Ｑ３をオン状態にする制御部３０と、入力端子ＩＮ１の電圧が入力端子ＩＮ２の電圧より低い期間においてスイッチ素子Ｑ２をオン状態にする制御部２０と、寄生ダイオードＢＤ４の順方向の電圧降下を検出している期間においてスイッチ素子Ｑ４をオン状態にする制御部４０と、を備える。
【選択図】図１

Description

本発明は、同期整流型ブリッジに関する。

従来、交流電圧を直流電圧に変換するために、整流ブリッジが用いられる場合がある。

［整流ブリッジ１００の構成］
図５は、第１の従来例に係る整流ブリッジ１００の回路図である。整流ブリッジ１００の入力端子ＩＮ１、ＩＮ２には、交流電源ＡＣが接続され、整流ブリッジ１００の出力端子ＯＵＴ１、ＯＵＴ２には、負荷ＬＯＡＤが接続される。この整流ブリッジ１００は、ダイオードＤ１０１〜Ｄ１０４およびキャパシタＣ３を備える。

キャパシタＣ３は、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。

ダイオードＤ１０１、Ｄ１０３は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、ダイオードＤ１０１、Ｄ１０３の接続点には、入力端子ＩＮ１が接続される。具体的には、ダイオードＤ１０１のカソードには、出力端子ＯＵＴ１が接続され、ダイオードＤ１０１のアノードには、入力端子ＩＮ１と、ダイオードＤ１０３のカソードと、が接続され、ダイオードＤ１０３のアノードには、出力端子ＯＵＴ２が接続される。

ダイオードＤ１０２、Ｄ１０４は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、ダイオードＤ１０２、Ｄ１０４の接続点には、入力端子ＩＮ２が接続される。具体的には、ダイオードＤ１０２のカソードには、出力端子ＯＵＴ１が接続され、ダイオードＤ１０２のアノードには、入力端子ＩＮ２と、ダイオードＤ１０４のカソードと、が接続され、ダイオードＤ１０４のアノードには、出力端子ＯＵＴ２が接続される。

［整流ブリッジ１００の動作］
以上の構成を備える整流ブリッジ１００は、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。具体的には、整流ブリッジ１００は、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を、ダイオードＤ１０１〜Ｄ１０４で全波整流し、キャパシタＣ３で平滑化して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。

ここで、ダイオードＤ１０１〜Ｄ１０４で交流電圧を全波整流する際には、ダイオードＤ１０１〜Ｄ１０４に適宜電流が流れ、これらダイオードＤ１０１〜Ｄ１０４のうち電流が流れたものでは、順方向電圧による電力損失が発生する。そして、この順方向電圧による電力損失は、交流電源ＡＣから入力端子ＩＮ１、ＩＮ２に入力される入力電流が大きくなるに従って、大きくなる。このため、整流ブリッジ１００では、電力損失が大きくなってしまう場合があった。

そこで、電力損失を低減させるために、同期整流型ブリッジが用いられる場合がある（例えば、特許文献１参照）。

［同期整流型ブリッジ１００Ａの構成］
図６は、第２の従来例に係る同期整流型ブリッジ１００Ａの回路図である。同期整流型ブリッジ１００Ａの入力端子ＩＮ１、ＩＮ２には、交流電源ＡＣが接続され、同期整流型ブリッジ１００Ａの出力端子ＯＵＴ１、ＯＵＴ２には、負荷ＬＯＡＤが接続される。この同期整流型ブリッジ１００Ａは、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１〜Ｑ４と、キャパシタＣ３と、図示しない制御部と、を備える。

キャパシタＣ３は、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。

スイッチ素子Ｑ１、Ｑ３は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、スイッチ素子Ｑ１、Ｑ３の接続点には、入力端子ＩＮ１が接続される。具体的には、スイッチ素子Ｑ１のドレインには、出力端子ＯＵＴ１が接続され、スイッチ素子Ｑ１のソースには、入力端子ＩＮ１と、スイッチ素子Ｑ３のドレインと、が接続され、スイッチ素子Ｑ３のソースには、出力端子ＯＵＴ２が接続される。

スイッチ素子Ｑ２、Ｑ４は、直列に接続され、出力端子ＯＵＴ１、ＯＵＴ２の間に設けられる。また、スイッチ素子Ｑ２、Ｑ４の接続点には、入力端子ＩＮ２が接続される。具体的には、スイッチ素子Ｑ２のドレインには、出力端子ＯＵＴ１が接続され、スイッチ素子Ｑ２のソースには、入力端子ＩＮ２と、スイッチ素子Ｑ４のドレインと、が接続され、スイッチ素子Ｑ４のソースには、出力端子ＯＵＴ２が接続される。

［同期整流型ブリッジ１００Ａの動作］
以上の構成を備える同期整流型ブリッジ１００Ａは、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。具体的には、同期整流型ブリッジ１００Ａは、入力端子ＩＮ１、ＩＮ２から入力された交流電圧に応じて、スイッチ素子Ｑ１、Ｑ４と、スイッチ素子Ｑ２、Ｑ３と、を制御部により交互にオン状態にする。これによれば、入力端子ＩＮ１、ＩＮ２から入力された交流電圧は、スイッチ素子Ｑ１〜Ｑ４で全波整流されることになる。同期整流型ブリッジ１００Ａは、スイッチ素子Ｑ１〜Ｑ４で全波整流した電圧を、キャパシタＣ３で平滑化して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。

ここで、スイッチ素子Ｑ１〜Ｑ４で交流電圧を全波整流する際には、スイッチ素子Ｑ１〜Ｑ４のうちオン状態のものに電流が流れ、これらスイッチ素子Ｑ１〜Ｑ４のうち電流が流れたものでは、オン抵抗による電力損失が発生する。しかしながら、スイッチ素子Ｑ１〜Ｑ４のオン抵抗は比較的小さいため、同期整流型ブリッジ１００Ａは、整流ブリッジ１００と比べて、電力損失を低減できる。

なお、スイッチ素子Ｑ１〜Ｑ４のそれぞれは、オン状態では、順方向においても逆方向においても導通状態になる。このため、スイッチ素子Ｑ１〜Ｑ４をスイッチングさせるタイミングによっては、キャパシタＣ３に蓄積された電荷により、キャパシタＣ３の逆流放電が発生してしまう。したがって、同期整流型ブリッジ１００Ａは、スイッチ素子Ｑ１〜Ｑ４のスイッチングタイミングを、入力端子ＩＮ１、ＩＮ２から入力された交流電圧に応じて精密に制御することで、キャパシタＣ３の逆流放電を防止する。

特開２００９−２９０９５０号公報

上述のように、同期整流型ブリッジ１００Ａに設けられたスイッチ素子Ｑ１、Ｑ２は、出力端子ＯＵＴ１、ＯＵＴ２のうち高電位側である出力端子ＯＵＴ１に接続され、同期整流型ブリッジ１００Ａに設けられたスイッチ素子Ｑ３、Ｑ４は、出力端子ＯＵＴ１、ＯＵＴ２のうち低電位側である出力端子ＯＵＴ２に接続される。

ここで、高電位側の出力端子に接続されるスイッチ素子を駆動するためには、低電位側の出力端子に接続されるスイッチ素子と比べて高い制御用電源電圧を、高電位側の出力端子に接続されるスイッチ素子に印加する必要がある。このため、特許文献１に示されている同期整流型ブリッジや、図６に示した同期整流型ブリッジ１００Ａでは、低電位側の出力端子に接続されるスイッチ素子の制御用電源電圧を生成するための電源とは別に、高電位側の出力端子に接続されるスイッチ素子の制御用電源電圧を生成するための電源を設ける必要があった。すなわち、特許文献１に示されている同期整流型ブリッジや、図６に示した同期整流型ブリッジ１００Ａでは、高電位側の出力端子に接続されるスイッチ素子を駆動するために、別電源が必要であった。

上述の課題を鑑み、本発明は、同期整流型ブリッジにおいて、別電源を設けることなく、高電位側の出力端子に接続されるスイッチ素子を駆動することを目的とする。

本発明は、上述の課題を解決するために、以下の事項を提案している。
（１） 本発明は、第１の出力端子（例えば、図１、３の出力端子ＯＵＴ１に相当）と第２の出力端子（例えば、図１、３の出力端子ＯＵＴ２に相当）との間に直列に接続された第１のスイッチ素子（例えば、図１、３のスイッチ素子Ｑ１に相当）および第３のスイッチ素子（例えば、図１、３のスイッチ素子Ｑ３に相当）と、前記第１の出力端子と前記第２の出力端子との間に直列に接続された第２のスイッチ素子（例えば、図１、３のスイッチ素子Ｑ２に相当）および第４のスイッチ素子（例えば、図１、３のスイッチ素子Ｑ４に相当）と、を備え、前記第１のスイッチ素子の一端と、前記第２のスイッチ素子の一端と、には前記第１の出力端子が接続され、前記第３のスイッチ素子の他端と、前記第４のスイッチ素子の他端と、には前記第２の出力端子が接続され、前記第１のスイッチ素子の他端と、前記第３のスイッチ素子の一端と、には第１の入力端子（例えば、図１、３の入力端子ＩＮ１に相当）が接続され、前記第２のスイッチ素子の他端と、前記第４のスイッチ素子の一端と、には第２の入力端子（例えば、図１、３の入力端子ＩＮ２に相当）が接続され、前記第１の入力端子および前記第２の入力端子間から入力された交流電圧を全波整流して、前記第１の出力端子および前記第２の出力端子間から出力する同期整流型ブリッジ（例えば、図１の同期整流型ブリッジ１や、図３の同期整流型ブリッジ１Ａに相当）であって、前記第１のスイッチ素子を制御する第１の制御手段（例えば、図１の制御部１０や、図３の制御部５０に相当）と、前記第２のスイッチ素子を制御する第２の制御手段（例えば、図１の制御部２０や、図３の制御部６０に相当）と、を備え、前記第１の制御手段は、前記第１のスイッチ素子の制御用電源電圧を昇圧する第１の昇圧手段（例えば、図１のチャージポンプ回路１１や、図３のチャージポンプ回路５１に相当）を備え、前記第２の制御手段は、前記第２のスイッチ素子の制御用電源電圧を昇圧する第２の昇圧手段（例えば、図１のチャージポンプ回路２１や、図３のチャージポンプ回路６１に相当）を備えることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、同期整流型ブリッジに、第１の出力端子に接続される第１のスイッチ素子を制御する第１の制御手段を設け、第１の制御手段に、第１のスイッチ素子の制御用電源電圧を昇圧する第１の昇圧手段を設けた。このため、第１の昇圧手段により、第１のスイッチ素子をオンさせるために必要な電圧まで、第１のスイッチ素子の制御用電源電圧を昇圧することができる。したがって、第１の出力端子が第２の出力端子より高電位である場合、第１のスイッチ素子は高電位側の出力端子に接続されるスイッチ素子となるが、この第１のスイッチ素子を駆動できる。

また、この発明によれば、同期整流型ブリッジに、第１の出力端子に接続される第２のスイッチ素子を制御する第２の制御手段を設け、第２の制御手段に、第２のスイッチ素子の制御用電源電圧を昇圧する第２の昇圧手段を設けた。このため、第２の昇圧手段により、第２のスイッチ素子をオンさせるために必要な電圧まで、第２のスイッチ素子の制御用電源電圧を昇圧することができる。したがって、第１の出力端子が第２の出力端子より高電位である場合、第２のスイッチ素子は高電位側の出力端子に接続されるスイッチ素子となるが、この第２のスイッチ素子を駆動できる。

以上によれば、第１のスイッチ素子および第２のスイッチ素子が高電位側の出力端子に接続されるスイッチ素子であっても、別電源を設けることなく、これら第１のスイッチ素子および第２のスイッチ素子を駆動できる。

（２） 本発明は、（１）の同期整流型ブリッジについて、前記第１の昇圧手段および前記第２の昇圧手段を、それぞれ、チャージポンプ回路で構成したことを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（１）の同期整流型ブリッジにおいて、第１の昇圧手段および第２の昇圧手段を、それぞれ、チャージポンプ回路で構成した。このため、第１のスイッチ素子の制御用電源電圧や、第２のスイッチ素子の制御用電源電圧を昇圧することができ、上述した効果と同様の効果を奏することができる。

（３） 本発明は、（１）または（２）の同期整流型ブリッジについて、前記第１の制御手段は、前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い期間において、前記第１の昇圧手段による昇圧電圧を前記第１のスイッチ素子の制御端子（例えば、図１のスイッチ素子Ｑ１のゲートに相当）に印加して、当該第１のスイッチ素子をオン状態にし、前記第２の制御手段は、前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い期間において、前記第２の昇圧手段による昇圧電圧を前記第２のスイッチ素子の制御端子（例えば、図１のスイッチ素子Ｑ２のゲートに相当）に印加して、当該第２のスイッチ素子をオン状態にすることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（１）または（２）の同期整流型ブリッジにおいて、第１の制御手段により、第１の入力端子の電圧が第２の入力端子の電圧より高い期間において、第１の昇圧手段による昇圧電圧を第１のスイッチ素子の制御端子に印加して、第１のスイッチ素子をオン状態にすることとした。また、第２の制御手段により、第１の入力端子の電圧が第２の入力端子の電圧より低い期間において、第２の昇圧手段による昇圧電圧を第２のスイッチ素子の制御端子に印加して、第２のスイッチ素子をオン状態にすることとした。このため、上述した効果と同様の効果を奏することができる。

（４） 本発明は、（３）の同期整流型ブリッジについて、前記第３のスイッチ素子の寄生ダイオード（例えば、図１の寄生ダイオードＢＤ３に相当）の順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、当該第３のスイッチ素子をオン状態にする第３の制御手段（例えば、図１の制御部３０に相当）と、前記第４のスイッチ素子の寄生ダイオード（例えば、図１の寄生ダイオードＢＤ４に相当）の順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、当該第４のスイッチ素子をオン状態にする第４の制御手段（例えば、図１の制御部４０に相当）と、を備えることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（３）の同期整流型ブリッジにおいて、第４の制御手段を設け、この第４の制御手段により、第４のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、この寄生ダイオードの順方向の電圧降下を検出している期間において、第４のスイッチ素子をオン状態にすることとした。

ここで、第１の入力端子の電圧が第２の入力端子の電圧より高い期間では、上述のように第１のスイッチ素子がオン状態になるため、第１の入力端子と第１の出力端子とが略等電位になる。このため、第１の入力端子および第２の入力端子間から入力された交流電圧が上昇するに従って、第２の入力端子の電圧が低下することになる。したがって、第２の入力端子にカソードが接続され、第２の出力端子にアノードが接続されている第４のスイッチ素子の寄生ダイオードにおいて、交流電圧が上昇するに従って、順方向の電圧が上昇することになる。そして、この第４のスイッチ素子の寄生ダイオードの順方向の電圧が、この寄生ダイオードのターンオン電圧以上になると、この寄生ダイオードに電流が流れ、寄生ダイオードの順方向の電圧が低下することになる。

第４のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、この寄生ダイオードに流れる電流が、第２の入力端子と第１の入力端子と第１のスイッチ素子とを介して第１の出力端子に供給される。すなわち、第４のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、第１の出力端子と第２の出力端子との間に存在する容量素子に、充電電流が流れることになる。

以上より、第１の出力端子と第２の出力端子との間に存在する容量素子に充電電流を流すことのできる期間にのみ、第４のスイッチ素子をオン状態にすることができる。

また、この発明によれば、（３）の同期整流型ブリッジにおいて、第３の制御手段を設け、この第３の制御手段により、第３のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、この寄生ダイオードの順方向の電圧降下を検出している期間において、第３のスイッチ素子をオン状態にすることとした。

ここで、第１の入力端子の電圧が第２の入力端子の電圧より低い期間では、上述のように第２のスイッチ素子がオン状態になるため、第２の入力端子と第１の出力端子とが略等電位になる。このため、第１の入力端子および第２の入力端子間から入力された交流電圧が低下するに従って、第１の入力端子の電圧が低下することになる。したがって、第１の入力端子にカソードが接続され、第２の出力端子にアノードが接続されている第３のスイッチ素子の寄生ダイオードにおいて、交流電圧が低下するに従って、順方向の電圧が上昇することになる。そして、この第３のスイッチ素子の寄生ダイオードの順方向の電圧が、この寄生ダイオードのターンオン電圧以上になると、この寄生ダイオードに電流が流れ、寄生ダイオードの順方向の電圧が低下することになる。

第３のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、この寄生ダイオードに流れる電流が、第１の入力端子と第２の入力端子と第２のスイッチ素子とを介して第１の出力端子に供給される。すなわち、第３のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、第１の出力端子と第２の出力端子との間に存在する容量素子に、充電電流が流れることになる。

以上より、第１の出力端子と第２の出力端子との間に存在する容量素子に充電電流を流すことのできる期間にのみ、第３のスイッチ素子をオン状態にすることができる。

以上によれば、第３のスイッチ素子および第４のスイッチ素子のそれぞれについて、第１の出力端子と第２の出力端子との間に存在する容量素子に充電電流を流すことのできる期間にのみ、オン状態にすることができる。ここで、第１のスイッチ素子がオン状態であっても、第４のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。また、第２のスイッチ素子がオン状態であっても、第３のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。このため、同期整流型ブリッジにおいて、上述の容量素子の逆流放電を防止できる。

また、この発明では、第１のスイッチ素子がオン状態であっても、第４のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。そして、第４のスイッチ素子については、上述の容量素子に充電電流を流すことのできる期間にのみオン状態になる。このため、第１のスイッチ素子については、第４のスイッチ素子と比べてスイッチングのタイミングをラフに制御できるので、第１の制御手段の構成を第４の制御手段と比べて簡易化できる。したがって、同期整流型ブリッジの構成を簡易化できる。

また、この発明では、第２のスイッチ素子がオン状態であっても、第３のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。そして、第３のスイッチ素子については、上述の容量素子に充電電流を流すことのできる期間にのみオン状態になる。このため、第２のスイッチ素子については、第３のスイッチ素子と比べてスイッチングのタイミングをラフに制御できるので、第２の制御手段の構成を第３の制御手段と比べて簡易化できる。したがって、同期整流型ブリッジの構成を簡易化できる。

（５） 本発明は、（４）の同期整流型ブリッジについて、前記第３の制御手段は、前記第３のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第３の検出手段（例えば、図１の比較器ＣＭＰ３１に相当）を備え、前記第４の制御手段は、前記第４のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第４の検出手段（例えば、図１の比較器ＣＭＰ４１に相当）を備えることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（４）の同期整流型ブリッジにおいて、第３の制御手段に、第３のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第３の検出手段を設け、第４の制御手段に、第４のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第４の検出手段を設けた。このため、上述した効果と同様の効果を奏することができる。

（６） 本発明は、（１）または（２）の同期整流型ブリッジについて、前記第１の制御手段は、前記第１のスイッチ素子の寄生ダイオード（例えば、図３の寄生ダイオードＢＤ１に相当）の順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、前記第１の昇圧手段による昇圧電圧を前記第１のスイッチ素子の制御端子（例えば、図３のスイッチ素子Ｑ１のゲートに相当）に印加して、当該第１のスイッチ素子をオン状態にし、前記第２の制御手段は、前記第２のスイッチ素子の寄生ダイオード（例えば、図３の寄生ダイオードＢＤ２に相当）の順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、前記第２の昇圧手段による昇圧電圧を前記第２のスイッチ素子の制御端子（例えば、図３のスイッチ素子Ｑ２のゲートに相当）に印加して、当該第２のスイッチ素子をオン状態にすることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（１）または（２）の同期整流型ブリッジにおいて、第１の制御手段により、第１のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、この寄生ダイオードの順方向の電圧降下を検出している期間において、第１の昇圧手段による昇圧電圧を第１のスイッチ素子の制御端子に印加して、第１のスイッチ素子をオン状態にすることとした。

ここで、第４のスイッチ素子がオン状態であれば、第２の入力端子と第２の出力端子とが略等電位になる。このため、第１の入力端子および第２の入力端子間から入力された交流電圧が上昇するに従って、第１の入力端子の電圧が上昇することになる。したがって、第１の入力端子にアノードが接続され、第１の出力端子にカソードが接続されている第１のスイッチ素子の寄生ダイオードにおいて、交流電圧が上昇するに従って、順方向の電圧が上昇することになる。そして、この第１のスイッチ素子の寄生ダイオードの順方向の電圧が、この寄生ダイオードのターンオン電圧以上になると、この寄生ダイオードに電流が流れ、寄生ダイオードの順方向の電圧が低下することになる。

第１のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、この寄生ダイオードに流れる電流が第１の出力端子に供給される。すなわち、第１のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、第１の出力端子と第２の出力端子との間に存在する容量素子に、充電電流が流れることになる。

以上より、第１の出力端子と第２の出力端子との間に存在する容量素子に充電電流を流すことのできる期間にのみ、第１のスイッチ素子をオン状態にすることができる。

また、この発明によれば、（１）または（２）の同期整流型ブリッジにおいて、第２の制御手段により、第２のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、この寄生ダイオードの順方向の電圧降下を検出している期間において、第２の昇圧手段による昇圧電圧を第２のスイッチ素子の制御端子に印加して、第２のスイッチ素子をオン状態にすることとした。

ここで、第３のスイッチ素子がオン状態であれば、第１の入力端子と第２の出力端子とが略等電位になる。このため、第１の入力端子および第２の入力端子間から入力された交流電圧が低下するに従って、第２の入力端子の電圧が上昇することになる。したがって、第２の入力端子にアノードが接続され、第１の出力端子にカソードが接続されている第２のスイッチ素子の寄生ダイオードにおいて、交流電圧が低下するに従って、順方向の電圧が上昇することになる。そして、この第２のスイッチ素子の寄生ダイオードの順方向の電圧が、この寄生ダイオードのターンオン電圧以上になると、この寄生ダイオードに電流が流れ、寄生ダイオードの順方向の電圧が低下することになる。

第２のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、この寄生ダイオードに流れる電流が第１の出力端子に供給される。すなわち、第２のスイッチ素子の寄生ダイオードの順方向の電圧が低下している期間では、第１の出力端子と第２の出力端子との間に存在する容量素子に、充電電流が流れることになる。

以上より、第１の出力端子と第２の出力端子との間に存在する容量素子に充電電流を流すことのできる期間にのみ、第２のスイッチ素子をオン状態にすることができる。

以上によれば、第１のスイッチ素子および第２のスイッチ素子のそれぞれについて、第１の出力端子と第２の出力端子との間に存在する容量素子に充電電流を流すことのできる期間にのみ、オン状態にすることができる。ここで、第４のスイッチ素子がオン状態であっても、第１のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。また、第３のスイッチ素子がオン状態であっても、第２のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。このため、同期整流型ブリッジにおいて、上述の容量素子の逆流放電を防止できる。

また、この発明では、第４のスイッチ素子がオン状態であっても、第１のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。そして、第１のスイッチ素子については、上述の容量素子に充電電流を流すことのできる期間にのみオン状態になる。このため、第４のスイッチ素子については、第１のスイッチ素子と比べてスイッチングのタイミングをラフに制御できるので、第４のスイッチ素子を制御する構成を第１の制御手段と比べて簡易化できる。したがって、同期整流型ブリッジの構成を簡易化できる。

また、この発明では、第３のスイッチ素子がオン状態であっても、第２のスイッチ素子がオン状態でなければ、第１の出力端子と第２の出力端子との間に存在する容量素子に放電電流は流れない。そして、第２のスイッチ素子については、上述の容量素子に充電電流を流すことのできる期間にのみオン状態になる。このため、第３のスイッチ素子については、第２のスイッチ素子と比べてスイッチングのタイミングをラフに制御できるので、第３のスイッチ素子を制御する構成を第２の制御手段と比べて簡易化できる。したがって、同期整流型ブリッジの構成を簡易化できる。

（７） 本発明は、（６）の同期整流型ブリッジについて、前記第１の制御手段は、前記第１のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第１の検出手段（例えば、図３の比較器ＣＭＰ５１に相当）を備え、前記第２の制御手段は、前記第２のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第２の検出手段（例えば、図３の比較器ＣＭＰ６１に相当）を備えることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（６）の同期整流型ブリッジにおいて、第１の制御手段に、第１のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第１の検出手段を設け、第２の制御手段に、第２のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第２の検出手段を設けた。このため、上述した効果と同様の効果を奏することができる。

（８） 本発明は、（６）または（７）の同期整流型ブリッジについて、前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い期間において、前記第３のスイッチ素子をオン状態にする第３の制御手段（例えば、図３の制御部７０に相当）と、前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い期間において、前記第４のスイッチ素子をオン状態にする第４の制御手段（例えば、図３の制御部８０に相当）と、を備えることを特徴とする同期整流型ブリッジを提案している。

この発明によれば、（６）または（７）の同期整流型ブリッジにおいて、第１の入力端子の電圧が第２の入力端子の電圧より低い期間において第３のスイッチ素子をオン状態にする第３の制御手段と、第１の入力端子の電圧が第２の入力端子の電圧より高い期間において第４のスイッチ素子をオン状態にする第４の制御手段と、を設けた。このため、上述した効果と同様の効果を奏することができる。

本発明によれば、同期整流型ブリッジにおいて、別電源を設けることなく、高電位側の出力端子に接続されるスイッチ素子を駆動できる。

本発明の第１実施形態に係る同期整流型ブリッジの回路図である。 前記同期整流型ブリッジの動作を説明するためのタイミングチャートである。 本発明の第２実施形態に係る同期整流型ブリッジの回路図である。 前記同期整流型ブリッジの動作を説明するためのタイミングチャートである。 第１の従来例に係る整流ブリッジの回路図である。 第２の従来例に係る同期整流型ブリッジの回路図である。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。

＜第１実施形態＞
［同期整流型ブリッジ１の構成］
図１は、本発明の第１実施形態に係る同期整流型ブリッジ１の回路図である。同期整流型ブリッジ１は、図６に示した第２の従来例に係る同期整流型ブリッジ１００Ａとは、抵抗Ｒ１、Ｒ２、ツェナーダイオードＺＤ１、およびＮＰＮ型トランジスタＴｒ１を有する電圧安定化回路を備える点と、制御部（図６では図示省略）の代わりに制御部１０、２０、３０、４０を備える点と、が異なる。なお、同期整流型ブリッジ１において、同期整流型ブリッジ１００Ａと同一構成要件については、同一符号を付し、その説明を省略する。

スイッチ素子Ｑ１〜Ｑ４のそれぞれには、寄生ダイオードが存在する。図１では、便宜上、スイッチ素子Ｑ３の寄生ダイオードＢＤ３と、スイッチ素子Ｑ４の寄生ダイオードＢＤ４と、については図示するが、スイッチ素子Ｑ１、Ｑ２のそれぞれの寄生ダイオードについては図示を省略する。

トランジスタＴｒ１のコレクタには、抵抗Ｒ１を介して出力端子ＯＵＴ１が接続される。トランジスタＴｒ１のベースには、抵抗Ｒ２を介して出力端子ＯＵＴ１が接続されるとともに、ツェナーダイオードＺＤ１のカソードが接続される。ツェナーダイオードＺＤ１のアノードには、出力端子ＯＵＴ２が接続される。

制御部１０は、スイッチ素子Ｑ１と対に設けられ、チャージポンプ回路１１および単位制御部１２を備える。チャージポンプ回路１１は、ダイオードＤ１およびキャパシタＣ１を備え、単位制御部１２は、抵抗Ｒ１１〜Ｒ１３およびＮＰＮ型トランジスタＴｒ１１を備える。トランジスタＴｒ１１のエミッタには、入力端子ＩＮ１が接続される。トランジスタＴｒ１１のコレクタには、スイッチ素子Ｑ１のゲートが接続されるとともに、抵抗Ｒ１３を介してキャパシタＣ１の一方の電極が接続される。キャパシタＣ１の他方の電極には、入力端子ＩＮ１が接続される。トランジスタＴｒ１１のベースには、抵抗Ｒ１１を介してキャパシタＣ１の一方の電極が接続されるとともに、抵抗Ｒ１２を介して入力端子ＩＮ２が接続される。キャパシタＣ１の一方の電極には、ダイオードＤ１のカソードが接続され、ダイオードＤ１のアノードには、トランジスタＴｒ１のエミッタが接続される。

制御部２０は、スイッチ素子Ｑ２と対に設けられ、チャージポンプ回路２１および単位制御部２２を備える。チャージポンプ回路２１は、ダイオードＤ２およびキャパシタＣ２を備え、単位制御部２２は、抵抗Ｒ２１〜Ｒ２３およびＮＰＮ型トランジスタＴｒ２１を備える。トランジスタＴｒ２１のエミッタには、入力端子ＩＮ２が接続される。トランジスタＴｒ２１のコレクタには、スイッチ素子Ｑ２のゲートが接続されるとともに、抵抗Ｒ２３を介してキャパシタＣ２の一方の電極が接続される。キャパシタＣ２の他方の電極には、入力端子ＩＮ２が接続される。トランジスタＴｒ２１のベースには、抵抗Ｒ２１を介してキャパシタＣ２の一方の電極が接続されるとともに、抵抗Ｒ２２を介して入力端子ＩＮ１が接続される。キャパシタＣ２の一方の電極には、ダイオードＤ２のカソードが接続され、ダイオードＤ２のアノードには、トランジスタＴｒ１のエミッタが接続される。

制御部３０は、スイッチ素子Ｑ３と対に設けられ、抵抗Ｒ３１〜Ｒ３７と、比較器ＣＭＰ３１と、ＮＰＮ型トランジスタで構成されるＴｒ３１と、を備える。トランジスタＴｒ３１のエミッタには、出力端子ＯＵＴ２が接続される。トランジスタＴｒ３１のコレクタには、スイッチ素子Ｑ３のゲートが接続されるとともに、抵抗Ｒ３７を介してトランジスタＴｒ１のエミッタが接続される。トランジスタＴｒ３１のベースには、比較器ＣＭＰ３１の出力端子が接続されるとともに、抵抗Ｒ３５を介してトランジスタＴｒ１のエミッタが接続され、かつ、抵抗Ｒ３６を介して出力端子ＯＵＴ２が接続される。比較器ＣＭＰ３１の反転入力端子には、抵抗Ｒ３３を介してトランジスタＴｒ１のエミッタが接続されるとともに、抵抗Ｒ３４を介して出力端子ＯＵＴ２が接続される。比較器ＣＭＰ３１の非反転入力端子には、抵抗Ｒ３１を介してトランジスタＴｒ１のエミッタが接続されるとともに、抵抗Ｒ３２を介してスイッチ素子Ｑ３のドレインが接続される。

制御部４０は、スイッチ素子Ｑ４と対に設けられ、抵抗Ｒ４１〜Ｒ４７と、比較器ＣＭＰ４１と、ＮＰＮ型トランジスタで構成されるＴｒ４１と、を備える。トランジスタＴｒ４１のエミッタには、出力端子ＯＵＴ２が接続される。トランジスタＴｒ４１のコレクタには、スイッチ素子Ｑ４のゲートが接続されるとともに、抵抗Ｒ４７を介してトランジスタＴｒ１のエミッタが接続される。トランジスタＴｒ４１のベースには、比較器ＣＭＰ４１の出力端子が接続されるとともに、抵抗Ｒ４５を介してトランジスタＴｒ１のエミッタが接続され、かつ、抵抗Ｒ４６を介して出力端子ＯＵＴ２が接続される。比較器ＣＭＰ４１の反転入力端子には、抵抗Ｒ４３を介してトランジスタＴｒ１のエミッタが接続されるとともに、抵抗Ｒ４４を介して出力端子ＯＵＴ２が接続される。比較器ＣＭＰ４１の非反転入力端子には、抵抗Ｒ４１を介してトランジスタＴｒ１のエミッタが接続されるとともに、抵抗Ｒ４２を介してスイッチ素子Ｑ４のドレインが接続される。

［同期整流型ブリッジ１の動作］
以上の構成を備える同期整流型ブリッジ１は、図６に示した同期整流型ブリッジ１００Ａと同様に、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。ただし、同期整流型ブリッジ１００Ａとは、スイッチ素子Ｑ１〜Ｑ４の制御手法が異なる。具体的には、同期整流型ブリッジ１は、スイッチ素子Ｑ１、Ｑ２のそれぞれについては、交流電源ＡＣの交流電圧に応じて制御するが、スイッチ素子Ｑ３、Ｑ４のそれぞれについては、寄生ダイオードＢＤ３、ＢＤ４のそれぞれの順方向の電圧に応じて制御する。

まず、抵抗Ｒ１、Ｒ２と、トランジスタＴｒ１と、ツェナーダイオードＺＤ１と、を有する電圧安定化回路について説明する。これら抵抗Ｒ１、Ｒ２と、トランジスタＴｒ１と、ツェナーダイオードＺＤ１とは、いわゆるドロッパ回路を形成する。このため、トランジスタＴｒ１は、出力端子ＯＵＴ１、ＯＵＴ２から出力される出力電圧に応じて、トランジスタＴｒ１のエミッタの電圧を、ツェナーダイオードＺＤ１で予め定められた特定電圧で安定させる。

次に、スイッチ素子Ｑ１の制御について説明する。スイッチ素子Ｑ１の制御は、制御部１０により、交流電源ＡＣの交流電圧に応じて行われる。

具体的には、キャパシタＣ１の一方の電極には、ダイオードＤ１を介してトランジスタＴｒ１のエミッタが接続されているため、キャパシタＣ１は充電され、キャパシタＣ１の端子間電圧は、予め定められた所定電圧で安定する。また、キャパシタＣ１の他方の電極には、入力端子ＩＮ１が接続されている。このため、キャパシタＣ１は、交流電源ＡＣの交流電圧を、キャパシタＣ１の端子間電圧の分だけ昇圧することができ、キャパシタＣ１の一方の電極の電圧は、入力端子ＩＮ１の電圧と比べて、キャパシタＣ１の端子間電圧の分だけ高くなる。

ここで、スイッチ素子Ｑ１のゲートには、抵抗Ｒ１３を介してキャパシタＣ１の一方の電極が接続され、スイッチ素子Ｑ１のソースには、入力端子ＩＮ１が接続され、スイッチ素子Ｑ１のゲートとソースとの間には、トランジスタＴｒ１１が設けられている。このため、トランジスタＴｒ１１がオフ状態である場合には、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１は、キャパシタＣ１の端子間電圧に略等しくなる。ここで、本実施形態では、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１が上述の所定電圧以上であれば、スイッチ素子Ｑ１がオン状態になるものとする。このため、トランジスタＴｒ１１がオフ状態である場合には、スイッチ素子Ｑ１がオン状態になる。一方、トランジスタＴｒ１１がオン状態である場合には、スイッチ素子Ｑ１のゲートとソースとが導通するため、スイッチ素子Ｑ１がオフ状態になる。

トランジスタＴｒ１１は、交流電源ＡＣの交流電圧に応じてオンオフする。具体的には、交流電源ＡＣの交流電圧Ｖ_ＡＣが図２のＶ２以下である場合には、抵抗Ｒ１２を介してトランジスタＴｒ１１のベースに印加される入力端子ＩＮ２の正の電圧により、トランジスタＴｒ１１がオン状態になる。また、交流電源ＡＣの交流電圧Ｖ_ＡＣが図２のＶ２より大きくかつＶ１より小さい場合には、トランジスタＴｒ１１のベースに印加される、キャパシタＣ１の端子間電圧から入力端子ＩＮ２の電圧を差し引いたものを抵抗Ｒ１１、Ｒ１２で抵抗分割した電圧により、トランジスタＴｒ１１がオン状態になる。一方、交流電源ＡＣの交流電圧Ｖ_ＡＣが図２のＶ１以上である場合には、トランジスタＴｒ１１がオフ状態になる。

以上によれば、交流電源ＡＣの交流電圧がＶ１以上である場合には、トランジスタＴｒ１１がオフ状態となり、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１がＶＨとなり、スイッチ素子Ｑ１がオン状態になる。一方、交流電源ＡＣの交流電圧がＶ１未満である場合には、トランジスタＴｒ１１がオン状態となり、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１がＶＬとなり、スイッチ素子Ｑ１がオフ状態になる。

次に、スイッチ素子Ｑ２の制御について説明する。スイッチ素子Ｑ２の制御は、スイッチ素子Ｑ１の制御と同様に、制御部２０により、交流電源ＡＣの交流電圧に応じて行われる。このため、交流電源ＡＣの交流電圧がＶ２以下である場合には、トランジスタＴｒ２１がオフ状態となり、スイッチ素子Ｑ２のゲート−ソース間電圧ＶＧＳ_Ｑ２がＶＨとなり、スイッチ素子Ｑ２がオン状態になる。一方、交流電源ＡＣの交流電圧がＶ２より大きい場合には、トランジスタＴｒ２１がオン状態になり、スイッチ素子Ｑ２のゲート−ソース間電圧ＶＧＳ_Ｑ２がＶＬとなり、スイッチ素子Ｑ２がオフ状態になる。

次に、スイッチ素子Ｑ３の制御について説明する。スイッチ素子Ｑ３の制御は、制御部３０により、寄生ダイオードＢＤ３の順方向の電圧に応じて行われる。

具体的には、比較器ＣＭＰ３１の反転入力端子には、トランジスタＴｒ１のエミッタの電圧を抵抗Ｒ３３、Ｒ３４で抵抗分割したものが印加される。ここで、トランジスタＴｒ１のエミッタの電圧は、上述のように予め定められた特定電圧で安定するため、比較器ＣＭＰ３１の反転入力端子の電圧は、略一定の電圧となる。

一方、比較器ＣＭＰ３１の非反転入力端子には、トランジスタＴｒ１のエミッタの電圧からスイッチ素子Ｑ３のドレインの電圧を差し引いた電圧を抵抗Ｒ３１、Ｒ３２で抵抗分割したものが印加される。

ここで、スイッチ素子Ｑ２がオン状態である期間では、入力端子ＩＮ２と出力端子ＯＵＴ１とが導通し、入力端子ＩＮ２と出力端子ＯＵＴ１とが略等電位になる。このため、交流電源ＡＣの交流電圧が低下するに従って、入力端子ＩＮ１の電圧が低下することになる。よって、入力端子ＩＮ１にカソードが接続され、出力端子ＯＵＴ２にアノードが接続されている寄生ダイオードＢＤ３において、交流電源ＡＣの交流電圧が低下するに従って、順方向の電圧が上昇することになる。そして、この寄生ダイオードＢＤ３の順方向の電圧が、この寄生ダイオードＢＤ３のターンオン電圧以上になると、この寄生ダイオードＢＤ３に電流が流れ、寄生ダイオードＢＤ３の順方向の電圧が低下することになる。

寄生ダイオードＢＤ３の順方向の電圧が低下すると、スイッチ素子Ｑ３のドレインの電圧が上昇し、比較器ＣＭＰ３１の非反転入力端子の電圧は、比較器ＣＭＰ３１の反転入力端子の電圧より低くなる。

比較器ＣＭＰ３１の非反転入力端子の電圧が、比較器ＣＭＰ３１の反転入力端子の電圧より低くなると、比較器ＣＭＰ３１の出力端子の電圧レベルがＬレベルとなり、その結果、トランジスタＴｒ３１がオフ状態になる。すると、トランジスタＴｒ１のエミッタの電圧により、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３がＶＨとなり、スイッチ素子Ｑ３がオン状態になる。

ここで、寄生ダイオードＢＤ３の順方向の電圧が低下している期間では、この寄生ダイオードＢＤ３に流れる電流が、入力端子ＩＮ１と交流電源ＡＣと入力端子ＩＮ２とスイッチ素子Ｑ２とを介して出力端子ＯＵＴ１に供給される。すなわち、寄生ダイオードＢＤ３の順方向の電圧が低下している期間では、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に存在するキャパシタＣ３に、充電電流が流れることになる。

以上より、図２の電流Ｉ_ＢＤ３に示すように寄生ダイオードＢＤ３に電流が流れている期間、すなわちキャパシタＣ３に充電電流を流すことができる期間にのみ、スイッチ素子Ｑ３がオン状態になる。

次に、スイッチ素子Ｑ４の制御について説明する。スイッチ素子Ｑ４の制御は、スイッチ素子Ｑ３の制御と同様に、制御部４０により、寄生ダイオードＢＤ４の順方向の電圧に応じて行われる。このため、図２の電流Ｉ_ＢＤ４に示すように寄生ダイオードＢＤ４に電流が流れている期間、すなわちキャパシタＣ３に充電電流を流すことができる期間にのみ、スイッチ素子Ｑ４がオン状態になる。

以上の同期整流型ブリッジ１によれば、以下の効果を奏することができる。

同期整流型ブリッジ１は、スイッチ素子Ｑ３、Ｑ４のそれぞれについて、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に存在するキャパシタＣ３に充電電流を流すことのできる期間にのみ、オン状態にすることができる。ここで、スイッチ素子Ｑ１がオン状態であっても、スイッチ素子Ｑ４がオン状態でなければ、キャパシタＣ３に放電電流は流れない。また、スイッチ素子Ｑ２がオン状態であっても、スイッチ素子Ｑ３がオン状態でなければ、キャパシタＣ３に放電電流は流れない。このため、同期整流型ブリッジ１において、キャパシタＣ３の逆流放電を防止できる。

また、同期整流型ブリッジ１は、チャージポンプ回路１１を備える。このため、キャパシタＣ１を、トランジスタＴｒ１のエミッタの電圧により充電することができる。したがって、トランジスタＴｒ１１がオフ状態である期間に、スイッチ素子Ｑ１のゲート電位を、スイッチ素子Ｑ１のソース電位と比べて、キャパシタＣ１の端子間電圧の分だけ高くすることができる。よって、交流電源ＡＣの交流電圧がソースに印加されるスイッチ素子Ｑ１をオン状態にすることができ、別電源を設けることなく、出力端子ＯＵＴ２と比べて高電位になる出力端子ＯＵＴ１に接続されるスイッチ素子Ｑ１を駆動できる。

また、同期整流型ブリッジ１では、スイッチ素子Ｑ１がオン状態であっても、スイッチ素子Ｑ４がオン状態でなければ、キャパシタＣ３に放電電流は流れない。そして、スイッチ素子Ｑ４については、キャパシタＣ３に充電電流を流すことのできる期間にのみ制御部４０によりオン状態にする。このため、スイッチ素子Ｑ１については、スイッチ素子Ｑ４と比べてスイッチングのタイミングをラフに制御できるので、制御部４０と比べて簡易な構成である制御部１０により制御できる。したがって、同期整流型ブリッジ１の構成を簡易化できる。

また、同期整流型ブリッジ１は、チャージポンプ回路２１を備える。このため、キャパシタＣ２を、トランジスタＴｒ１のエミッタの電圧により充電することができる。したがって、トランジスタＴｒ２１がオフ状態である期間に、スイッチ素子Ｑ２のゲート電位を、スイッチ素子Ｑ２のソース電位と比べて、キャパシタＣ２の端子間電圧の分だけ高くすることができる。よって、交流電源ＡＣの交流電圧がソースに印加されるスイッチ素子Ｑ２をオン状態にすることができ、別電源を設けることなく、出力端子ＯＵＴ２と比べて高電位になる出力端子ＯＵＴ１に接続されるスイッチ素子Ｑ２を駆動できる。

また、同期整流型ブリッジ１では、スイッチ素子Ｑ２がオン状態であっても、スイッチ素子Ｑ３がオン状態でなければ、キャパシタＣ３に放電電流は流れない。そして、スイッチ素子Ｑ３については、キャパシタＣ３に充電電流を流すことのできる期間にのみ制御部３０によりオン状態にする。このため、スイッチ素子Ｑ２については、スイッチ素子Ｑ３と比べてスイッチングのタイミングをラフに制御できるので、制御部３０と比べて簡易な構成である制御部２０により制御できる。したがって、同期整流型ブリッジ１の構成を簡易化できる。

＜第２実施形態＞
［同期整流型ブリッジ１Ａの構成］
図３は、本発明の第２実施形態に係る同期整流型ブリッジ１Ａの回路図である。同期整流型ブリッジ１Ａは、図１に示した本発明の第１実施形態に係る同期整流型ブリッジ１とは、制御部１０、２０、３０、４０のそれぞれの代わりに制御部５０、６０、７０、８０のそれぞれを備える点と、抵抗Ｒ１、Ｒ２とツェナーダイオードＺＤ１とトランジスタＴｒ１とを有する電圧安定化回路を備えない点と、が異なる。なお、同期整流型ブリッジ１Ａにおいて、同期整流型ブリッジ１と同一構成要件については、同一符号を付し、その説明を省略する。

スイッチ素子Ｑ１〜Ｑ４のそれぞれには、上述のように寄生ダイオードが存在する。図３では、便宜上、スイッチ素子Ｑ１の寄生ダイオードＢＤ１と、スイッチ素子Ｑ２の寄生ダイオードＢＤ２と、については図示するが、スイッチ素子Ｑ３、Ｑ４のそれぞれの寄生ダイオードについては図示を省略する。

制御部５０は、スイッチ素子Ｑ１と対に設けられ、チャージポンプ回路５１および単位制御部５２を備える。チャージポンプ回路５１は、ダイオードＤ１およびキャパシタＣ１を備え、単位制御部５２は、抵抗Ｒ５１〜Ｒ５７と、比較器ＣＭＰ５１と、ＮＰＮ型トランジスタで構成されるトランジスタＴｒ５１と、を備える。これら抵抗Ｒ５１〜Ｒ５７、比較器ＣＭＰ５１、およびトランジスタＴｒ５１は、図１の制御部３０に設けられている抵抗Ｒ３１〜Ｒ３７、比較器ＣＭＰ３１、およびトランジスタＴｒ３１と同様に接続される。

制御部６０は、スイッチ素子Ｑ２と対に設けられ、チャージポンプ回路６１および単位制御部６２を備える。チャージポンプ回路６１は、ダイオードＤ２およびキャパシタＣ２を備え、単位制御部６２は、抵抗Ｒ６１〜Ｒ６７と、比較器ＣＭＰ６１と、ＮＰＮ型トランジスタで構成されるトランジスタＴｒ６１と、を備える。これら抵抗Ｒ６１〜Ｒ６７、比較器ＣＭＰ６１、およびトランジスタＴｒ６１は、図１の制御部４０に設けられている抵抗Ｒ４１〜Ｒ４７、比較器ＣＭＰ４１、およびトランジスタＴｒ４１と同様に接続される。

なお、上述のように、同期整流型ブリッジ１Ａは、同期整流型ブリッジ１に設けられていたトランジスタＴｒ１を備えない。このため、同期整流型ブリッジ１では、ダイオードＤ１のアノードは入力端子ＩＮ２に接続され、ダイオードＤ２のアノードは、入力端子ＩＮ１に接続される。

制御部７０は、スイッチ素子Ｑ３と対に設けられ、抵抗Ｒ７１、Ｒ７２と、ツェナーダイオードＺＤ７１と、を備える。スイッチ素子Ｑ３のゲートには、抵抗Ｒ７１を介して入力端子ＩＮ２が接続されるとともに、抵抗Ｒ７２を介して出力端子ＯＵＴ２が接続される。スイッチ素子Ｑ３のゲートには、ツェナーダイオードＺＤ７１のカソードも接続される。ツェナーダイオードＺＤ７１のアノードには、出力端子ＯＵＴ２が接続される。

制御部８０は、スイッチ素子Ｑ４と対に設けられ、抵抗Ｒ８１、Ｒ８２と、ツェナーダイオードＺＤ８１と、を備える。スイッチ素子Ｑ４のゲートには、抵抗Ｒ８１を介して入力端子ＩＮ１が接続されるとともに、抵抗Ｒ８２を介して出力端子ＯＵＴ２が接続される。スイッチ素子Ｑ４のゲートには、ツェナーダイオードＺＤ８１のカソードも接続される。ツェナーダイオードＺＤ８１のアノードには、出力端子ＯＵＴ２が接続される。

［同期整流型ブリッジ１Ａの動作］
以上の構成を備える同期整流型ブリッジ１Ａは、図１に示した本発明の第１実施形態に係る同期整流型ブリッジ１と同様に、入力端子ＩＮ１、ＩＮ２から入力された交流電圧を直流電圧に変換して、出力端子ＯＵＴ１、ＯＵＴ２から出力する。ただし、同期整流型ブリッジ１とは、スイッチ素子Ｑ１〜Ｑ４の制御手法が異なる。具体的には、同期整流型ブリッジ１Ａは、スイッチ素子Ｑ３、Ｑ４のそれぞれについては、交流電源ＡＣの交流電圧に応じて制御するが、スイッチ素子Ｑ１、Ｑ２のそれぞれについては、寄生ダイオードＢＤ１、ＢＤ２のそれぞれの順方向の電圧に応じて制御する。

まず、スイッチ素子Ｑ３の制御について説明する。スイッチ素子Ｑ３の制御は、制御部７０により、交流電源ＡＣの交流電圧に応じて行われる。

具体的には、スイッチ素子Ｑ３のゲートには、抵抗Ｒ７１を介して入力端子ＩＮ２が接続されている。このため、図４に示すように、交流電源ＡＣの交流電圧Ｖ_ＡＣが負である期間では、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３は、交流電源ＡＣの交流電圧Ｖ_ＡＣが低下するに従って上昇し、交流電源ＡＣの交流電圧Ｖ_ＡＣが上昇するに従って低下する。そして、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３がスイッチ素子Ｑ３の閾値電圧以上であれば、スイッチ素子Ｑ３がオン状態になり、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３がスイッチ素子Ｑ３の閾値電圧未満であれば、スイッチ素子Ｑ３がオフ状態になる。

なお、スイッチ素子Ｑ３のゲートとソースとの間には、ツェナーダイオードＺＤ７１が設けられているため、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３の上限は、ツェナーダイオードＺＤ７１のツェナー電圧に等しくなる。また、スイッチ素子Ｑ３のゲートには、抵抗Ｒ７２を介して出力端子ＯＵＴ２が接続されているため、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３の下限は、出力端子ＯＵＴ２の電圧に等しいＶＬになる。

また、スイッチ素子Ｑ３のゲートには、上述のように抵抗Ｒ７２を介して出力端子ＯＵＴ２が接続されている。このため、交流電源ＡＣの交流電圧が正である期間では、スイッチ素子Ｑ３のゲート−ソース間電圧ＶＧＳ_Ｑ３は、出力端子ＯＵＴ２の電圧に等しいＶＬになり、スイッチ素子Ｑ３がオフ状態になる。

次に、スイッチ素子Ｑ４の制御について説明する。スイッチ素子Ｑ４の制御は、スイッチ素子Ｑ３の制御と同様に、制御部８０により、交流電源ＡＣの交流電圧に応じて行われる。このため、図４に示すように、交流電源ＡＣの交流電圧Ｖ_ＡＣが正である期間では、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４は、交流電源ＡＣの交流電圧Ｖ_ＡＣが上昇するに従って上昇し、交流電源ＡＣの交流電圧Ｖ_ＡＣが低下するに従って低下する。そして、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４がスイッチ素子Ｑ４の閾値電圧以上であれば、スイッチ素子Ｑ４がオン状態になり、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４がスイッチ素子Ｑ４の閾値電圧未満であれば、スイッチ素子Ｑ４がオフ状態になる。一方、交流電源ＡＣの交流電圧Ｖ_ＡＣが負である期間では、スイッチ素子Ｑ４のゲート−ソース間電圧ＶＧＳ_Ｑ４は、出力端子ＯＵＴ２の電圧に等しいＶＬになり、スイッチ素子Ｑ４がオフ状態になる。

次に、スイッチ素子Ｑ１の制御について説明する。スイッチ素子Ｑ１の制御は、制御部５０により、寄生ダイオードＢＤ１の順方向の電圧に応じて行われる。

具体的には、キャパシタＣ１の一方の電極には、ダイオードＤ１を介して入力端子ＩＮ２が接続され、キャパシタＣ１の他方の電極には、入力端子ＩＮ１が接続されているため、交流電源ＡＣの交流電圧が負である期間では、この交流電圧によりキャパシタＣ１が充電される。

比較器ＣＭＰ５１の反転入力端子には、キャパシタＣ１の端子間電圧を抵抗Ｒ５３、Ｒ５４で抵抗分割したものが印加され、比較器ＣＭＰ５１の反転入力端子の電圧は、略一定の電圧となる。

一方、比較器ＣＭＰ５１の非反転入力端子には、キャパシタＣ１の端子間電圧からスイッチ素子Ｑ１のドレインの電圧を差し引いた電圧を抵抗Ｒ５１、Ｒ５２で抵抗分割したものが印加される。

ここで、スイッチ素子Ｑ４がオン状態である期間では、入力端子ＩＮ２と出力端子ＯＵＴ２とが導通し、入力端子ＩＮ２と出力端子ＯＵＴ２とが略等電位になる。このため、交流電源ＡＣの交流電圧が上昇するに従って、入力端子ＩＮ１の電圧が上昇することになる。よって、入力端子ＩＮ１にアノードが接続され、出力端子ＯＵＴ１にカソードが接続されている寄生ダイオードＢＤ１において、交流電源ＡＣの交流電圧が上昇するに従って、順方向の電圧が上昇することになる。そして、この寄生ダイオードＢＤ１の順方向の電圧が、この寄生ダイオードＢＤ１のターンオン電圧以上になると、この寄生ダイオードＢＤ１に電流が流れ、寄生ダイオードＢＤ１の順方向の電圧が低下することになる。

寄生ダイオードＢＤ１の順方向の電圧が低下すると、スイッチ素子Ｑ１のドレインの電圧が上昇し、比較器ＣＭＰ５１の非反転入力端子の電圧は、比較器ＣＭＰ５１の反転入力端子の電圧より低くなる。

比較器ＣＭＰ５１の非反転入力端子の電圧が、比較器ＣＭＰ５１の反転入力端子の電圧より低くなると、比較器ＣＭＰ５１の出力端子の電圧レベルがＬレベルとなり、その結果、トランジスタＴｒ５１がオフ状態になる。すると、キャパシタＣ１の端子間電圧により、スイッチ素子Ｑ１のゲート−ソース間電圧ＶＧＳ_Ｑ１がＶＨとなり、スイッチ素子Ｑ１がオン状態になる。

ここで、寄生ダイオードＢＤ１の順方向の電圧が低下している期間では、この寄生ダイオードＢＤ１に流れる電流が出力端子ＯＵＴ１に供給される。すなわち、寄生ダイオードＢＤ１の順方向の電圧が低下している期間では、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に存在するキャパシタＣ３に、充電電流が流れることになる。

以上より、図４の電流Ｉ_ＢＤ１に示すように寄生ダイオードＢＤ１に電流が流れている期間、すなわちキャパシタＣ３に充電電流を流すことができる期間にのみ、スイッチ素子Ｑ１がオン状態になる。

次に、スイッチ素子Ｑ２の制御について説明する。スイッチ素子Ｑ２の制御は、スイッチ素子Ｑ１の制御と同様に、制御部６０により、寄生ダイオードＢＤ２の順方向の電圧に応じて行われる。このため、図４の電流Ｉ_ＢＤ２に示すように寄生ダイオードＢＤ２に電流が流れている期間、すなわちキャパシタＣ３に充電電流を流すことができる期間にのみ、スイッチ素子Ｑ２がオン状態になる。

以上の同期整流型ブリッジ１Ａによれば、同期整流型ブリッジ１が奏することのできる効果と同様の効果を奏することができる。

本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

例えば、上述の第１実施形態では、キャパシタＣ３は同期整流型ブリッジ１に設けられるものとしたが、これに限らず、キャパシタＣ３は同期整流型ブリッジ１の外部に設けられるものであってもよい。上述の第２実施形態においても、上述の第１実施形態と同様に、キャパシタＣ３は同期整流型ブリッジ１Ａに設けられるものとしたが、これに限らず、キャパシタＣ３は同期整流型ブリッジ１Ａの外部に設けられるものであってもよい。

１、１Ａ、１００Ａ；同期整流型ブリッジ
１０、２０、３０、４０、５０、６０、７０、８０；制御部
１１、２１、５１、６１；チャージポンプ回路
１２、２２、５２、６２；単位制御部
１００；整流ブリッジ
ＡＣ；交流電源
ＢＤ１〜ＢＤ４；寄生ダイオード
Ｃ１〜Ｃ３；キャパシタ
ＩＮ１、ＩＮ２；入力端子
ＬＯＡＤ；負荷
ＯＵＴ１、ＯＵＴ２；出力端子
Ｑ１〜Ｑ４；スイッチ素子

Claims (8)

1. 第１の出力端子と第２の出力端子との間に直列に接続された第１のスイッチ素子および第３のスイッチ素子と、
   前記第１の出力端子と前記第２の出力端子との間に直列に接続された第２のスイッチ素子および第４のスイッチ素子と、を備え、
   前記第１のスイッチ素子の一端と、前記第２のスイッチ素子の一端と、には前記第１の出力端子が接続され、
   前記第３のスイッチ素子の他端と、前記第４のスイッチ素子の他端と、には前記第２の出力端子が接続され、
   前記第１のスイッチ素子の他端と、前記第３のスイッチ素子の一端と、には第１の入力端子が接続され、
   前記第２のスイッチ素子の他端と、前記第４のスイッチ素子の一端と、には第２の入力端子が接続され、
   前記第１の入力端子および前記第２の入力端子間から入力された交流電圧を全波整流して、前記第１の出力端子および前記第２の出力端子間から出力する同期整流型ブリッジであって、
   前記第１のスイッチ素子を制御する第１の制御手段と、
   前記第２のスイッチ素子を制御する第２の制御手段と、を備え、
   前記第１の制御手段は、前記第１のスイッチ素子の制御用電源電圧を昇圧する第１の昇圧手段を備え、
   前記第２の制御手段は、前記第２のスイッチ素子の制御用電源電圧を昇圧する第２の昇圧手段を備えることを特徴とする同期整流型ブリッジ。
2. 前記第１の昇圧手段および前記第２の昇圧手段を、それぞれ、チャージポンプ回路で構成したことを特徴とする請求項１に記載の同期整流型ブリッジ。
3. 前記第１の制御手段は、前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い期間において、前記第１の昇圧手段による昇圧電圧を前記第１のスイッチ素子の制御端子に印加して、当該第１のスイッチ素子をオン状態にし、
   前記第２の制御手段は、前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い期間において、前記第２の昇圧手段による昇圧電圧を前記第２のスイッチ素子の制御端子に印加して、当該第２のスイッチ素子をオン状態にすることを特徴とする請求項１または２に記載の同期整流型ブリッジ。
4. 前記第３のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、当該第３のスイッチ素子をオン状態にする第３の制御手段と、
   前記第４のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、当該第４のスイッチ素子をオン状態にする第４の制御手段と、を備えることを特徴とする請求項３に記載の同期整流型ブリッジ。
5. 前記第３の制御手段は、前記第３のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第３の検出手段を備え、
   前記第４の制御手段は、前記第４のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第４の検出手段を備えることを特徴とする請求項４に記載の同期整流型ブリッジ。
6. 前記第１の制御手段は、前記第１のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、前記第１の昇圧手段による昇圧電圧を前記第１のスイッチ素子の制御端子に印加して、当該第１のスイッチ素子をオン状態にし、
   前記第２の制御手段は、前記第２のスイッチ素子の寄生ダイオードの順方向の電圧を検出し、当該寄生ダイオードの順方向の電圧降下を検出している期間において、前記第２の昇圧手段による昇圧電圧を前記第２のスイッチ素子の制御端子に印加して、当該第２のスイッチ素子をオン状態にすることを特徴とする請求項１または２に記載の同期整流型ブリッジ。
7. 前記第１の制御手段は、前記第１のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第１の検出手段を備え、
   前記第２の制御手段は、前記第２のスイッチ素子の寄生ダイオードの順方向の電圧を検出する第２の検出手段を備えることを特徴とする請求項６に記載の同期整流型ブリッジ。
8. 前記第１の入力端子の電圧が前記第２の入力端子の電圧より低い期間において、前記第３のスイッチ素子をオン状態にする第３の制御手段と、
   前記第１の入力端子の電圧が前記第２の入力端子の電圧より高い期間において、前記第４のスイッチ素子をオン状態にする第４の制御手段と、を備えることを特徴とする請求項６または７に記載の同期整流型ブリッジ。