JP2013153365A

JP2013153365A - フィルタ回路

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Publication number: JP2013153365A
Application number: JP2012013737A
Authority: JP
Inventors: Hitoshi Ebihara; 均海老原; Hiroshi Hara; 浩史原
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2012-01-26
Filing date: 2012-01-26
Publication date: 2013-08-08
Anticipated expiration: 2032-01-26
Also published as: US20130194142A1; JP5865718B2; US9306532B2

Abstract

【課題】所望の周波数特性を実現するフロントエンドモジュールの小型化を可能にする。
【解決手段】本フィルタ回路は、アンテナに接続する第１の端子と受信側回路に接続する第２の端子と送信側回路に接続する第３の端子とを有するフィルタ素子と、フィルタ素子の第１の端子と第３の端子との間に直列に接続される第１のインダクタと第２のインダクタと第３のインダクタと、第１のインダクタと第２のインダクタとの接続部に一端が接続され、他端が接地される第４のインダクタと、第２のインダクタと第３のインダクタとの接続部に一端が接続され、他端が接地される第５のインダクタとを有する。
【選択図】図５

Description

本発明は、無線通信機のフロントエンドモジュールにおけるフィルタ技術に関する。

無線通信機において、デュプレクサを含むフロントエンドモジュールは小形化が要求されている。小型化を実現するために、モジュールに搭載される部品を基板内に形成することがあるが、大きな素子値となるコンデンサやインダクタを、基板内に形成することは難しい。

例えば、従来、図１に示すようなフロントエンドモジュールが用いられていた。図１のフロントエンドモジュールでは、ＳＡＷ（表面弾性波）デュプレクサ１００１の、アンテナ（ＡＮＴ）に接続される端子１には、インダクタＬ１０１（例えば２．２ｎＨ）の一端が接続され、このインダクタＬ１０１の他端は接地されている。また、ＳＡＷデュプレクサ１００１の、送信側回路に接続される端子２には、インダクタＬ１００（例えば４．９ｎＨ）の一端が接続され、このインダクタＬ１００の他端は接地されている。ＳＡＷデュプレクサ１００１の、受信側回路に接続される端子３と端子４との間には、インダクタＬ１０２（例えば８．２ｎＨ）とトランスＴ１０１の一次巻線とが並列に接続されている。トランスＴ１０１の二次巻線の一端は接地されており、他端は他の回路に接続されている。ＳＡＷデュプレクサ１００１の端子５及び６は接地されている。インダクタＬ１００及びＬ１０１は、マッチング用素子である。

このようなフロントエンドモジュールの周波数特性を図２に示す。図２では、横軸は周波数を表し、縦軸はゲインを表し、送信側の端子（ＴＸ）における周波数特性と、受信側の端子（ＲＸ）における周波数特性とを示す。ここで、例えば、無線通信機がアンテナを介してＧＰＳ（Global Positioning System）のためにおおよそ１．５ＧＨｚの帯域の信号と、無線通信の受信で使用するおおよそ２．１１ＧＨｚ乃至２．１７ＧＨｚの帯域の信号とを受信したい場合を想定する。そうすると、図２において丸印で示した部分の送信側のゲインが高すぎ、減衰量が不足している。従って、送信側が発生するノイズが、受信側に伝わってしまうという問題がある。

なお、フロントエンドモジュールについて様々な従来技術が存在しているが、小型化と共にこのような問題を解決する技術は存在していない。

特開２００５−２３５２９号公報ＷＯ２０１０／１１６７７６

従って、本発明の目的は、一側面によれば、所望の周波数特性を実現するフロントエンドモジュールの小型化を可能にするための技術を提供することである。

本発明に係るフィルタ回路は、（Ａ）アンテナに接続する第１の端子と受信側回路に接続する第２の端子と送信側回路に接続する第３の端子とを有するフィルタ素子と、（Ｂ）フィルタ素子の第１の端子と第３の端子との間に直列に接続される第１のインダクタと第２のインダクタと第３のインダクタと、（Ｃ）第１のインダクタと第２のインダクタとの接続部に一端が接続され、他端が接地される第４のインダクタと、（Ｄ）第２のインダクタと第３のインダクタとの接続部に一端が接続され、他端が接地される第５のインダクタとを有する。

このようなインダクタ構成を採用すれば、第２、第４及び第５のインダクタについてはそのインダクタンス値は小さな値であっても所望の周波数帯で十分な減衰量を確保できるようになる。

なお、上記フィルタ回路において、第２のインダクタと第４のインダクタと第５のインダクタとが、フィルタ素子を搭載するセラミック基板内に形成されるようにしても良い。このようにすればより小型のフロントエンドモジュールが可能となる。

さらに、上記フィルタ回路が、第３のインダクタに並列に、又は第１のインダクタに並列に、キャパシタをさらに有するようにしても良い。このキャパシタの容量値を調整すれば、所望の周波数帯をさらに調整できるようになる。

また、上で述べたフィルタ素子は、表面弾性波フィルタである場合もある。

以下に述べる実施の形態の回路は回路例に過ぎず、様々な変形が可能である。

一側面によれば、所望の周波数特性を実現するフロントエンドモジュールの小型化が可能になる。

図１は、従来のフロントエンドモジュールの回路例を示す図である。図２は、従来のフロントエンドモジュールの回路例についての周波数特性を示す図である。図３は、フロントエンドモジュールの回路例を示す図である。図４は、フロントエンドモジュールの回路例についての周波数特性を示す図である。図５は、第１の実施の形態に係る回路例を示す図である。図６Ａは、Ｙ−Δ変換を説明するための図である。図６Ｂは、Ｙ−Δ変換を説明するための図である。図６Ｃは、Δ−Ｙ変換を説明するための図である。図６Ｄは、Δ−Ｙ変換を説明するための図である。図７は、第１の実施の形態に係る回路例の周波数特性を示す図である。図８は、実装例を示す透視斜視図である。図９は、実装基板の断面図である。図１０は、基板の第１層を示す図である。図１１は、基板の第２層を示す図である。図１２は、基板の第３層を示す図である。図１３は、基板の第４層を示す図である。図１４は、第２の実施の形態に係る回路例を示す図である。図１５は、第２の実施の形態に係る回路例の周波数特性を示す図である。図１６は、第２の実施の形態に係る変形例を示す図である。図１７は、第２の実施の形態に係る変形例の周波数特性を示す図である。図１８は、第２の実施の形態に係る第２の変形例を示す図である。図１９は、第２の実施の形態に係る第２の変形例の周波数特性を示す図である。図２０は、第２の実施の形態に係る第３の変形例を示す図である。図２１は、第２の実施の形態に係る第３の変形例の周波数特性を示す図である。

図１に示した回路では所望の周波数特性を得ることができないので、図３に示すように、ＳＡＷデュプレクサ１００１の端子１と端子２とをインダクタＬ１０３（例えば１５０ｎＨ）で繋ぐことが考えられる。このような回路を用いれば図４に示すような周波数特性が得られる。図４の例は、図２と同様に、横軸は周波数を表し、縦軸はゲインを表し、送信側の端子（ＴＸ）における周波数特性と、受信側の端子（ＲＸ）における周波数特性とを示す。図４でも丸印で示すように、送信側の周波数特性において、１．５ＧＨｚ帯と、２．１１ＧＨｚ乃至２．１７ＧＨｚ帯のゲインは十分に低下している。このように、インダクタＬ１０３のインダクタンス値などを調整すれば、所望の周波数帯で、受信側に悪影響を与えないようにゲインを低下させることができるようになる。しかしながら、このような形でインダクタＬ１０３を導入する場合には、インダクタンス値を、基板内に形成できるほどに小さな値にすると、所望の周波数帯において送信側の周波数特性を下げることができない。すなわち、インダクタＬ１０３を個別素子で実装せざるを得ず、フロンドエンドモジュールの大きさが大きくなってしまう。

そこで、所望の周波数特性を実現するフロントエンドモジュールの小型化を実現するため、以下のような実施の形態が考えられる。

［実施の形態１］
図５に、第１の実施の形態に係るフロントエンドモジュールの回路の一例を示す。ＳＡＷデュプレクサ１０１の、アンテナ（ＡＮＴ）に接続される端子１には、インダクタＬ２（例えば２．２ｎＨ）の一端が接続され、このインダクタＬ２の他端はインダクタＬ５（例えば１．７ｎＨ）の一端及びインダクタＬ４（例えば０．２７ｎＨ）の一端とに接続されている。インダクタＬ４の他端は、接地されている。

また、ＳＡＷデュプレクサ１０１の、送信側回路に接続される端子２には、インダクタＬ１（例えば４．９ｎＨ）の一端が接続され、このインダクタＬ１の他端は、インダクタＬ５の他端とインダクタＬ３（例えば０．６８ｎＨ）の一端とに接続されている。インダクタＬ３の他端は接地されている。

また、ＳＡＷデュプレクサ１０１の、受信側回路に接続される端子３と端子４との間には、インダクタＬ６（例えば８．２ｎＨ）とトランスＴ１の一次巻線とが並列に接続されている。トランスＴ１の二次巻線の一端は接地されており、他端は他の回路に接続される。ＳＡＷデュプレクサ１０１の端子５及び６は接地されている。

このように、インダクタＬ１及びＬ２については、従来例と同じであるが、インダクタＬ３、Ｌ４及びＬ５が、１５０ｎＨのインダクタの代わりに導入されている。しかし、インダクタＬ５のインダクタンス値は１．７ｎＨであり、インダクタＬ３のインダクタンス値は０．６８ｎＨであり、インダクタＬ４のインダクタンス値は０．２７ｎＨである。このような小さなインダクタンス値であれば、セラミック基板（例えばＬＴＣＣ：Low Temperature Co-fired Ceramics）内に実装することができ、小型化を図ることができる。

なお、Ｙ−Δ変換及びその逆のΔ−Ｙ変換というものが知られている。図６Ａに示すように、インダクタがＹ字型に接続されている回路は、図６Ｂに示すように、インダクタが逆Δ型に接続されている回路が等価回路となる。逆に、図６Ｃに示すように、インダクタが逆Δ型に接続されている回路は、図６Ｄに示すように、インダクタがＹ字型に接続されている回路が等価回路となる。図３の回路におけるインダクタは図６Ｂに示すように接続されており、そうすると図６Ａに示すような回路に変換される。図６Ａの上側の２つのインダクタをそれぞれ２つのインダクタに分割すれば、図６Ｄに示すような回路になるので、図６Ｃに示すような回路が等価回路として得られる。この図６Ｃに示すような回路が図５の回路と同じ形を有している。なお、インダクタンス値については正確に等価回路となるように算出することになる。

図５に示した回路の周波数特性を図７に示す。図７において横軸は周波数を表し、縦軸はゲインを表し、送信側の端子（ＴＸ）における周波数特性と、受信側の端子（ＲＸ）における周波数特性とを示す。図４の場合とは多少異なる部分があるが、図７でも丸印で示すように、送信側の周波数特性において、１．５ＧＨｚ帯と、２．１１ＧＨｚ乃至２．１７ＧＨｚ帯とで十分に減衰している。このようにすれば、ＧＰＳと無線通信の受信に用いる帯域で好ましい周波数特性を得ることができるようになる。

次に、実際にＬＴＣＣ内にインダクタＬ３乃至Ｌ５を実装する場合の一例を示す。図８に、基板の透視斜視図を示す。基板は、ＬＴＣＣ部分Ａと、プリント基板部分Ｂとを含む。ＬＴＣＣ部分Ａの表面には、インダクタＬ１のための電極と、インダクタＬ２のための電極と、インダクタＬ６のための電極と、ＳＡＷデュプレクサ１０１のための８つの電極とが設けられている。図５では６つの端子を示していたが、グランドに接地される端子が増えているだけであるから、実質的には同じである。なお、透視斜視図でも示すように、ＬＴＣＣ部分Ａ内部には、インダクタＬ１のための電極の下部に、インダクタＬ３が形成されており、インダクタＬ２の電極の下部付近にインダクタＬ４が形成されており、インダクタＬ３及びインダクタＬ４の間をつなぐラインによってインダクタＬ５が形成されている。

図９に、図８におけるＸＸ’ラインの断面図を示す。このようにＬＴＣＣ部分Ａは、４つの電極層を有している。なお、縦の黒い部分は、異なる電極を繋ぐホールである。また、上から電極層をＬａｙｅｒ１、Ｌａｙｅｒ２、Ｌａｙｅｒ３及びＬａｙｅｒ４とする。

図１０に、ＬＴＣＣ部分Ａの表面であるＬａｙｅｒ１を示す。図８でも示したように、ＳＡＷデュプレクサ１０１のための８つの電極と、インダクタＬ１、インダクタＬ２、インダクタＬ６のための電極が形成されている。

図１１に、ＬＴＣＣ部分Ａ内部のＬａｙｅｒ２を示す。インダクタＬ４の一部と、インダクタＬ３の一部と、インダクタＬ３及びインダクタＬ４とを結ぶインダクタＬ５全体とが形成されている。

図１２に、ＬＴＣＣ部分Ａ内部のＬａｙｅｒ３を示す。Ｌａｙｅｒ３では、グランド部分と、インダクタＬ４の一部と、インダクタＬ３の一部とが形成されている。

図１３に、ＬＴＣＣ部分ＡのＬａｙｅｒ４を示す。この階層は全てグランドとなっている。

このように、インダクタＬ３、インダクタＬ４及びインダクタＬ５がＬＴＣＣの内部に形成されているので、フロントエンドモジュールの小型化が可能となっている。

［実施の形態２］
図５に示した回路で用いられるインダクタのインダクタンス値は、ＳＡＷデュプレクサ１０１の特性に応じて設定されている。従って異なるＳＡＷデュプレクサ１１１を用いる場合には、異なるインダクタを用いることになる。図１４に、本実施の形態におけるフロントエンドモジュールの回路例を示す。基本的な回路の形は図５と同様である。図１４では、インダクタＬ１の代わりにインダクタＬ１１（例えば４．７ｎＨ）を用い、インダクタＬ２の代わりにインダクタＬ１２（例えば２．８ｎＨ）を用い、インダクタＬ３の代わりにインダクタＬ１３（例えば０．５ｎＨ）を用い、インダクタＬ４の代わりにインダクタＬ１４（例えば０．３ｎＨ）を用い、インダクタＬ５の代わりにインダクタＬ１５（例えば０．９ｎＨ）を用い、インダクタＬ６の代わりにインダクタＬ１６（例えば８ｎＨ）を用いる。

図１５に、図１４に示した回路の周波数特性を示す。図１５において横軸は周波数を表し、縦軸はゲインを表し、送信側の端子（ＴＸ）における周波数特性と、受信側の端子（ＲＸ）における周波数特性とを示す。図１５に示す周波数特性では、無線通信の受信側回路に影響を与えないようにするため、２．１１ＧＨｚ乃至２．１７ＧＨｚあたりの帯域の減衰量は確保できている。一方、ＧＰＳのための１．５ＧＨｚ帯付近に減衰量が多い部分はあるが、減衰量がピークとなる周波数は１．５ＧＨｚから少々ずれている。第１の実施の形態のようにインダクタのインダクタンス値を調整することも考えられるが、本実施の形態では、以下のような変形を加える。

すなわち、変形後の回路を図１６に示す。ＳＡＷデュプレクサ１１１の、アンテナ（ＡＮＴ）に接続される端子１には、インダクタＬ２２（例えば２．８ｎＨ）の一端が接続され、このインダクタＬ２２の他端はインダクタＬ２５（例えば０．９ｎＨ）の一端及びインダクタＬ２４（例えば０．３ｎＨ）の一端とに接続されている。インダクタＬ２４の他端は、接地されている。

また、ＳＡＷデュプレクサ１１１の、送信側回路に接続される端子２には、インダクタＬ２１（例えば４．７ｎＨ）の一端とキャパシタＣ１（例えば０．３ｐＦ）の一端とが接続され、このインダクタＬ２１の他端及びキャパシタＣ１の他端は、インダクタＬ２５の他端とインダクタＬ２３（例えば０．５ｎＨ）の一端とに接続されている。インダクタＬ２３の他端は接地されている。このようにインダクタＬ２１とキャパシタＣ１とは並列に接続されている。

また、ＳＡＷデュプレクサ１１１の、受信側回路に接続される端子３と端子４との間には、インダクタＬ２６（例えば８ｎＨ）とトランスＴ３の一次巻線とが並列に接続されている。トランスＴ３の二次巻線の一端は接地されており、他端は他の回路に接続されている。

このようにキャパシタＣ１を導入すると、図１７に示すような周波数特性が得られる。図１７において横軸は周波数を表し、縦軸はゲインを表し、送信側の端子（ＴＸ）における周波数特性と、受信側の端子（ＲＸ）における周波数特性とを示す。図１７においてＥ及びＦにより示すように、ＧＰＳのためのおおよそ１．５ＧＨｚの帯域及び無線通信の受信側の２．１１ＧＨｚ乃至２．１７ＧＨｚあたりの帯域において、十分な減衰量を確保できるようになる。特に、１．５ＧＨｚの帯域で効果があるが、図１５と比較すれば分かるように、２．１１ＧＨｚ乃至２．１７ＧＨｚあたりの帯域の特性も変化するので、両方の帯域において所望の周波数特性を得るために、キャパシタＣ１の容量値を調整することになる。

Ｈ字型にインダクタが接続されており左右対称であるから、インダクタＬ２１と並列にキャパシタＣ１を接続するのではなく、図１８に示すように、インダクタＬ２２と並列にキャパシタＣ２を接続するようにしても良い。この場合、図１９に示すような周波数特性が得られる。図１９において丸印Ｇ及びＨで示すように、減衰量がピークとなる周波数は、図１７に示した周波数特性とは異なっている。なお、キャパシタＣ２の容量を変化させることで、減衰量がピークとなる周波数を調整できる。

さらに、図２０に示すように、インダクタＬ２１と並列にキャパシタＣ１を接続した上で、インダクタＬ２２にも並列にキャパシタＣ２を接続するようにしても良い。このようにすれば、図２１に示すような周波数特性が得られる。図２１でも、図１７と同様に、所望の周波数帯域（図２１の丸の部分）にて減衰量を確保できるようになっている。上でも述べたように、キャパシタＣ１及びＣ２の容量を変化させることで、減衰量がピークとなる周波数を調整できる。

以上本発明の実施の形態を説明したが、同様の効果を奏するように回路を変更することも可能であり、本発明は上で述べた実施の形態に限定されるものではない。

Ｃキャパシタ
Ｌインダクタ
Ｔトランス
１０１，１１１，１００１ＳＡＷデュプレクサ

Claims

アンテナに接続する第１の端子と受信側回路に接続する第２の端子と送信側回路に接続する第３の端子とを有するフィルタ素子と、
前記フィルタ素子の前記第１の端子と前記第３の端子との間に直列に接続される第１のインダクタと第２のインダクタと第３のインダクタと、
前記第１のインダクタと前記第２のインダクタとの接続部に一端が接続され、他端が接地される第４のインダクタと、
前記第２のインダクタと前記第３のインダクタとの接続部に一端が接続され、他端が接地される第５のインダクタと、
を有するフィルタ回路。
前記第２のインダクタと前記第４のインダクタと前記第５のインダクタとが、前記フィルタ素子を搭載するセラミック基板内に形成されている
請求項１記載のフィルタ回路。
前記第３のインダクタに並列に、又は前記第１のインダクタに並列に、キャパシタをさらに有する請求項１又は２記載のフィルタ回路。
前記フィルタ素子が、表面弾性波フィルタである
請求項１乃至３のいずれか１つ記載のフィルタ回路。