JP2013153320A - 固体撮像素子、電子機器、及び、固体撮像素子の駆動方法 - Google Patents

Abstract

【課題】カウンタを用いてアナログデジタル変換を行うアナログデジタル変換器における消費電力を低減可能とする。
【解決手段】 受光量に応じた信号電荷を生成して蓄積する画素と、前記画素に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、を備え、前記アナログデジタル変換部は、比較器とカウンタとを有し、前記比較器は、前記アナログ電圧と徐々に変化する参照電圧とを比較するべく設けられた所定の比較期間において、前記アナログ電圧と前記参照電圧の大小関係の反転を検出し、前記カウンタは、前記所定の比較期間において、前記比較器が前記大小関係の反転を検出した後の時間をカウントする固体撮像素子。
【選択図】図１６

Description

本技術は、固体撮像素子、電子機器、及び、固体撮像素子の駆動方法に関し、特に、カウンタを用いてアナログデジタル変換を行うアナログデジタル変換器を備える固体撮像素子、電子機器、及び、固体撮像素子の駆動方法に関する。

ＣＭＯＳイメージセンサ等の撮像素子は、アナログの画素信号をデジタル値に変換するためのアナログデジタル変換部（ＡＤ変換部）を備えているものがある。ＡＤ変換部のＡＤ変換方式には、いわゆるスロープ積分形と呼ばれる方式がある。このスロープ積分型のＡＤ変換方式においては、経時的に所定の傾きで徐々に変化するランプ波と呼ばれる参照電圧と画素から出力されるアナログ信号との大小関係を比較し、比較を開始してから、これら信号の大小関係が反転するまでの時間をカウンタにてカウントした値を画素から出力されるアナログの画素信号に対応するデジタル値とする（例えば、特許文献１参照）。

特開２００８−１１８６３４号公報

スロープ積分型のＡＤ変換方式を採用したＣＭＯＳイメージセンサにおいては、全体の消費電力に占めるＡＤ変換部の消費電力の割合が大きく、中でもカウンタの消費電力は大きな割合を占める。

特に、カラムＡＤ方式のＣＭＯＳイメージセンサにおいては、２次元マトリックス状に配列された複数画素の列毎又は複数列毎にＡＤ変換部を設けるため多数のＡＤ変換部を備えている。このため、カラムＡＤ方式のＣＭＯＳイメージセンサにおいては、全体の消費電力に占めるカウンタの消費電力はかなりの割合となる。

なお、例えば、ＡＤ変換部の数を減らしたり高性能なＡＤ変換部を用いたりすれば省電力自体は実現できる可能性はある。しかしながら、撮像装置の高速動作やコストダウンの要望も高く、高速動作やコストダウンを犠牲にした省電力では不十分である。

このため、少なくとも現状の動作速度を低下させたりやコストアップさせたりすることなく、カウンタにおける消費電力を低減することができる技術が待ち望まれていた。

本技術は、上述した課題に鑑みて考案されたものであり、アナログデジタル変換器における動作速度低下やコストアップを招くことなく省電力を実現することが可能な固体撮像素子、電子機器、及び、固体撮像素子の駆動方法を実現することを目的とする。

本技術の態様の１つは、受光量に応じた信号電荷を蓄積するための画素部と、所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出するための比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するためのアナログデジタル変換部と、を備え、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントする固体撮像素子である。

本技術の他の態様は、受光量に応じた信号電荷を蓄積するための画素部と、所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出するための比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタとを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するためのアナログデジタル変換部と、を備え、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする固体撮像素子である。

本技術によれば、カウンタを用いてアナログデジタル変換を行うアナログデジタル変換器において、カウンタのカウント時間を短縮可能となり、これによりカウンタの消費電力を低減することが可能となる。

撮像装置の概略構成を示すブロック図である。 固体撮像素子の概略構成を示すブロック図である。 画素の構成例を示す図である。 ＡＤ変換部の概略的な回路構成を示す図である。 カウンタ制御部の構成を説明する図である。 切り替え回路の具体例を示す図である。 ＡＤ変換の切り替え動作を説明するフローチャートである。 解析対象画素の第１例を説明する図である。 解析対象画素の第２例を説明する図である。 解析対象画素の第３例を説明するための図である。 解析対象画素の第４例を説明する図である。 解析対象画素を選別する手法を説明する図である。 記憶部の構成を説明する図である。 記憶部の構成を説明する図である。 第１のＡＤ変換動作を説明するタイミングチャートである。 第２のＡＤ変換動作を説明するタイミングチャートである。

以下、下記の順序に従って本技術を説明する。
（１）本技術の態様：
（２）撮像装置の構成：
（３）固体撮像素子の構成：
（４）固体撮像素子の動作：
（５）まとめ：

（１）本技術の態様：
本技術の態様の１つは、受光量に応じた信号電荷を蓄積する画素部と、所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧とを比較して前記アナログ電圧と前記参照電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、これら比較部とカウンタとを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、を備え、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントする固体撮像素子である。

当該態様において、前記画素部は、受光量に応じた信号電荷を蓄積するように構成されており、前記アナログデジタル変換部は、前記画素部に蓄積される電荷量に応じたアナログ電圧をデジタル値に変換する。このアナログデジタル変換を行うにあたり、前記アナログデジタル変換部は、比較部とカウンタとを用いる。前記比較部には、前記アナログ電圧と前記参照電圧とが入力されており、前記比較部は、これら電圧の大小関係の反転を検出するように構成されている。なお、参照電圧とは、徐々に変化する電圧である。

ここで、固体撮像素子においては、アナログデジタル変換を行うための前記所定期間が設けられており、この所定期間において、前記カウンタは、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントすることができる。

従って、例えば、前記画素部に蓄積される信号電荷の量が多く、前記アナログ電圧と前記参照電圧の大小関係が平均的に前記所定期間の後半に反転する場合等に、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前の時間をカウントする場合に比べると、カウント時間を短縮することができる。

これにより、固体撮像素子の動作速度やコストアップを招くことなくカウンタの消費電力、ひいては固体撮像素子全体の消費電力を低減することができる。

本技術の他の態様は、受光量に応じた信号電荷を蓄積する画素部と、所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、を備え、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする固体撮像素子である。

当該他の態様においても、前記画素部は、受光量に応じた信号電荷を蓄積するように構成されており、前記アナログデジタル変換部は、前記画素部に蓄積される電荷量に応じたアナログ電圧をデジタル値に変換する。このアナログデジタル変換を行うにあたり、前記アナログデジタル変換部は、比較部とカウンタとを用いる。前記比較部には、前記アナログ電圧と前記参照電圧とが入力されており、前記比較部は、これら電圧の大小関係の反転を検出することができるように構成されている。なお、参照電圧とは、徐々に変化する電圧である。

ここで、固体撮像素子においては、アナログデジタル変換を行うための所定期間が設けられており、この所定期間において、前記カウンタは、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする。

従って、前記所定の選択基準として、次に入力されるアナログ信号の大きさを予測するための基準を、次にアナログデジタル変換の対象となる前記画素部に蓄積された信号電荷に応じたアナログ電圧が小さいと予測されたときは、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前の時間をカウントし、次にアナログデジタル変換の対象となる前記画素部に蓄積された信号電荷に応じたアナログ電圧が大きいと予測されたときは、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントする選択基準とすることにより、カウンタのカウント時間を短縮可能となり、これによりカウンタの消費電力を低減することが可能となる。

本技術の選択的な態様の１つにおいては、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか短い方の時間をカウントする。これにより、カウンタのカウント時間を短縮可能となり、これによりカウンタの消費電力を低減することが可能となる。

本技術の選択的な態様の１つにおいては、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、前記アナログデジタル変換部によって既にアナログデジタル変換済みのデジタル画素データの統計結果に基づいて選択された方の時間をカウントする。これにより、統計的な予測結果に基づいて、カウンタのカウント時間を短縮することが可能となり、カウンタの消費電力を低減することが可能となる。

本技術の選択的な態様の１つにおいては、リセット状態の前記画素部から得られるアナログ電圧をデジタル値に変換する場合、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前の時間をカウントし、信号電荷を蓄積した状態の前記画素部から得られるアナログ電圧をデジタル値に変換する場合、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする。これにより、リセット状態の画素値のＡＤ変換と信号電荷を蓄積した状態の画素値との双方でカウント時間を短縮し、カウンタの消費電力を低減することが可能となる。

本技術の選択的な態様の１つにおいては、前記カウンタが前記アナログ電圧と前記参照電圧の大小関係が反転した後の時間をカウントして得たカウント値を、所定の演算にて、前記アナログ電圧と前記参照電圧の大小関係が反転する前の時間に相当するカウント値に変換して出力する変換出力部を更に備える。これにより、画素値は一律に前記アナログ電圧と前記参照電圧の大小関係が反転する前の時間に相当するカウント値に変換されて出力されるため、後段に特段の変更を加える必要がなくなる。よって、コストアップを防止できる。

なお、本技術に係る固体撮像素子は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様で実施することもできる。また、本技術は上記固体撮像素子を備える電子機器や撮像システム、これら素子や装置の構成に対応した工程を有する駆動方法やＡＤ変換方法、上述した素子や装置の構成に対応した機能をコンピュータに実現させるプログラム、当該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。

（２）撮像装置の構成：
図１は、固体撮像素子を備える撮像装置１００の構成を示すブロック図である。同図に示す撮像装置１００は、電子機器の一例である。

なお、本明細書において、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置や、撮像機能を有する携帯電話機などの携帯端末装置など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般を指す。むろん、画像取込部に固体撮像装置を用いる電子機器には、画像読取部に固体撮像装置を用いる複写機も含まれる。また、撮像装置は、上述した電子機器に搭載するために固体撮像素子を含めてモジュール化されたモジュールであってもよい。

図１において、撮像装置１００は、レンズ群を含む光学系１１、固体撮像素子１２、ＤＳＰ１３（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、フレームメモリ１４、表示装置１５、記録装置１６、操作系１７、電源系１８及び制御部１９を備えている。

ＤＳＰ１３、フレームメモリ１４、表示装置１５、記録装置１６、操作系１７、電源系１８及び制御部１９は、通信バスを介して、互いにデータや信号を送受信できるように接続されている。

光学系１１は、被写体からの入射光（像光）を取り込んで固体撮像素子１２の撮像面上に結像する。固体撮像素子１２は、光学系１１によって撮像面上に結像された入射光の受光量に応じた電気信号を画素単位で生成し、画素信号として出力する。この画素信号はＤＳＰ１３に入力され、適宜に各種の画像処理を行った後、フレームメモリ１４に記憶されたり、記録装置１６の記録媒体に記録されたり、表示装置１５に出力されたりする。

表示装置１５は、液晶表示装置や有機ＥＬ(ｅｌｅｃｔｒｏ ｌｕｍｉｎｅｓｃｅｎｃｅ)表示装置等のパネル型表示装置からなり、固体撮像素子１２によって撮像された動画や静止画、その他の情報を表示する。記録装置１６は、固体撮像素子１２によって撮像された動画や静止画を、ＤＶＤ(Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ)やＨＤ（Ｈａｒｄ Ｄｉｓｋ）、半導体メモリ等の記録媒体に記録する。

操作系１７は、ユーザから各種の操作を受け付けるものであり、ユーザの操作に応じた操作命令を、通信バスを介して、各部１３，１４，１５，１６，１８，１９へ送信する。電源系１８は、駆動電源となる各種の電源電圧を生成して供給対象（各部１３，１４，１５，１６，１７，１９）へ適宜に供給する。

制御部１９は、演算処理を行うＣＰＵや撮像装置１００の制御プログラムを記憶するＲＯＭ、ＣＰＵのワークエリアとして機能するＲＡＭ、等を備えている。制御部１９は、ＲＡＭをワークエアリアとして利用しつつＲＯＭに記憶されている制御プログラムをＣＰＵが実行することにより、通信バスを介して各部１３，１４，１５，１６，１７，１８を制御する。また、制御部１９は、不図示のタイミングジェネレータを制御して各種のタイミング信号を生成させ、各部へ供給する制御を行ったりする。

（３）固体撮像素子の構成：
図２は、固体撮像素子１２の構成を示すブロック図である。本実施形態では、固体撮像素子として、Ｘ−Ｙアドレス型固体撮像素子の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。

以下、図２を参照しつつ、固体撮像素子の具体的な一例について説明する。図２において、固体撮像素子１２は、画素部１２１、垂直駆動部１２２、アナログデジタル変換部１２３（ＡＤ変換部１２３）、参照信号生成部１２４、水平駆動部１２５、制御部１２６及び信号処理部１２７を備えている。

画素部１２１には、光電変換素子としてのフォトダイオードを含む画素ＰＸＬが行列状に配置されている。画素部１２１の受光面側には、各画素に対応してフィルタの色を区分された色フィルタアレイが設けられている。なお、画素ＰＸＬの具体的な回路構成については、後に詳述する。

画素部１２１には、ｎ本の画素駆動線ＨＳＬｎ（ｎ＝１，２，・・・）とｍ本の垂直信号線ＶＳＬｍ（ｍ＝１，２，・・・）が配線されている。画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、図の上下方向に等間隔で配置されている。垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線され、図の左右方向に等間隔で配置されている。

画素駆動線ＨＳＬｎの一端は、垂直駆動部１２２の各行に対応した出力端子に接続されている。垂直信号線ＶＳＬｍの一端は、ＡＤ変換部１２３に接続されている。垂直駆動部１２２や水平駆動部１２５は、制御部１２６の制御の下、画素部１２１を構成する各画素ＰＸＬからアナログ信号を順次に読み出す制御を行う。なお、各画素ＰＸＬに対する画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な配線については、画素ＰＸＬの説明とともに後述する。

制御部１２６は、例えば、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、固体撮像素子１２の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像素子１２の内部情報を含むデータを外部へ出力する。

制御部１２６は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部（垂直駆動部１２２、水平駆動部１２５、ＡＤ変換部１２３、参照信号生成部１２４、信号処理部１２７、等）に供給する。

垂直駆動部１２２は、例えば、シフトレジスタやアドレスデコーダ等によって構成されている。垂直駆動部１２２は、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。

垂直駆動部１２２は、読み出し走査と掃き出し走査が可能である。読み出し走査とは、信号を読み出す単位画素を順に選択する走査である。読み出し走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。

掃き出し走査とは、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、この読み出し走査よりもシャッタースピードの時間分だけ先行して、読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。

水平駆動部１２５は、制御部１２６の出力するクロックに同期してＡＤ変換部１２３を構成する各ＡＤＣ回路を順番に選択する。ＡＤ変換部１２３は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路（ｍ＝１，２，・・・）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部１２５の制御に従って水平信号線Ｌｔｒｆに出力する。

水平駆動部１２５は、例えば、水平アドレス設定部や水平走査部を備えており、水平アドレス設定部が規定した水平方向の読み出し列に対応するＡＤ変換部１２３の個々のＡＤＣ回路を選択することにより、選択されたＡＤＣ回路において生成されたデジタル信号を水平信号線Ｌｔｒｆに導く。

このようにしてＡＤ変換部１２３から出力されたデジタル信号は、水平信号線Ｌｔｒｆを介して信号処理部１２７へ入力される。信号処理部１２７は、画素部１２１からＡＤ変換部１２３を経由して出力される信号を、演算処理にて、色フィルタアレイの色配列に対応した画像信号に変換する処理を行う。また、信号処理部１２７は、必要に応じて、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行う。このようにして生成された画像信号は、固体撮像素子１２の外部に出力される。

参照信号生成部１２４は、ＤＡＣ（Ｄｉｇｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を備えており、制御部１２６から供給されるカウントクロックに同期して、参照信号Ｖｒａｍｐを生成する。参照信号Ｖｒａｍｐは、制御部１２６から供給される初期値から階段状に時間変化する鋸歯状波（ランプ波形）である。この参照信号Ｖｒａｍｐは、ＡＤ変換部１２３の個々のＡＤＣ回路に供給される。

ＡＤ変換部１２３は、複数のＡＤＣ回路を備えている。ＡＤＣ回路は、各画素ＰＸＬから出力されるアナログ電圧をＡＤ変換するにあたり、所定のＡＤ変換期間（後述するＰ相期間やＤ相期間）、参照電圧Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧とを比較器にて比較し、参照電圧Ｖｒａｍｐと垂直信号線ＶＳＬｍの電圧の電圧との大小関係が反転する前後いずれかの時間をカウンタにてカウントする。これにより、アナログ電圧に応じたデジタル信号を生成することができる。なお、ＡＤ変換部１２３の具体例については後述する。

［画素構成］
図３は、画素の回路構成を説明する図である。同図には、一般的な４トランジスタ方式の構成の画素の等価回路を示してある。同図に示す画素は、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、選択トランジスタＴＲ４）を備えている。

フォトダイオードＰＤは、受光した光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＲ１のドレインに接続される。

画素ＰＸＬには、垂直駆動部１２２のリセット信号生成回路や各種ドライバから、信号線Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。

転送トランジスタＴＲ１のゲートには、転送ゲート信号の信号線Ｌｔｒｇが接続される。転送トランジスタＴＲ１のソースは、リセットトランジスタＴＲ２のソースと、増幅トランジスタＴＲ３のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。

転送トランジスタＴＲ１は、そのゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。

リセットトランジスタＴＲ２は、そのゲートにリセット信号の信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＴＲ２は、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＴＲ２はオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。

増幅トランジスタＴＲ３は、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴＲ４のドレインに接続されている。

選択トランジスタＴＲ４は、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬに接続される。選択トランジスタＴＲ４は、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。

選択トランジスタＴＲ４がオンすると、増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧を増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬを通じて各画素から出力された電圧は、ＡＤ変換部１２３に入力される。

なお、画素の回路構成は、図３に示した構成のみならず、３トランジスタ方式の構成や、他の４トランジスタ方式の構成等、公知の種々の構成を採用可能である。他の４トランジスタ方式の構成としては、例えば、増幅トランジスタＴＲ３と定電圧源ＶＤＤとの間に選択トランジスタＴｒ４を配置した構成が挙げられる。

［ＡＤＣ変換部］
図４は、ＡＤ変換部１２３の構成を示す図である。同図に示すように、ＡＤ変換部１２３を構成する各ＡＤＣ回路は、垂直信号線ＶＳＬｍ毎に設けられた比較器１２３ａやカウンタ１２３ｂと、ラッチ１２３ｃを備えている。

比較器１２３ａは、一方の入力端子に参照信号生成部１２４から参照電圧Ｖｒａｍｐを入力され、他方の入力端子に画素から垂直信号線ＶＳＬを通して出力されるアナログの画素信号（以下、ＶＳＬ電圧Ｖｖｓｌと記載する。）を入力されている。

比較器１２３ａは、これら参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌを比較する。比較器１２３ａは、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとの大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌの大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。

カウンタ１２３ｂは、制御部１２６からクロックを供給されており、当該クロックを利用してＡＤ変換の開始から終了までの時間をカウントしている。ＡＤ変換の開始と終了のタイミングは、制御部１２６の出力する制御信号（例えば、後述するカウント許可信号Ｓ１）と比較器１２３ａの出力反転とに基づいて特定する。

また、カウンタ１２３ｂは、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡ／Ｄ変換する。具体的には、カウンタ１２３ｂは、制御部１２６の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間（後述するＰ相期間に対応）はダウンカウントを行い、このダウンカウントの結果を初期値として、垂直信号線から信号成分に相当するアナログ信号が出力されている間（後述するＤ相期間に対応）はアップカウントを行う。

このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値となる。すなわち、垂直信号線ＶＳＬｍを通して画素からＡＤ変換部１２３へ入力されたアナログの画素信号に相当するデジタル値を、リセット成分にて較正した値となる。

カウンタ１２３ｂが生成したデジタル値は、ラッチ１２３ｃに記憶され、水平走査部の制御に従って順次にラッチ１２３ｃから出力され、水平信号線Ｌｔｒｆを介して信号処理部１２７へ出力される。このように相関２重サンプリングによってデジタル信号を生成するカウンタ１２３ｂは、図５に示すカウンタ制御部１３１によって動作を制御されている。

［カウンタ制御部］
図５は、カウンタ制御部１３１の構成を示すブロック図である。カウンタ制御部１３１は、例えば、信号処理部１２７や後段のＤＳＰ１３に設けられる。カウンタ制御部１３１は、次に読み出されるＶＳＬ電圧Ｖｖｓｌの大きさを統計的な解析処理によって予測するための解析部１３１１と、解析部１３１１の予測結果に基づいてカウンタ１２３ｂを制御するための制御信号生成部１３１２と、を備えている。

制御信号生成部１３１２は、解析部１３１１の予測結果に基づいて動作制御信号Ｓ１をカウンタ１２３ｂへ出力し、これによりカウンタ１２３ｂの動作を切り替える。この制御により、カウンタ１２３ｂは、カウントの実行を許可されている期間（後述するＰ相期間やＤ相期間等。以下、カウント期間と記載する。）において、第１のＡＤ変換動作と第２のＡＤ変換動作の２種類のＡＤ変換動作を適宜に切り替えて実行することができる。

［動作切替制御回路］
一方で、固体撮像素子１２は、動作制御信号Ｓ１に応じてカウンタ１２３ｂのＡＤ変換動作を切り替えるための切り替え回路１２８を備えている。切り替え回路１２８は、例えば、カウンタ１２３ｂの内部に設けられる。図６は、切り替え回路１２８の具体的な一例を示す図である。

同図に示す切り替え回路１２８は、排他的論理和回路１２８ａ（ＥｘＯＲ回路）と、セレクタ回路１２８ｂと、論理積回路１２８ｃ（ＡＮＤ回路）と、を備えている。また、切り替え回路１２８には、比較出力Ｖｃｏと、動作制御信号Ｓ１と、Ｄ相フラグＳ２と、カウント許可信号Ｓ３と、を入力されている。

比較出力Ｖｃｏは、比較器１２３ａの出力する信号であり、比較器１２３ａの比較結果に応じてカウント期間の中で出力が変化する。後述する図１５や図１６に示す例では、比較出力Ｖｃｏは、ＶＳＬ電圧Ｖｖｓｌに比べて参照電圧Ｖｒａｍｐが大きいときにハイレベルとなり、ＶＳＬ電圧Ｖｖｓｌに比べて参照電圧Ｖｒａｍｐが小さいときにローレベルとなる。

動作制御信号Ｓ１は、上述したようにカウンタ制御部１３１が出力する信号であり、解析部１３１１の予測結果に応じて出力が変化する。後述する図１５や図１６に示す例では、動作制御信号Ｓ１は、カウンタ１２３ｂに第１のＡＤ変換動作を行わせる場合はローレベルとなり、カウンタ１２３ｂに第２のＡＤ変換動作を行わせる場合はハイレベルとなる。

Ｄ相フラグＳ２は、Ｐ相期間とＤ相期間とで出力が変化する信号であり、例えば制御部１２６が出力する。本実施形態において、Ｄ相フラグＳ２は、後述するＤ相期間においてはハイレベル（１）となり、Ｐ相期間においてはローレベル（０）となる。

カウント許可信号Ｓ３は、カウント期間と、カウンタ１２３ｂにカウントの実行を許可しない期間（以下、非カウント期間と記載する）とで出力が変化する信号であり、例えば、制御部１２６が出力する。カウント許可信号Ｓ３は、カウント期間においてはハイレベルとなり、非カウント期間においてはローレベルとなる。

以上のように構成された切り替え回路１２８は、次のように動作する。
まず、排他的論理和回路１２８ａは、比較出力Ｖｃｏと動作制御信号Ｓ１を入力されており、カウント期間指示信号Ｖｃｏ’を出力する。このカウント期間指示信号Ｖｃｏ’は、比較出力Ｖｃｏと動作制御信号Ｓ１の何れか一方のみがハイレベルのときハイレベルとなり、その他のときはローレベルとなる。

すなわち、カウント期間指示信号Ｖｃｏ’は、動作制御信号Ｓ１がハイレベルの場合、後述するＰ相期間やＤ相期間のようにＡＤ変換を行う期間において、比較出力Ｖｃｏに対してハイレベルとローレベルが反転した信号となり、動作制御信号Ｓ１がローレベルの場合、後述するＰ相期間やＤ相期間のようにＡＤ変換を行う期間において、比較出力Ｖｃｏに対してハイレベルとローレベルが同じタイミングで現れる信号になる。

従って、カウント期間指示信号Ｖｃｏ’は、動作制御信号Ｓ１がハイレベルの場合、カウント期間において比較器１２３ａの出力が反転する前の期間がハイレベルとなり、動作制御信号Ｓ１がローレベルの場合、カウント期間において比較器１２３ａの出力が反転した後の期間がハイレベルとなる。

セレクタ回路１２８ｂは、比較出力Ｖｃｏとカウント期間指示信号Ｖｃｏ’とＤ相フラグＳ２を入力されている。ここで、セレクタ回路１２８ｂは、Ｄ相フラグＳ２がハイレベル（１）のときはカウント期間指示信号Ｖｃｏ’を出力し、Ｄ相フラグＳ２がローレベル（０）のときは比較出力Ｖｃｏを出力する。

これにより、後述するＰ相期間に切り替え回路１２８がカウンタ１２３ｂへ入力する信号Ｓ４は、比較出力Ｖｃｏと同等になり、後述するＤ相期間に切り替え回路１２８がカウンタ１２３ｂへ入力する信号Ｓ４は、カウント期間指示信号Ｖｃｏ’と同等になる。よって、カウンタ１２３ｂは、Ｐ相期間においては、比較器１２３ａの比較出力に応じたＡＤ変換動作を行い、Ｄ相期間においては、カウント期間指示信号Ｖｃｏ’に応じたＡＤ変換動作を行う。

論理積回路１２８ｃは、セレクタ回路１２８ｂの出力とカウント許可信号Ｓ３を入力されており、セレクタ回路１２８ｂの出力とカウント許可信号Ｓ３の論理積を出力する。すなわち、論理積回路１２８ｃは、セレクタ回路１２８ｂの出力とカウント許可信号Ｓ３とが共にハイレベルの時はハイレベルを出力し、いずれか一方でもローレベルの時はローレベルを出力する。

その結果、論理積回路１２８ｃは、カウント期間以外はローレベルを出力し、カウント期間においては、セレクタ回路１２８ｂの出力と同様の信号になる。これにより、切り替え回路１２８の出力が、カウント期間以外にハイレベルにならないように制御される。

すなわち、信号Ｓ４は、動作制御信号Ｓ１がローレベル（第１のＡＤ変換動作を指示）の場合、比較出力Ｖｃｏが反転する前がハイレベルであって比較出力Ｖｃｏが反転した後はローレベルであるため、カウンタ１２３ｂは、比較出力Ｖｃｏが反転する前の時間をカウントする第１のＡＤ変換動作を行う。

一方、信号Ｓ４は、動作制御信号Ｓ１がハイレベル（第２のＡＤ変換動作を指示）の場合、比較出力Ｖｃｏが反転する前がローレベルであって比較出力Ｖｃｏ反転した後はハイレベルであるため、カウンタ１２３ｂは比較出力Ｖｃｏが反転した後の時間をカウントする第２のＡＤ変換動作を行う。

（４）固体撮像素子の動作：
次に、カウンタ制御部１３１において、第１のＡＤ変換動作と第２のＡＤ変換動作を、どのような選択基準で選択するかを説明する。図７は、カウンタ制御部１３１が実行するＡＤ変換の切り替え動作を説明するフローチャートである。なお、本実施形態では、第１のＡＤ変換動作と第２のＡＤ変換動作とを切り替えて実行する場合を例に取り説明を行うが、むろん、第１のＡＤ変換動作と第２のＡＤ変換動作を個別に実行してもよい。

ＡＤ変換動作が開始されると、まず、一定量の画素の画素データを第１のＡＤ変換動作もしくは第２のＡＤ変換動作にてＡＤ変換する（Ｓ１００）。そして、一定量の画素の画素データのデジタル値が得られると、既に得られた複数画素のデジタル値を統計的に解析することにより、次に取得対象となる画素から得られる画素データの傾向を把握する（Ｓ１１０）。

画素の傾向を把握するために行う解析は、統計的な手法により行われ、例えば、既に得られた複数画素のデジタル値を解析対象として、加算平均、単純加算、標準偏差、等を算出することにより行う。解析対象となる画素は、例えば、下記の図８〜図１２に示す手法のいずれか又は組み合わせにて選択される画素とすることができるが、むろん、これらに限らず、様々な選択手法を採用することができる。

［行単位で解析］
図８は、解析対象画素の第１例を説明する図である。同図に示す例では、次に読み出す第ｎ行の傾向を予測するため、直近に読み出された第ｎ−１行の複数画素を解析対象として、これら複数画素に対して統計的な解析を実行する。

このように、第ｎ−１行の複数画素から既にデジタル値として取得済みの画素値を解析することにより、第ｎ−１行の複数画素の階調を示す特徴が取得される。そして、第ｎ−１行の複数画素の階調を示す特徴に基づいて、第ｎ行の複数画素がどのような階調の傾向を有するか予測することができる。これにより、第ｎ行の複数画素の画素データをＡＤ変換するにあたり、第１のＡＤ変換動作と第２のＡＤ変換動作のいずれを選択すべきか判断することができる。

より具体的な一例を挙げると、第ｎ−１行の複数画素から取得済みの画素値の加算平均が所定の閾値よりも大きい場合は、次に取得される第ｎ行の複数画素から取得される画素値も所定の閾値より大きくなる傾向（高階調になる傾向）にあると予測する。

一方、第ｎ−１行の複数画素から取得済みの画素値の加算平均が所定の閾値よりも小さい場合は、次に取得される第ｎ行の画素か取得される画素値も所定の閾値より小さくなる傾向（低階調になる傾向）にあると予測する（Ｓ１２０）。なお、所定の閾値としては、画素の取り得る階調の中間値等を採用することができる。

ここで、後述するように、カウント期間は、低階調の画素データについては、第２のＡＤ変換動作にてＡＤ変換するよりも第１のＡＤ変換動作にてＡＤ変換する方が短くなり、高階調の画素データについては、第１のＡＤ変換動作にてＡＤ変換するよりも第２のＡＤ変換動作にてＡＤ変換する方が短くなる。

そこで、第ｎ行の複数画素が所定の閾値より小さくなる傾向があると予測した場合（Ｓ１２０：Ｎｏ）、第ｎ行の複数画素については第１のＡＤ変換動作にてＡＤ変換を行い（Ｓ１４０）、第ｎ行の複数画素が所定の閾値より大きくなる傾向があると予測した場合（Ｓ１２０：Ｙｅｓ）、第ｎ行の複数画素については第２のＡＤ変換動作にてＡＤ変換を行う（Ｓ１３０）。

その後、次の第ｎ＋１行の複数画素をＡＤ変換する際は、再び、ステップＳ１１０の解析を実行して１行前の第ｎ行の複数画素からデジタル値として取得済みの画素値を解析することにより、第ｎ＋１行の傾向を予測し、第ｎ＋１行の複数画素をＡＤ変換する際に、いずれのＡＤ変換動作を採用するか決定する。これにより、ＡＤ変換に要するカウント時間を総合的に短縮することが可能になる。

図９は、解析対象画素の第２例を説明する図である。同図に示す例では、次に読み出す第ｎ行の傾向を予測するため、直近に読み出された第ｎ−１行以前の所定数行の複数画素を解析対象とし、これら複数画素に対して統計的な解析を実行する。この解析結果に基づいて第ｎ行の階調を予測し、第ｎ行の複数画素をＡＤ変換する際に、いずれのＡＤ変換動作を採用するか決定する。

むろん、第ｎ−１行以前の行を解析して第ｎ行の傾向を予測する際は、第ｎ−１行以前の行の複数画素の加算平均のように複数画素の全体から算出する１つの統計値に基づいて予測を行ってもよいが、第ｎ−１行以前の各行の変動状況を考慮してもよい。

例えば、各行毎に加算平均を行い、第ｎ−１行の画素値の加算平均が「１０」、第ｎ−２行の画素値の加算平均が「９」、第ｎ−３行の加算平均が「８」の場合には、最小二乗近似等の所定の予測手法を用いることにより、例えば第ｎ行の複数画素の加算平均が「１１」になると予測される。このとき、第ｎ行の複数画素の加算平均として予測された「１１」を所定の閾値と比較して、第ｎ行において選択するＡＤ変換動作を決定することができる。

このように、直近の複数行を解析対象とすれば、次にＡＤ変換する第ｎ行の傾向の予測精度が向上すると共に、変動の傾向まで考慮に入れた予測を行うことも可能となり、予測の精度が向上する。これにより、第１のＡＤ変換動作と第２のＡＤ変換動作の選択を、より適切に行えるようになり、結果として、カウント時間を短縮することができる。

［フレーム単位で解析］
図１０は、解析対象画素の第３例を説明するための図である。同図に示す例では、次に読み出す第ｎフレームの傾向を予測するため、直近に読み出された第ｎ−１フレームの複数画素を解析対象として、これら複数画素に対して統計的な解析を実行する。

このように、第ｎ−１フレームの複数画素から既にデジタル値として取得済みの画素値を解析することにより、第ｎフレームの複数画素の階調を示す特徴が取得される。そして、第ｎ−１行の複数画素の階調を示す特徴に基づいて、第ｎフレームの複数画素の画素データをＡＤ変換するにあたり、第１のＡＤ変換動作と第２のＡＤ変換動作のいずれを選択すべきか判断することができる。

より具体的な一例を挙げると、第ｎ−１フレームの複数画素から取得済みの画素値の加算平均が所定の閾値よりも大きい場合は、次に取得される第ｎフレームの画素から取得される画素値も所定の閾値より大きくなる傾向（高階調になる傾向）にあると予測する。

一方、第ｎ−１フレームの複数画素から取得済みの画素値の加算平均が所定の閾値よりも小さい場合は、次に取得される第ｎフレームの画素から得られる画素値も所定の閾値よりも小さくなる傾向（低階調になる傾向）にあると予測する（Ｓ１２０）。

そこで、第ｎフレームの画素の画素データが所定の閾値より小さくなる傾向があると判断した場合（Ｓ１２０：Ｎｏ）、第ｎフレームの複数画素については第１のＡＤ変換動作にてＡＤ変換を行い（Ｓ１４０）、第ｎフレームの画素の画素データが所定の閾値より大きいと判断した場合（Ｓ１２０：Ｙｅｓ）、第ｎフレームの複数画素については第２のＡＤ変換動作にてＡＤ変換を行う（Ｓ１３０）。

その後、次の第ｎ＋１フレームの画素についてＡＤ変換する際は、再び、ステップＳ１１０の解析を実行して１フレーム前の第ｎフレームの複数画素から取得済みの画素値を解析することにより、第ｎ＋１フレームの傾向を予測し、第ｎフレームの複数画素をＡＤ変換する際に、いずれのＡＤ変換動作を採用するか決定する。これにより、ＡＤ変換に要するカウント期間を総合的に短縮することが可能になる。

図１１は、解析対象画素の第４例を説明する図である。同図に示す例では、次に読み出す第ｎフレームの傾向を予測するため、直近に読み出された第ｎ−１フレーム以前の所定数フレームの複数画素を解析対象とし、これら複数画素に対して統計的な解析を実行する。この解析結果に基づいて第ｎフレームの階調を予測し、第ｎフレームの複数画素をＡＤ変換する際に、いずれのＡＤ変換動作を採用するか決定する。その後の判断処理については、上述した第３例の場合と同様である。

むろん、第ｎ−１フレーム以前のフレームを解析して第ｎフレームの傾向を予測する際は、第ｎ−１フレーム以前のフレームの複数画素の加算平均のように複数画素の全体から算出する１つの統計値に基づいて予測を行ってもよいが、第ｎ−１フレーム以前の各フレームの変動状況を考慮してもよい。

例えば、各フレーム毎に加算平均を行い、第ｎ−１フレームの画素値の加算平均が「１０」、第ｎ−２フレームの画素値の加算平均が「９」、第ｎ−３フレームの加算平均が「８」の場合には、最小二乗近似等の所定の予測手法を用いることにより、例えば第ｎフレームの複数画素の加算平均が「１１」になると予測される。このとき、第ｎフレームの複数画素の加算平均として予測された「１１」を所定の閾値と比較して、第ｎフレームにおいて選択するＡＤ変換動作を決定することができる。

このように、直近の複数フレームを解析対象とすれば、次にＡＤ変換する第ｎフレームの傾向の予測精度が向上すると共に、変動の傾向まで考慮に入れた予測を行うことも可能となり、予測の精度が向上する。これにより、第１のＡＤ変換動作と第２のＡＤ変換動作の選択を、より適切に行えるようになり、結果として、カウント時間を短縮することができる。

［解析対象画素の選択］
図１２は、解析対象画素を選別する手法を説明する図である。同図に示す手法を採用することにより、解析対象として選択された行やフレームに含まれる複数画素から、次にＡＤ変換対象となる画素の傾向を判断するのに適した画素が抽出され、予測精度が向上する。

同図に示す手法では、上閾値Ｔｈ１と下閾値Ｔｈ２とが設定されている（Ｔｈ１＞Ｔｈ２）。ここで、フレーム単位や行単位で解析対象として選択された複数画素のうち、取得されている画素値が上閾値Ｔｈ１より大きい画素や、下閾値Ｔｈ２より小さい画素については、解析対象から除外する。

なお、上閾値Ｔｈ１や下閾値Ｔｈ２は、例えば、階調の中間値を中心として、高階調側に所定階調だけ高い値を上閾値Ｔｈ１とし、低階調側に所定階調だけ低い値を下閾値Ｔｈ２とする。

これにより、飛び抜けて画素値が大きかったり、飛び抜けて画素値が小さかったりする画素を解析対象から除外し、ノイズ等に起因する特異な画素を除いた画素を解析対象とすることができる。従って、局所的に明るかったり局所的に暗かったりする画素を解析対象から除外し、画像全体としての傾向を適切に把握し、次にＡＤ変換する画素の階調の予測精度を向上することができる。

［記憶方法］
図９に示した解析方法を採用する場合は、例えば、図１３に示すように、複数行分の画素のデジタル値を記憶することができる複数のラインバッファを用意する。これらラインバッファには、直近に得られた複数行の画素から得られたデジタル値を記憶する。そして、解析部１３１１は、ラインバッファから読み出した画素値に基づいて、ステップＳ１１０の解析とステップＳ１２０の判断とを行い、次に取得する第ｎ行のＡＤ変換動作を決定する。

また、図１１に示した解析方法を採用する場合は、例えば、図１４に示すように、複数フレーム分のデジタル値を記憶することができる複数のフレームメモリを用意する。これらフレームメモリには、直近に得られた複数フレーム分の画素から得られたデジタル値を記憶する。解析部１３１１は、フレームメモリから読み出した画素値に基づいて、ステップＳ１１０の解析とステップＳ１２０の判断とを行い、次に取得する第ｎフレームのＡＤ変換動作を決定する。

また、ＡＤ変換動作は、列毎に決定してもよい。例えば、図９に示した解析方法と図１３に示す記憶方法を例に取ると、解析部１３１１は、複数のラインバッファに記憶された複数行の画素のデジタル値について列毎に解析を行うことにより、次に取得する第ｎ行に適用すべきＡＤ変換動作を列毎に決定する。そして、このようにして決定されたＡＤ変換動作を行うように各列に対応するカウンタ１２３ｂを制御する。これにより、列毎に最適なＡＤ変換動作が選択されることになり、Ｄ相期間におけるカウント時間をさらに短縮できる。

むろん、１列毎にこのような解析を行うのみならず、複数列を単位列として単位列毎に解析を行い、ＡＤ変換動作を単位列毎に決定するようにしてもよいし、列のみならず複数行と複数列を単位領域として単位領域毎に解析を行い、ＡＤ変換動作を単位領域毎に選択するようにしてもよい。

［第１のＡＤ変換動作］
次に、図１５を参照しつつ、第１のＡＤ変換動作について説明する。同図に示す画素の読み出し動作は、主として、リセット動作、リセットレベル取得動作、画素信号レベル取得動作、により構成される。

リセット動作は、図１５に示すリセット期間（〜ｔ１）において実行され、リセットレベル取得動作は、図１５に示すＰ相期間（ｔ１〜ｔ３）において実行され、画素信号レベル取得動作は、図１５に示すＤ相期間（ｔ４〜ｔ５）において実行される。なお、リセットレベル取得動作と画素信号レベル取得動作の間には、参照信号Ｖｒａｍｐを初期値に戻す等といったＤ相期間に行うＡＤ変換動作の準備を行うためのＤ相準備期間（ｔ３〜ｔ４）が設けられる。

リセット動作においては、具体的には、処理対象の画素のリセットトランジスタＴＲ２に対して、上述したリセットオン電圧に相当するリセットパルスを印加する。すると、リセットトランジスタＴＲ２がオン状態となり、フローティングディフュージョンＦＤが定電圧源ＶＤＤと電気的に接続され、フローティングディフュージョンＦＤが所定のレベルにリセットされる。これにより、フローティングディフュージョンＦＤに蓄積されている電荷が掃き出されて、所定の基準電圧にリセットされる。

リセットが終了すると、次に、Ｐ相期間において、リセットされた画素に蓄積されている電荷量に応じた電圧（アナログ電圧）をデジタル値に変換するリセットレベル取得動作が実行される。

Ｐ相期間においては、具体的には、処理対象の画素のリセットトランジスタＴＲ２と転送トランジスタＴｒ１に、それぞれ、上述したリセットオフ電圧に相当するリセットパルス、上述した転送オフ電圧に相当する転送パルス、を印加する。一方、選択トランジスタＴｒ４に対しては、上述した選択オン電圧に相当する選択パルスを印加する。

これにより、処理対象の画素のリセットトランジスタＴＲ２と転送トランジスタＴｒ１はオフ状態となり、選択トランジスタＴｒ４はオン状態となる。このとき、ＶＳＬ電圧Ｖｖｓｌは、リセットされた直後のフローティングディフュージョンＦＤにおける電圧を、増幅トランジスタＴＲ３にて増幅した電圧となる。

ここで、比較器１２３ａは、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとを入力され、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとの大小関係に応じた比較出力Ｖｃｏを出力する。なお、ＶＳＬ電圧Ｖｖｓｌは、ＡＤ変換の対象画素に接続されている垂直信号線ＶＳＬの電圧であり、参照電圧Ｖｒａｍｐは、所定の基準値を初期値として、ＡＤ変換が開始から終了までの一定期間、時間の経過と共に初期値から徐々に変化する電圧である。

なお、Ｐ相期間における参照電圧Ｖｒａｍｐは、Ｄ相期間における参照電圧Ｖｒａｍｐよりも変化範囲が狭く、図１５に示すように、システム上の最小の階調値に相当する電圧Ｖｍｉｎと、システム上の最大の階調値に相当する電圧Ｖｍａｘよりも小さい電圧Ｖｍｉｄと、の間で変化するようになっている。

比較出力Ｖｃｏは、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとがクロスして大小関係が反転すると、ハイレベルとローレベルの間で変化する。図１５に示す例では、比較出力Ｖｃｏは、参照電圧ＶｒａｍｐがＶＳＬ電圧Ｖｖｓｌに比べて大きい場合はハイレベルの電圧となり、参照電圧ＶｒａｍｐがＶＳＬ電圧Ｖｖｓｌに比べて小さい場合はローレベルの電圧となる。

ここで、カウンタ１２３ｂは、切り替え回路１２８の出力する信号Ｓ４を入力されているところ、図１５に示す例では、動作制御信号Ｓ１がローレベルであるため、実質的には、カウンタ１２３ｂには比較出力Ｖｃｏと同等のカウント期間指示信号Ｖｃｏ’信号が入力される。

従って、カウンタ１２３ｂは、比較出力Ｖｃｏとカウント許可信号Ｓ３が共にハイレベルとなるＰ相カウント期間やＤ相カウント期間においてカウントを行い、比較出力Ｖｃｏとカウント許可信号Ｓ３の少なくとも一方がローレベルの場合にはカウントを行わない。また、カウンタ１２３ｂは、Ｐ相カウント期間とＤ相カウント期間の双方において、第１のＡＤ変換動作を行うことになる。

これにより、カウンタ１２３ｂは、Ｐ相カウント期間のＡＤ変換を開始してから、比較出力Ｖｃｏと参照電圧Ｖｒａｍｐとが交差する前までの時間をカウントすることができる。このカウント値Ｃｐは、リセット状態の画素に蓄積された電荷に相当するデジタル値となる。なお、カウンタ１２３ｂは、Ｐ相期間においては、ダウンカウントを行う。

Ｐ相期間が終了すると、参照電圧Ｖｒａｍｐを初期値に戻す等のためのＤ相準備期間を経た後、フォトダイオードＰＤが受光量に応じて生成する電荷量に応じた電圧（アナログ電圧）をデジタル値に変換する。

Ｄ相期間においては、具体的には、処理対象の画素のリセットトランジスタＴＲ２に、上述したリセットオフ電圧に相当するリセットパルスを印加する。一方、転送トランジスタＴｒ１と選択トランジスタＴｒ４には、それぞれ、上述した転送オフ電圧に相当する転送パルス、上述した選択オン電圧に相当する選択パルスを印加する。

これにより、処理対象の画素のリセットトランジスタＴＲ２はオフ状態となり、転送トランジスタＴｒ１と選択トランジスタＴｒ４はオン状態となる。このとき、フローティングディフュージョンＦＤには、フォトダイオードＰＤが受光量に応じて生成した電荷が転送され、ＶＳＬ電圧Ｖｖｓｌは、このフローティングディフュージョンＦＤの電圧を、増幅トランジスタＴＲ３が増幅した電圧となる。

このとき、比較器１２３ａは、上述したＰ相期間と同様に、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとを入力されている。なお、Ｄ相期間においては、参照電圧Ｖｒａｍｐは、システム上の最小の階調値に相当する電圧Ｖｍｉｎと、システム上の最大の階調値に相当する電圧Ｖｍａｘと、の間で変化するようになっている。

比較器１２３ａは、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとの大小関係に応じた電圧を出力する。比較出力Ｖｃｏは、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとがクロスして大小関係が反転すると、ハイレベルとローレベルの間で変化する。

カウンタ１２３ｂは、Ｐ相期間と同様にカウント許可信号Ｓ３と比較出力Ｖｃｏとが所定の関係にある場合にカウントを行うが、カウント方向はＰ相期間と逆のアップカウントを実行する。

ただし、カウンタ１２３ｂは、Ｄ相期間においては、Ｐ相期間のカウント値Ｃｐを初期値としてカウントを行う。これにより、Ｄ相期間の終了時にカウンタ１２３ｂが保持するカウント値Ｃｘは、フォトダイオードＰＤが受光量に応じて生成する電荷に応じた電圧に相当するカウント値Ｃｄから、リセット状態の画素に蓄積された電荷に応じた電圧に相当するカウント値Ｃｐを差し引いたデジタル値となる。このようにダウンカウントとアップカウントを組み合わせることにより、カウンタ１２３ｂの保持する値は、いわゆる相関２重サンプリングによって固定ノイズ成分を除去された値になる。

以上のように、第１のＡＤ変化動作のＤ相期間においては、比較器１２３ａの出力が大小反転する前の期間をＤ相カウント期間としている。このため、第１のＡＤ変換動作によれば、ＶＳＬ電圧Ｖｖｓｌが小さい場合（画素の階調値が小さい場合）にＤ相カウント期間が短くなり、ＶＳＬ電圧Ｖｖｓｌが大きい場合（画素の階調値が大きい場合）にＤ相カウント期間が長くなる。従って、上述した図７に示すように、ＶＳＬ電圧Ｖｖｓｌが小さいと予測された場合（画素の階調値が小さいと予測された場合）に第１のＡＤ変換動作を行うようにすれば、Ｄ相カウント期間を総合的に短縮することができる。

［第２のＡＤ変換動作］
次に、図１６を参照しつつ、第２のＡＤ変換動作について説明する。なお、同図に示す画素の読み出し動作におけるリセット期間とＰ相期間は、上述した第１のＡＤ変換動作の場合と同様であるため、説明を省略する。

Ｐ相期間が終了すると、まず、上述した第１のＡＤ変換動作と同様に、参照電圧Ｖｒａｍｐを初期値に戻す等のためのＤ相準備期間を経た後、Ｄ相期間を行う。画素を構成する各トランジスタの状態は、上述した第１のＡＤ変換動作と同様である。

また、比較器１２３ａは、上述した第１のＡＤ変換動作と同様に、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとを入力されており、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとの大小関係に応じた電圧を出力する。

また、カウンタ１２３ｂは、上述した第１のＡＤ変換動作と同様に、Ｐ相期間のカウント値Ｃｐを初期値として、カウント許可信号Ｓ３と比較出力Ｖｃｏとが所定の関係にある場合に、アップカウントを行う

ただし、第２のＡＤ変換動作のＤ相期間においては、カウンタ１２３ｂに入力されるカウント期間指示信号Ｖｃｏ’が、比較出力Ｖｃｏとはハイレベルとローレベル相補的な関係を有する信号になっている。

例えば、図１６に示すように、比較出力Ｖｃｏが、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌの大小関係が反転する前までハイレベルであって大小関係が反転した後にローレベルの場合は、カウント期間指示信号Ｖｃｏ’は、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌの大小関係が反転する前までローレベルであって大小関係が反転した後にハイレベルとなる。

このため、Ｄ相期間の終了時、カウンタ１２３ｂは、Ｄ相期間においてカウントしたカウント値Ｃｄ’から、Ｐ相期間にカウントしたカウント値Ｃｐを差し引いた、カウント値Ｃｘ’を保持している。カウント値Ｃｄ’は、参照電圧ＶｒａｍｐとＶＳＬ電圧Ｖｖｓｌとの大小関係が反転した後のＤ相期間ｔ５〜ｔ６に相当する。

ただし、カウント値Ｃｘ’は、システム上の最大階調に対応するカウント値Ｃｍａｘから、フォトダイオードＰＤの受光量に応じた電圧のデジタル値Ｃｘを差し引いた値である。そこで、カウント値Ｃｘ’を入力される後段のＤＳＰ１３では、第２のＡＤ変換動作によって生成されたカウント値Ｃｘ’を、例えば、下記式（１）に示す関係式を用いて、デジタル値Ｃｘに変換する処理が実行される。

下記式（１）は、カウント値Ｃｘ’と真のデジタル値Ｃｘの関係式である。
Ｃｍａｘ−Ｃｘ’＝Ｃｍａｘ−Ｃｄ’−Ｃｐ
＝（Ｃｄ’−Ｃｐ）＋Ｃｍａｘ−２Ｃｄ’・・・（１）
このようにして、変換されたデジタル値Ｃｘは、フォトダイオードＰＤが受光量に応じて生成する電荷に応じた電圧から、リセット状態の画素に蓄積された電荷に応じた電圧を差し引いた電圧に相当するデジタル値となる。このようにダウンカウントとアップカウントと所定の変換処理とを組み合わせることにより、カウンタ１２３ｂの保持する値は、いわゆる相関２重サンプリングによって固定ノイズ成分を除去された値になる。

以上のように、第２のＡＤ変換動作のＤ相期間においては、比較器１２３ａの出力が大小反転した後の期間をＤ相カウント期間としている。このため、第２のＡＤ変換動作によれば、ＶＳＬ電圧Ｖｖｓｌが大きい場合（画素の階調値が大きい場合）にＤ相カウント期間が短くなり、ＶＳＬ電圧Ｖｖｓｌが小さい場合（画素の階調値が小さい場合）にＤ相カウント期間が長くなる。従って、上述した図７に示すように、ＶＳＬ電圧Ｖｖｓｌが大きいと予測された場合（画素の階調値が大きいと予測された場合）に第２のＡＤ変換動作を行うようにすれば、Ｄ相カウント期間を総合的に短縮することができる。

（５）まとめ：
以上説明した実施形態によれば、受光量に応じた信号電荷を生成して蓄積する画素ＰＸＬと、画素ＰＸＬに蓄積された電荷量に応じたアナログ電圧（ＶＳＬ電圧Ｖｖｓｌ）をデジタル値に変換するＡＤ変換部１２３と、を備え、ＡＤ変換部１２３は、比較器１２３ａとカウンタ１２３ｂとを有し、比較器１２３ａは、アナログ電圧と参照電圧Ｖｒａｍｐとを比較するべく設けられた所定のＡＤ変換期間において、アナログ電圧と参照電圧Ｖｒａｍｐの大小関係の反転を検出し、カウンタ１２３ｂは、所定のＡＤ変換期間において、比較器１２３ａが大小関係の反転を検出した後の時間をカウント可能としてある。これにより、カウンタ１２３ｂを用いてＡＤ変換を行うＡＤ変換部１２３におけるカウント時間を短縮可能となり、省電力可能となる。

なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術に具現された技術的思想は、上述した実施形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。

そして、本技術は、以下のような構成を取ることができる。
（Ａ）受光量に応じた信号電荷を蓄積する画素部と、
所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
を備え、
前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントする固体撮像素子。

（Ｂ）受光量に応じた信号電荷を蓄積する画素部と、
所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
を備え、
前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする固体撮像素子。

（Ｃ）前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか短い方の時間をカウントする前記（Ｂ）に記載の固体撮像素子。

（Ｄ）前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、前記アナログデジタル変換部によって既にアナログデジタル変換済みのデジタル画素データの統計結果に基づいて選択された方の時間をカウントする前記（Ｂ）又は前記（Ｃ）に記載の固体撮像素子。

（Ｅ）リセット状態の前記画素部から得られるアナログ電圧をデジタル値に変換する場合、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前の時間をカウントし、
信号電荷を蓄積した状態の前記画素部から得られるアナログ電圧をデジタル値に変換する場合、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする前記（Ｂ）〜（Ｄ）の何れか１項に記載の固体撮像素子。

（Ｆ）前記カウンタが前記アナログ電圧と前記参照電圧の大小関係が反転した後の時間をカウントして得たカウント値を、所定の演算にて、前記アナログ電圧と前記参照電圧の大小関係が反転する前の時間に相当するカウント値に変換して出力する変換出力部を更に備える前記（Ａ）〜（Ｅ）の何れか１項に記載の固体撮像素子。

（Ｇ）信号電荷を蓄積する電荷蓄積部と、
所定期間において徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
を備え、
前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントする電子機器。

（Ｈ）信号電荷を蓄積する電荷蓄積部と、
所定期間において徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
を備え、
前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする電子機器。

（Ｉ）信号電荷を電荷蓄積部に蓄積するための電荷蓄積工程と、
徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧とを比較部にて比較するための比較工程と、
前記比較工程を行うために設けられた所定期間において、前記アナログ電圧と前記参照電圧の大小関係の反転を前記比較部が検出した後の時間をカウンタにてカウントするためのカウント工程と、
を有する、固体撮像素子の駆動方法。

（Ｊ）信号電荷を電荷蓄積部に蓄積するための電荷蓄積工程と、
徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧とを比較部にて比較するための比較工程と、
前記比較工程を行うために設けられた所定期間において、前記アナログ電圧と前記参照電圧の大小関係の反転を前記比較部が検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウンタにてカウントするためのカウント工程と、
を有する、固体撮像素子の駆動方法。

１１…光学系、１２…固体撮像素子、１３…ＤＳＰ、１４…フレームメモリ、１５…表示装置、１６…記録装置、１７…操作系、１８…電源系、１９…制御部、１００…撮像装置、１２１…画素部、１２２…垂直駆動部、１２３…アナログデジタル変換部、１２３…ＡＤ変換部、１２３ａ…比較器、１２３ｂ…カウンタ、１２３ｃ…ラッチ、１２４…参照信号生成部、１２５…水平駆動部、１２６…制御部、１２７…信号処理部、１２８…切り替え回路、１２８ａ…排他的論理和回路、１２８ｂ…セレクタ回路、１２８ｃ…論理積回路、１３１…カウンタ制御部、１３１１…解析部、１３１２…制御信号生成部、ＰＸＬ…画素、Ｓ１…動作切替信号、Ｓ２…Ｄ相フラグ、Ｓ３…カウント許可信号、Ｖｃｏ…比較出力、Ｖｃｏ’…カウント期間指示信号、Ｖｖｓｌ…ＶＳＬ電圧、Ｖｒａｍｐ…参照電圧

Claims (10)

1. 受光量に応じた信号電荷を蓄積する画素部と、
   所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
   を備え、
   前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントする固体撮像素子。
2. 受光量に応じた信号電荷を蓄積する画素部と、
   所定期間において徐々に変化する参照電圧と前記画素部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記画素部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
   を備え、
   前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする固体撮像素子。
3. 前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか短い方の時間をカウントする請求項２に記載の固体撮像素子。
4. 前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、前記アナログデジタル変換部によって既にアナログデジタル変換済みのデジタル画素データの統計結果に基づいて選択された方の時間をカウントする請求項２に記載の固体撮像素子。
5. リセット状態の前記画素部から得られるアナログ電圧をデジタル値に変換する場合、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前の時間をカウントし、
   信号電荷を蓄積した状態の前記画素部から得られるアナログ電圧をデジタル値に変換する場合、前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする請求項２に記載の固体撮像素子。
6. 前記カウンタが前記アナログ電圧と前記参照電圧の大小関係が反転した後の時間をカウントして得たカウント値を、所定の演算にて、前記アナログ電圧と前記参照電圧の大小関係が反転する前の時間に相当するカウント値に変換して出力する変換出力部を更に備える請求項１に記載の固体撮像素子。
7. 信号電荷を蓄積する電荷蓄積部と、
   所定期間において徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
   を備え、
   前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出した後の時間をカウントする電子機器。
8. 信号電荷を蓄積する電荷蓄積部と、
   所定期間において徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧との比較により前記参照電圧と前記アナログ電圧の大小関係の反転を検出する比較部と、時間をカウントするカウンタと、を有し、前記比較部と前記カウンタを用いて前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧をデジタル値に変換するアナログデジタル変換部と、
   を備え、
   前記カウンタは、前記所定期間において、前記比較部が前記アナログ電圧と前記参照電圧の大小関係の反転を検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウントする電子機器。
9. 信号電荷を電荷蓄積部に蓄積するための電荷蓄積工程と、
   徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧とを比較部にて比較するための比較工程と、
   前記比較工程を行うために設けられた所定期間において、前記アナログ電圧と前記参照電圧の大小関係の反転を前記比較部が検出した後の時間をカウンタにてカウントするためのカウント工程と、
   を有する、固体撮像素子の駆動方法。
10. 信号電荷を電荷蓄積部に蓄積するための電荷蓄積工程と、
    徐々に変化する参照電圧と前記電荷蓄積部に蓄積された電荷量に応じたアナログ電圧とを比較部にて比較するための比較工程と、
    前記比較工程を行うために設けられた所定期間において、前記アナログ電圧と前記参照電圧の大小関係の反転を前記比較部が検出する前後何れか、所定の選択基準に基づいて選択された方の時間をカウンタにてカウントするためのカウント工程と、
    を有する、固体撮像素子の駆動方法。

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