JP2013142570A - センサ出力補正回路及びセンサ出力補正装置、並びにセンサ出力補正方法 - Google Patents

Abstract

【課題】センサ出力を高精度に補正できる、センサ出力補正回路を提供すること。
【解決手段】センサ２１から供給されるセンサ出力を補正するセンサ出力補正回路であって、前記センサ出力に応じた入力電圧と所定の基準電圧とが選択的に入力されるＡＤコンバータ３と、前記基準電圧が入力されるときのＡＤコンバータ３の出力結果を用いて、前記入力電圧が入力されるときのＡＤコンバータ３の出力データを補正する演算回路９とを備え、演算回路９は、前記出力データの補正に使用される乗加算器７と非回復法を用いた除算器８を有する、センサ出力補正回路。
【選択図】図１

Description

本発明は、センサから供給されるセンサ出力を補正するセンサ出力補正回路及びセンサ出力補正装置、並びにセンサ出力補正方法に関する。

センサから供給されるセンサ出力を補正する装置として、例えば特許文献１に開示された出力補正装置が知られている。この出力補正装置では、イメージセンサから出力する各画素の出力を補正するための値が画素毎にテーブル設定されている。

特開２００５−２０６８１号公報

しかしながら、上述の従来技術のように、テーブルを用いてセンサ出力を補正する場合、補正の要求精度が高くなるほど大きなテーブルを用意しなければならない。そのため、メモリの容量等の制約によってテーブルの大きさに制限があると、センサ出力を高精度に補正できない。

そこで、本発明は、センサ出力を高精度に補正できる、センサ出力補正回路及びセンサ出力補正装置、並びにセンサ出力補正方法の提供を目的とする。

上記目的を達成するため、本発明は、
センサから供給されるセンサ出力を補正するセンサ出力補正回路であって、
前記センサ出力に応じた入力電圧と所定の基準電圧とが選択的に入力されるＡＤ変換部と、
前記基準電圧が入力されるときの前記ＡＤ変換部の出力結果を用いて、前記入力電圧が入力されるときの前記ＡＤ変換部の出力データを補正する演算部とを備え、
前記演算部は、前記出力データの補正に使用される乗加算器と非回復法を用いた除算器を有する、センサ出力補正回路を提供するものである。

本発明によれば、センサ出力を高精度に補正できる。

本発明の一実施形態であるセンサ出力補正装置の構成図である。 ΔΣ変調器の入力電圧範囲の説明図である。 非回復法を用いた除算器の一構成例を示したブロック図である。 ΔΣ変調器の入力とデジタルフィルタの出力との関係図である。 校正値算出のタイミングチャートである。

以下、本発明の実施形態を図面に従って説明する。

図１は、本発明の一実施形態であるセンサ出力補正装置３０の構成図である。センサ出力補正装置３０は、センサ２１〜２３と、センサ出力補正回路１２とを備えたセンサ補正システムである。センサ２１〜２３は、所定の物理量を検出し、その検出値に応じた検出信号をセンサ出力として出力する。センサ２１〜２３の具体例として、圧力センサ、温度センサ、電圧センサ、電流センサ、歪みセンサ、磁気センサ、流速センサなどの物理量を検出するセンサが挙げられる。図１には、複数のセンサ２１〜２３がセンサ出力補正回路１２に接続されている構成が例示されているが、センサ出力補正回路１２によってセンサ出力が補正されるセンサは一つでも複数でもよい。

以下、センサ２１から供給されるセンサ出力である検出信号Ｓａがセンサ出力補正回路１２によって補正される場合を例に挙げて説明する。

センサ出力補正回路１２は、マイクロコンピュータが内蔵されていない半導体集積回路である。センサ出力補正回路１２は、バンドギャップ回路１１と、入力回路１０と、デジタルフィルタ２と、演算回路９と、シーケンサ５とを備えている。バンドギャップ回路１１と入力回路１０がアナログ回路で構成され、デジタルフィルタ２と演算部９とシーケンサ５とがデジタル回路で構成されている。

バンドギャップ回路１１は、一定の基準電圧ＶＲＥＦを生成して出力する基準電圧生成回路部である。基準電圧ＶＲＥＦは、バンドギャップ回路１１の高電位部の電位ＶＲＥＦＰからバンドギャップ回路１１の低電位部の電位ＶＲＥＦＮを引いた電位差である（すなわち、ＶＲＥＦ＝ＶＲＥＦＰ−ＶＲＥＦＮ）。

入力回路１０は、検出信号Ｓａに応じた入力電圧である検出検圧Ｖａが入力される入力インターフェース部である。入力回路１０は、マルチプレクサ４と、ΔΣ変調器１とを備えている。

マルチプレクサ４は、マルチプレクサ４の複数の入力チャネルにそれぞれ入力されている電圧を選択的に切り替えて出力する切替回路である。図１の場合、マルチプレクサ４は、６つの入力チャネルを有している。各入力チャネルは、非反転入力端子と反転入力端子とを有する差動入力回路で構成されている。図１において、Ａ＊Ｐは、非反転入力端子を表し、Ａ＊Ｍは、反転入力端子を表している（＊は整数を表す）。例えば、センサ２１の検出信号Ｓａに対応する検出電圧Ｖａが入力される入力チャネルｃｈ０は、非反転入力端子Ａ０Ｐと反転入力端子Ａ０Ｍとを有する差動入力回路で構成されている。他の入力チャネルｃｈ１〜ｃｈ５についても同様に差動入力回路で構成されている。

図１の場合、入力チャネルｃｈ０には、センサ２１の検出信号Ｓａに対応する検出電圧Ｖａが入力され、入力チャネルｃｈ３には、ＶＳＳ電位（グランド電位）間の電位差である±０が一定の第１の基準電圧として入力され、入力チャネルｃｈ４には、＋ＶＲＥＦ（＝ＶＲＥＦＰ−ＶＲＥＦＮ）が一定の第２の基準電圧として入力され、入力チャネルｃｈ５には、−ＶＲＥＦ（＝ＶＲＥＦＮ−ＶＲＥＦＰ）が一定の第３の基準電圧として入力されている。

マルチプレクサ４は、シーケンサ５から出力される選択指令信号に従って、各入力チャネルｃｈ０〜ｃｈ５に入力されている電圧の中から、ＡＤコンバータ３のΔΣ変調器１に対して出力する電圧（すなわち、ΔΣ変調器１に入力される電圧）を選択する。マルチプレクサ４は、入力チャネルｃｈ０〜ｃｈ５のうちシーケンサ５によって指定された入力チャネルに入力されている電圧を、ΔΣ変調器１に対して出力する。本実施例では、マルチプレクサ４は、検出電圧Ｖａと複数の一定の基準電圧（例えば、±０，＋ＶＲＥＦ，−ＶＲＥＦ）とを、ＡＤコンバータ３のΔΣ変調器１に対して選択的に出力する。

ＡＤコンバータ３は、サンプリング動作がシーケンサ５によって許可されているとき（シーケンサ５がＡＤコンバータ３をイネーブルとしているとき）、マルチプレクサ４からΔΣ変調器１に入力されるアナログ電圧をサンプリングして測定するΔΣ型のアナログ−デジタル変換回路である。ＡＤコンバータ３は、ΔΣ変調器１と、デジタルフィルタ２とを備えたＡＤ変換部である。

ΔΣ変調器１は、シーケンサ５がΔΣ変調器１をイネーブルとしているとき、マルチプレクサ４から供給されるアナログ入力電圧に応じて変化する１ビットのデジタルデータ列を出力する。デジタルフィルタ２は、シーケンサ５がデジタルフィルタ２をイネーブルとしているとき、ΔΣ変調器１から出力されるデジタルデータを信号処理するフィルタである。デジタルフィルタ２は、例えば、ＣＩＣフィルタ（カスケード積分コムフィルタ）等のデシメーションフィルタである。

図２は、ΔΣ変調器１の入力電圧範囲の説明図である。ΔΣ変調器１の本来のフルスケール範囲（ΔΣ変調器１に入力可能な最大の入力電圧範囲）は、基準電圧ＶＲＥＦの所定倍の電圧範囲（例えば、−２ＶＲＥＦから＋２ＶＲＥＦまでの４ＶＲＥＦ）に設定されている。この場合、ΔΣ変調器１に入力される電圧を、仕様上、本来のフルスケール範囲よりも狭い入力電圧範囲（例えば、−ＶＲＥＦから＋ＶＲＥＦまでの２ＶＲＥＦ）に制限するとよい。

このように制限することによって、図１のＡＤコンバータ３のデジタルフィルタ２の出力データVrawを校正可能な出力データ範囲が制限されることを防止できる。すなわち、ＡＤコンバータ３のΔΣ変調器１の利得とオフセットに大きなばらつきがあっても、デジタル領域の演算回路９で飽和することなく、出力データVrawを校正できる。

図１において、演算回路９は、シーケンサ５から出力される制御信号に従って、ＡＤコンバータ３のデジタルフィルタ２から出力されるデジタルの出力データVrawを補正演算する演算部である。演算回路９は、ＡＤコンバータ３のゲインとオフセットのばらつきによって出力データVrawが所定の基準値に対してずれることを補正する。演算回路９は、出力データVrawの補正演算に使用される、乗加算器７と除算器８とＲＡＭ等の作業メモリ６とを有している。

乗加算器７は、乗加算器７の入力をｘ，ｙ，ｚとしたときに、ｘｙ＋ｚの演算を行って、その演算結果を出力する回路である。乗加算器７は、ｘｙ＋ｚの演算の他に、例えば、ｘｙ−ｚ，−ｘｙ＋ｚ，−ｘｙ−ｚの演算を行って、その演算結果を出力することもできる回路である。

除算器８は、除算器８の入力をｘ，ｙとしたときに、非回復法を用いてｘ／ｙの演算を行って、その演算結果を出力する回路である。非回復法を用いることにより、除算器８の回路規模を小さくできる。

図３は、非回復法を用いた除算器８の一構成例を示したブロック図である。２の補数で表された非除数のx、除数yが入力され、除算器８がシーケンサ５によってイネーブルとなると、以下の手順Ｐ１〜Ｐ１０で除算動作が行われる。
（手順Ｐ１）
マルチプレクサ４１で、最初の１回のみ非除数qnとして、xが選択される。
（手順Ｐ２）
非除数qnと除数yの最上位ビットである符号ビットが異なれば、qn+yがマルチプレクサ４２で選択され、同符号であれば、qn-yがマルチプレクサ４２で選択される。
（手順Ｐ３）
この余りが２倍（１ビットシフト）され、フリップフロップ４３に入力される。
（手順Ｐ４）
非除数qnと除数yの最上位ビットである符号ビットが異なれば、除算器８の除算結果である除算出力値DIVoutの符号ビットとしてマルチプレクサ４４で１が選択され、同符号であれば、マルチプレクサ４４で0が選択される。
（手順Ｐ５）
手順Ｐ４で選択された信号がシフトレジスタ４５を介してフリップフロップ４６に入力される。
（手順Ｐ５）
フリップフロップ４３からの出力が、非除数qnとして、マルチプレクサ４１で選択される。
（手順Ｐ６）
非除数qnと除数yの最上位ビットである符号ビットが異なれば、qn+yがマルチプレクサ４２で選択され、同符号であれば、qn-yがマルチプレクサ４２で選択される。
（手順Ｐ７）
この余りが２倍（１ビットシフト）され、フリップフロップ４３に入力される。
（手順Ｐ８）
非除数qnと除数yの最上位ビットである符号ビットが異なれば、マルチプレクサ４４で0が選択され、同符号であれば、1がマルチプレクサ４４で選択される。
（手順Ｐ９）
フリップフロップ４６の出力をシフトレジスタ４５で1ビット左シフトされ、最下位ビットに手順Ｐ８で選択された値が入力され、フリップフロップ４６に入力される。
（手順Ｐ１０）
手順Ｐ５から手順Ｐ９までの動作を（DIVoutビット数−１）回繰り返すことで、除算結果を得ることができる。

このような非回復法を用いた除算器８によれば、乗算器（図３中の乗算器は、ビットシフトで実現可能）が必要ないため小面積で実現できる。また、非回復法の特徴として符号も含めた除算を行うことができる。

次に、ＡＤコンバータ３のデジタルフィルタ２の出力データVrawを校正するための校正値を算出する方法について説明する。

いま、ΔΣ変調器１へのある入力電圧をVとし、このときのデジタルフィルタ２の出力をVrawとすると、VrawはΔΣ変調器１の利得aとオフセットbを用いて、

式（１）のように表すことができる。

ここで、校正後のＡＤ変換結果Vcompは、利得補正係数をα、オフセット補正係数をβとすると、

式（２）のように表すことができる。利得補正係数α及びオフセット補正係数βが、出力データVrawを校正するための校正値に相当する。

校正後のVcompは、ΔΣ変調器１の利得a及びオフセットbが補正されることによって利得a及びオフセットbに含まれる誤差が除去されたＡＤ変換結果を表している。一方、ΔΣ変調器１のフルスケール入力電圧が4Vrefであり、この範囲でデジタルフィルタ２から−１〜＋１が出力される。このため、VcompとVの関係は、

式（３）のように表すことができる。

以上より、利得補正係数α、及びオフセット補正係数βは、

式（４）のように表すことができる。

ΔΣ変調器１の利得aとオフセットbは、図４から明らかなように、

式（５）のように表すことができる。

図４は、ＡＤコンバータ３の入力電圧Vと出力データVrawとの関係例を示したグラフである。実線５１は校正前の関係を表し、破線５２は校正後の関係を表す。

式（５）を式（４）に代入することによって、

式（６）が得られる。

次に、シーケンサ５は、校正値（利得補正係数α及びオフセット補正係数β）の算出を行う命令を受けると、その命令に従って、以下のステップＳ１〜Ｓ１３のシーケンスを実行する。図５は、校正値算出のタイミングチャートである。
（ステップＳ１）
シーケンサ５は、マルチプレクサ４をチャネルｃｈ４に切り替え、ΔΣ変調器１とデジタルフィルタ２をイネーブルとする。
（ステップＳ２）
シーケンサ５は、ステップＳ１のときのデジタルフィルタ２の出力Vch4（図４参照）を作業メモリ６に保存する。
（ステップＳ３）
シーケンサ５は、ΔΣ変調器１とデジタルフィルタ２をディスエーブルとする。
（ステップＳ４）
シーケンサ５は、マルチプレクサ４をチャネルｃｈ３に切り替え、ΔΣ変調器１とデジタルフィルタ２をイネーブルとする。
（ステップＳ５）
シーケンサ５は、ステップＳ４のときのデジタルフィルタ２の出力Vch3（図４参照）を作業メモリ６に保存する。
（ステップＳ６）
シーケンサ５は、ΔΣ変調器１とデジタルフィルタ２をディスエーブルとする。
（ステップＳ７）
シーケンサ５は、マルチプレクサ４をチャネルｃｈ５に切り替え、ΔΣ変調器１とデジタルフィルタ２をイネーブルとする。
（ステップＳ８）
シーケンサ５は、ステップＳ７のときのデジタルフィルタ２の出力Vch5（図４参照）を作業メモリ６に保存する。
（ステップＳ９）
シーケンサ５は、ΔΣ変調器１とデジタルフィルタ２をディスエーブルとする。
（ステップＳ１０）
シーケンサ５は、作業メモリ６に保存されたVch4及びVch5を読み出し、乗加算器７のxを1、yをVch4、zをVch5として、xy-zの演算を行う。
（ステップＳ１１）
シーケンサ５は、非回復法を用いた除算器８のxを1、yをステップＳ１０で得られた演算結果とし、x/yの演算を行うことで、上式（６）で表される利得補正係数αを算出し、その算出結果を作業メモリ６に保存する。
（ステップＳ１２）
シーケンサ５は、作業メモリ６に保存されたVch4及びVch5を読み出し、乗加算器７のxを1、yをVch4、zをVch5として、さらに1ビット右シフトして、(xy+z)/2の演算を行う。
（ステップＳ１３）
シーケンサ５は、作業メモリ６に保存されたαを読み出し、乗加算器７のxをα、yをステップＳ１２で得られた演算結果、zを0として、-xy+zの演算を行うことで、上式（６）で表されるオフセット補正係数βを算出し、その算出結果を作業メモリ６に保存する。

このようなシーケンスで算出されたα及びβは、ＥＥＰＲＯＭ等の不揮発性メモリ１３に保存されるとよい。これにより、例えば、オフセット出力補正回路１２の電源が遮断されるたびに、α，βの算出を繰り返す必要がなくなる。

次に、シーケンサ５は、デジタルフィルタ２の任意の出力データVrawが作業メモリ６に保存されているときに、校正値α，βを用いて出力データVrawを補正した値を算出する校正を行う命令を受けると、その命令に従って、以下のステップＳ２１，Ｓ２２のシーケンスを実行する。
（ステップＳ２１）
シーケンサ５は、作業メモリ６に保存されたデジタルフィルタ２の出力データVraw、校正値算出のステップＳ１１で求めたα、同じくステップＳ１３で求めたβを読み出す。
（ステップＳ２２）
シーケンサ５は、乗加算器７のxをデジタルフィルタ２の出力データVraw、yをα、zをβとし、xy+zの演算を行うことで、上式（２）で表されるVcompを算出し、その算出結果を出力データVrawの校正結果として作業メモリ６に保存する。

シーケンサ５をこのように動作させることによって、校正値算出を行うタイミングと校正を行うタイミングが任意に設定できるため、校正値α，βを算出する回数を最小限にすることができる。

したがって、上述の実施例によれば、センサ出力補正回路１２の電圧依存や個体ばらつきによって、ＡＤコンバータ３の利得やオフセットに所定の基準値に対してばらつきがあっても、出力データVrawを校正するための校正値をデジタル領域の演算回路９で算出できる。この校正値によって出力データVrawを校正することにより、センサ補正システムを簡素化し、精度よく、高速に校正できる。

例えば、検査工程で予め校正する場合には、検査工程時の電圧に限定される。そのため、センサ出力補正回路１２の電源電圧に乾電池などを用いた場合、電源電圧が変動する可能性があるため、校正の精度が低くなるおそれがある。これに対し、本実施例では、実際に取得された出力データVrawに基づいてその出力データVrawを校正するための校正値を演算回路９で算出し、その校正値を用いて出力データVrawを校正するため、電源電圧の変動があっても、校正の精度が低下することを防止できる。

また、校正値算出のタイミングと校正のタイミングが任意に設定可能なため、校正値算出回数を最小限に抑えることができる。また、ΔΣ変調器１の入力範囲を4VREFのうち、±VREFの2VREFとしているため、ＡＤコンバータ３に大きなオフセットや利得ばらつきがあっても、デジタル領域の演算回路９で飽和することなく、校正が可能である。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、組み合わせ、改良、置換などを行うことができる。

例えば、あらかじめΔΣ変調器１への入力電圧範囲が既知であれば、校正値算出方法を図４に示した＋ＶＲＥＦ、±０、−ＶＲＥＦのうちのいずれか2点を用いて校正値算出を行うことで校正精度を高めることができる。

例えば、ΔΣ変調器１への入力電圧範囲が０Ｖ〜＋ＶＲＥＦであれば、＋ＶＲＥＦ、±０の２点を用いることによって、利得補正係数αは式（７）で表すことができる。また、ΔΣ変調器１への入力電圧範囲が−ＶＲＥＦ〜０Ｖであれば、±０、−ＶＲＥＦの２点を用いることによって、利得補正係数αは式（８）で表すことができる。

また、３点の出力データVrawの平均をとることによって、オフセット補正係数βは式（９）で表すことができる。また、１点の出力データVrawを用いることによって、オフセット補正係数βは式（１０）で表すことができる。オフセット補正係数βは利得補正係数αの変化に伴い変化するため、αとβを組み合わせることで校正値を変更できる。

また、校正を２次補正で行うことも可能である。例えば、校正値をα，β，γとおくと、校正後のＡＤ変換結果Vcompは、

式（１１）のように表すことができる。そして、

図４から得られる式（１２）を、式（１１）代入して、連立方程式を解くと、α，β，γは、

式（１３）で表すことができる。式（１３）は、乗加算器７と除算器８を使って演算できる。

シーケンサ５は、このように求めたα，β，γを用いて、ｘｙ＋ｚの演算を乗加算器７で２回行うことで、上式（１１）で表される二次補正値Vcompを算出し、その算出結果を出力データVrawの校正結果として作業メモリ６に保存する。

また、一つのセンサのセンサ出力を補正するだけでなく、複数のセンサのセンサ出力のそれぞれを補正できる。例えば、入力チャネルｃｈ１には、センサ２２の検出信号に対応する検出電圧が入力され、入力チャネルｃｈ２には、センサ２３の検出信号に対応する検出電圧が入力されている場合、ΔΣ変調器１に入力される電圧をマルチプレクサ４によって切り替えることで、センサ２２，２３それぞれのセンサ出力を補正することができる。

また、マルチプレクサ４とＡＤコンバータ３と演算回路９を制御する制御部として、シーケンサ５を例示したが、マイクロコンピュータがこれらを制御してもよい。

１ ΔΣ変調器
２ デジタルフィルタ
３ ＡＤコンバータ
４ マルチプレクサ
５ シーケンサ
６ 作業メモリ
７ 乗加算器
８ 除算器
９ 演算回路
１０ 入力回路
１１ バンドギャップ回路
１２ センサ出力補正回路
１３ 不揮発性メモリ
２１，２２，２３ センサ
３０ センサ出力補正装置

Claims (7)

1. センサから供給されるセンサ出力を補正するセンサ出力補正回路であって、
   前記センサ出力に応じた入力電圧と所定の基準電圧とが選択的に入力されるＡＤ変換部と、
   前記基準電圧が入力されるときの前記ＡＤ変換部の出力結果を用いて、前記入力電圧が入力されるときの前記ＡＤ変換部の出力データを補正する演算部とを備え、
   前記演算部は、前記出力データの補正に使用される乗加算器と非回復法を用いた除算器を有する、センサ出力補正回路。
2. 前記演算部は、前記ＡＤ変換部のゲインとオフセットのばらつきによって前記出力データがずれることを補正する、請求項１に記載のセンサ出力補正回路。
3. 前記演算部は、前記出力データの補正に、電圧値が互いに異なる複数の基準電圧が入力されるときの前記ＡＤ変換部の出力結果を使用する、請求項１又は２に記載のセンサ出力補正回路。
4. 前記演算部は、前記出力結果を用いて、前記出力データを補正するための補正データを演算する、請求項１から３のいずれか一項に記載のセンサ出力補正回路。
5. 前記補正データは、係数である、請求項４に記載のセンサ出力補正回路。
6. 請求項１から５のいずれか一項に記載のセンサ出力補正回路と、
   前記センサとを備える、センサ出力補正装置。
7. 第１の基準電圧をＡＤ変換部によって測定する第１のステップと、
   第２の基準電圧を前記ＡＤ変換部によって測定する第２のステップと、
   ｘを１とし、ｙを前記第１のステップで測定された第１の基準電圧とし、ｚを前記第２のステップで測定された第２の基準電圧として、ｘｙ−ｚの演算を乗加算器によって行う第３のステップと、
   ｘを１とし、ｙを前記第３のステップで演算された結果として、ｘ／ｙの演算を非回復法を用いた除算器によって行う第４のステップと、
   ｘを１とし、ｙを前記第１のステップで測定された第１の基準電圧とし、ｚを前記第２のステップで測定された第２の基準電圧として、（ｘｙ＋ｚ）／２の演算を乗加算器によって演算する第５のステップと、
   ｘを前記第４のステップで演算された結果とし、ｙを前記第５のステップで演算された結果とし、ｚを０として、−ｘｙ＋ｚの演算を乗加算器によって行う第６のステップと、
   センサから供給されるセンサ出力を前記ＡＤ変換部によって測定する第７のステップと、
   ｘを前記第７のステップで測定された結果とし、ｙを前記第４のステップで演算された結果とし、ｚを前記第６のステップで演算された結果として、ｘｙ＋ｚの演算を乗加算器によって行うことで、前記第７のステップで測定されたセンサ出力を補正する第８のステップとを有する、センサ出力補正方法。