JP2013126270A - スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】スイッチング素子Ｓ＊＃のゲート電荷の放電速度を調節可能なアクティブゲートコントロールを行うスイッチング素子の駆動回路において、部品数の増大を好適に抑制することのできるスイッチング素子の駆動回路を提供する。
【解決手段】操作信号ｇ＊＃がオフ操作指令とされる状況下、スイッチング素子Ｓ＊＃のゲート電荷の放電が開始されてから完了されるまでの期間の途中において、スイッチング素子Ｓ＊＃のゲート電荷の放電経路を、放電用抵抗体２８及びオフ保持用スイッチング素子３６を備える放電経路から放電用抵抗体２８及び放電用スイッチング素子３０を備える放電経路へと変更するゲートの放電処理を行う。
【選択図】 図２

Description

本発明は、駆動対象スイッチング素子に対するオフ操作指令を入力として該駆動対象スイッチング素子の開閉制御端子の電荷の放電処理を行うスイッチング素子の駆動回路に関する。

従来、下記特許文献１に見られるように、半導体スイッチング素子（ＩＧＢＴ）に対するオフ操作指令がなされる状況下、開閉制御端子（ゲート）の放電経路を用いたゲート電荷の放電が開始されてから完了されるまでの期間の途中において、ゲート電荷の放電速度を変更する技術（いわゆるアクティブゲートコントロール）が知られている。この技術について説明すると、スイッチング素子のゲートに、第１のゲート抵抗及び第１のトランジスタの直列接続体を備える放電経路と、第１のゲート抵抗よりも抵抗値の高い第２のゲート抵抗及び第２のトランジスタの直列接続体を備える放電経路とが接続されている。また、スイッチング素子には、この素子を流れるコレクタ電流に比例した微少電流を出力する補助エミッタ端子が備えられ、補助エミッタ端子とスイッチング素子のエミッタとがインダクタンスを介して接続されている。

こうした構成において、スイッチング素子に対するオフ操作指令を入力として、まず、第１のトランジスタをオン状態とさせ、第１のゲート抵抗を介してゲート電荷を放電させる。その後、コレクタ電流の流通開始によるインダクタンスの流通電流の立下がりタイミングを入力として、第１のトランジスタをオフ状態とさせてかつ、第２のトランジスタをオン状態とさせることで、第２のゲート抵抗を介してゲート電荷を放電させる。すなわち、ゲート電荷の放電速度を高い状態から低い状態へと変更する。これにより、スイッチング素子がオフ状態とされる場合に生じるサージ電圧の増大を抑制し、また、スイッチング損失を低減することができる。

特許第３３３９３１１号公報

しかしながら、上記特許文献１に記載された技術では、アクティブゲートコントロールを行うためのゲート抵抗やトランジスタ等をスイッチング素子の駆動回路に追加することが要求される。このため、駆動回路の部品数が増大し、ひいては回路規模が増大するおそれがある。

本発明は、上記課題を解決するためになされたものであり、その目的は、スイッチング素子の開閉制御端子の電荷の放電速度を調節可能なアクティブゲートコントロールを行うスイッチング素子の駆動回路において、部品数の増大を好適に抑制することのできるスイッチング素子の駆動回路を提供することにある。

以下、上記課題を解決するための手段、及びその作用効果について記載する。

請求項１記載の発明は、駆動対象スイッチング素子に対するオフ操作指令を入力として該駆動対象スイッチング素子の開閉制御端子の電荷の放電処理を行うスイッチング素子の駆動回路において、前記開閉制御端子には、前記放電処理によって電荷を放電するための複数の放電経路が接続され、複数の前記放電経路のうち少なくとも１つは、前記放電処理による電荷の放電とは別の用途にも用いられる兼用経路であり、前記放電処理によって前記開閉制御端子の電荷の放電が開始されてから完了されるまでの期間の途中において、前記兼用経路を用いることで前記開閉制御端子の放電経路を抵抗値の低いものから抵抗値の高いものへと変更する処理を行うアクティブゲート制御手段を備えることを特徴とする。

上記発明では、駆動対象スイッチング素子の開閉制御端子に電荷の放電用の複数の放電経路が接続されている。そして、これら放電経路のうち少なくとも１つを、上記放電処理による電荷の放電とは別の用途にも用いられる兼用経路としている。

こうした構成を前提として、上記発明では、開閉制御端子の電荷の放電が開始されてから完了されるまでの期間の途中において、上記兼用経路を用いることで開閉制御端子の放電経路を抵抗値の低いものから抵抗値の高いものへと変更する。すなわち、上記兼用経路をアクティブゲートコントロールに流用する。このため、アクティブゲートコントロールを行うための部品数の増大を好適に抑制することができる。

請求項２記載の発明は、請求項１記載の発明において、前記兼用経路は、前記駆動対象スイッチング素子をオフ状態とさせる電位を有する部材と前記開閉制御端子とを接続するオフ保持用経路であり、前記オフ保持用経路には、該オフ保持用経路を開閉すべくオンオフ操作されるオフ保持用スイッチング素子が備えられ、前記放電処理が行われてかつ前記開閉制御端子の電圧が低い場合、前記オフ保持用スイッチング素子をオン状態とさせるオフ保持制御処理を行うオフ保持制御手段を更に備え、前記アクティブゲート制御手段は、前記オフ操作指令を入力として前記オフ保持用スイッチング素子をオン状態とさせた後、前記期間の途中であってかつ前記オフ保持制御処理によって前記オフ保持用スイッチング素子がオン状態とされる前に該オフ保持用スイッチング素子をオフ状態とさせることで、前記オフ保持用経路を含む放電経路から該放電経路よりも抵抗値の高い放電経路へと前記開閉制御端子の放電経路を変更する処理を行うことを特徴とする。

駆動対象スイッチング素子の開閉制御端子及び入力端子間等には、寄生容量が存在する。ここで、駆動対象スイッチング素子の入出力端子間等にノイズが重畳すると、このノイズが寄生容量を介して開閉制御端子に伝播することに起因して、開閉制御端子の電荷の蓄積量が変動し得る。この場合、上記放電処理によって駆動対象スイッチング素子をオフ操作しているにもかかわらず、このスイッチング素子が誤ってオン状態とされるおそれがある。こうした問題に対処すべく、上記発明では、オフ保持制御手段を備えることで、上記態様にてオフ保持用スイッチング素子を操作する。これにより、駆動対象スイッチング素子が誤ってオン状態とされることを抑制する。

こうした構成を前提として、上記発明では、アクティブゲート制御手段によって上記態様にてオフ保持用スイッチング素子をオフ状態とさせることで、オフ保持用経路を含む放電経路から同放電経路よりも抵抗値の高い放電経路へと開閉制御端子の放電経路を変更する。すなわち、アクティブゲートコントロールにおいて、開閉制御端子の電荷の放電速度を高くするための放電経路としてオフ保持用経路を流用する。

請求項３記載の発明は、請求項２記載の発明において、前記放電処理が行われる場合における前記オフ保持用スイッチング素子のオン抵抗が、前記オフ保持制御処理が行われる場合における前記オフ保持用スイッチング素子のオン抵抗よりも高く設定されることを特徴とする。

オフ保持制御処理が行われる場合におけるオフ保持用スイッチング素子のオン抵抗は通常、駆動対象スイッチング素子を確実にオフ状態とさせる観点から十分低い値に設定される。ここで、オフ保持用スイッチング素子のオン抵抗をオフ保持制御処理が行われる場合におけるオン抵抗と同一として放電処理を行うと、開閉制御端子の電荷の放電速度が過度に高くなる。この場合、駆動対象スイッチング素子がオフ状態とされる前に開閉制御端子の放電経路を変更できなくなるおそれがある。そしてこの場合、アクティブゲートコントロールによるサージ電圧の低減効果を得られなくなるおそれがある。

ここで、上記発明では、放電処理が行われる場合におけるオフ保持用スイッチング素子のオン抵抗を、オフ保持制御処理が行われる場合におけるオフ保持用スイッチング素子のオン抵抗よりも高く設定する。このため、放電経路の変更タイミングにおける電荷の放電速度を低下させることができ、駆動対象スイッチング素子がオフ状態とされる前に開閉制御端子の放電経路を的確に変更することができる。これにより、サージ電圧の低減効果が得られなくなる事態を回避できる。

請求項４記載の発明は、請求項１〜３のいずれか1項に記載の発明において、前記兼用経路には、該兼用経路を開閉すべくオンオフ操作される過電流スイッチング素子が備えられ、前記駆動対象スイッチング素子の入出力端子間を流れる電流が閾値電流以上となる場合に前記過電流スイッチング素子をオン状態とさせる過電流制御手段を更に備えることを特徴とする。

上記発明では、駆動対象スイッチング素子の入出力端子間に大電流が流れることで駆動対象スイッチング素子の信頼性が低下することを回避すべく、過電流スイッチング素子及び上記過電流制御手段を備えている。こうした構成を前提として、上記発明では、過電流スイッチング素子を備える兼用経路をアクティブゲートコントロールに流用する。

請求項５記載の発明は、請求項４記載の発明において、前記兼用経路は、複数の前記放電経路のうち前記放電処理が行われる場合において抵抗値の最も高いソフト遮断用放電経路を備え、前記ソフト遮断用放電経路には、該ソフト遮断用放電経路を開閉する前記過電流スイッチング素子としてのソフト遮断用スイッチング素子が備えられ、前記過電流制御手段は、前記入出力端子間を流れる電流が前記閾値電流以上となる場合に前記ソフト遮断用スイッチング素子をオン状態とさせるソフト遮断制御手段であり、前記アクティブゲート制御手段は、前記期間の途中において前記ソフト遮断用放電経路よりも抵抗値の低い放電経路から該ソフト遮断用放電経路へと前記開閉制御端子の放電経路を変更する処理を行うことを特徴とする。

上記発明では、駆動対象スイッチング素子の入出力端子間を流れる電流が閾値電流以上となる場合にソフト遮断制御手段によってソフト遮断用スイッチング素子をオン状態とさせることで、駆動対象スイッチング素子に大電流が流れることを抑制する。ここでは、駆動対象スイッチング素子の入出力端子間に大電流が流れる状況下において、駆動対象スイッチング素子をオン状態からオフ状態に移行させる場合に生じるサージ電圧を抑制すべく、ソフト遮断用放電経路の抵抗値が上記態様にて設定されている。

こうした構成を前提として、上記発明では、アクティブゲートコントロールにおいて、開閉制御端子の電荷の放電速度を低くするための放電経路としてソフト遮断用放電経路を流用する。

請求項６記載の発明は、請求項５記載の発明において、前記放電処理が行われる場合における前記ソフト遮断用スイッチング素子のオン抵抗が、前記ソフト遮断制御手段によって前記ソフト遮断用スイッチング素子がオン状態とされる場合における該ソフト遮断用スイッチング素子のオン抵抗よりも低く設定されることを特徴とする。

放電処理が行われる場合におけるソフト遮断用放電経路の抵抗値は通常、ソフト遮断制御手段によって電荷が放電される場合におけるソフト遮断用放電経路の抵抗値よりも低く設定される。こうした設定を実現すべく、上記発明では、ソフト遮断用スイッチング素子のオン抵抗を上記態様にて設定する。

請求項７記載の発明は、請求項４〜６のいずれか1項に記載の発明において、前記兼用経路は、前記開閉制御端子側をカソードとするツェナーダイオードと、前記過電流スイッチング素子としてのクランプ用スイッチング素子との直列接続体からなるクランプ用放電経路を備え、前記過電流制御手段は、前記入出力端子間を流れる電流が前記閾値電流以上となる場合に前記開閉制御端子の電圧を前記ツェナーダイオードのブレークダウン電圧にクランプすべく前記クランプ用スイッチング素子をオン状態とさせるクランプ制御手段であり、前記アクティブゲート制御手段は、前記オフ操作指令を入力として前記クランプ用スイッチング素子をオン状態とさせた後、前記期間の途中において前記クランプ用スイッチング素子をオフ状態とさせることで、前記クランプ用放電経路を含む放電経路から該放電経路よりも抵抗値の高い放電経路へと前記開閉制御端子の放電経路を変更する処理を行うことを特徴とする。

上記発明では、駆動対象スイッチング素子の入出力端子間を流れる電流が閾値電流以上となる場合にクランプ制御手段によってクランプ用スイッチング素子をオン状態とさせる。これにより、開閉制御端子の電圧を規定電圧にクランプでき、駆動対象スイッチング素子に大電流が流れることを抑制する。

こうした構成を前提として、上記発明では、アクティブゲートコントロールにおいて、開閉制御端子の電荷の放電速度を高くするための放電経路としてクランプ用放電経路を流用する。

請求項８記載の発明は、請求項７記載の発明において、前記クランプ制御手段によって前記クランプ用スイッチング素子がオン状態とされる場合、前記クランプ用放電経路の両端のうち前記開閉制御端子側の反対側を前記駆動対象スイッチング素子の出力端子に接続し、前記放電処理が行われる場合、前記反対側を前記出力端子の電位よりも低い電位を有する部材に接続する手段を更に備えることを特徴とする。

上記発明では、放電処理が行われる場合、クランプ用放電経路の両端のうち開閉制御端子側の反対側を駆動対象スイッチング素子の出力端子の電位よりも低い電位を有する部材に接続する。このため、開閉制御端子とクランプ用放電経路の低電位側との電位差を大きくすることができ、放電処理時に開閉制御端子の電荷の放電速度を高くできる。

請求項９記載の発明は、請求項１〜８のいずれか1項に記載の発明において、前記駆動対象スイッチング素子は、該駆動対象スイッチング素子の入出力端子間を流れる電流と相関を有する微少電流を出力するセンス端子を備え、前記アクティブゲート制御手段は、前記センス端子の出力電流に基づき、前記放電経路の変更タイミングを把握することを特徴とする。

請求項１０記載の発明は、請求項１〜９のいずれか1項に記載の発明において、前記兼用経路は、前記駆動対象スイッチング素子をオフ状態とさせる電位を有する部材と前記開閉制御端子とを接続するオフ保持用経路、前記開閉制御端子側をカソードとするツェナーダイオード及びクランプ用スイッチング素子の直列接続体からなるクランプ用放電経路、及び複数の前記放電経路のうち前記放電処理が行われる場合における抵抗値の最も高いソフト遮断用放電経路であり、前記オフ保持用経路には、該オフ保持用経路を開閉すべくオンオフ操作されるオフ保持用スイッチング素子が備えられ、前記ソフト遮断用放電経路には、該ソフト遮断用放電経路を開閉すべくオンオフ操作されるソフト遮断用スイッチング素子が備えられ、前記放電処理が行われてかつ前記開閉制御端子の電圧が前記ツェナーダイオードのブレークダウン電圧よりも低い閾値電圧以下となる場合、前記オフ保持用スイッチング素子をオン状態とさせるオフ保持制御処理を行うオフ保持制御手段と、前記駆動対象スイッチング素子の入出力端子間を流れる電流が閾値電流以上になる場合に前記開閉制御端子の電圧を前記ブレークダウン電圧にクランプすべく前記クランプ用スイッチング素子をオン状態とさせるクランプ制御手段と、前記クランプ制御手段によるクランプ後、前記入出力端子間を流れる電流が前記閾値電流以上となる状態が継続される場合に前記ソフト遮断用スイッチング素子をオン状態とさせるソフト遮断制御手段とを更に備え、前記アクティブゲート制御手段は、前記オフ操作指令が入力されてから前記開閉制御端子の電圧が前記ブレークダウン電圧となるまでの期間において前記クランプ用放電経路によって前記放電処理を行い、前記開閉制御端子の電圧が前記ブレークダウン電圧を下回ってから前記閾値電圧となる以前の規定タイミングまでの期間において前記オフ保持用経路によって前記放電処理を行い、前記規定タイミング以降において前記ソフト遮断用放電経路によって前記放電処理を行うことを特徴とする。

上記発明では、クランプ用放電経路、オフ保持用経路及びソフト遮断用放電経路をアクティブゲートコントロールに流用する。詳しくは、まず、クランプ用放電経路を用いた放電処理を行うことで、開閉制御端子の電圧が上記ブレークダウン電圧まで低下される。そして、オフ保持用経路を用いた放電処理を行うことで、開閉制御端子の電圧が上記閾値電圧よりも高い電圧まで低下される。その後、ソフト遮断用放電経路を用いた放電処理による開閉制御端子の電圧が閾値電圧とされることで、オフ保持制御処理が開始される。そして、電荷の放電が完了される。

このように、上記発明では、電荷の放電が開始されてから完了されるまでの期間の途中において、放電処理に用いる放電経路を上記態様にて段階的に変更することができる。

第1の実施形態にかかるシステム構成図。 同実施形態にかかるドライブユニットの構成図。 同実施形態にかかるオフ保持用経路を用いた放電処理の概要を示す図。 第２の実施形態にかかるシステム構成図。 同実施形態にかかるソフト遮断用放電経路を用いた放電処理の概要を示す図。 第３の実施形態にかかるクランプ用放電経路を用いた放電処理の概要を示す図。 同実施形態にかかるクランプ用放電経路の電位設定の概要を示す図。 第４の実施形態にかかるシステム構成図。 同実施形態にかかるオフ保持用経路、ソフト遮断用放電経路及びクランプ用放電経路を用いた放電処理の概要を示す図。

（第１の実施形態）
以下、本発明にかかるスイッチング素子の駆動回路を車載主機としての回転機に電気的に接続される電力変換装置の駆動回路に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に、本実施形態にかかるシステムの全体構成を示す。

モータジェネレータ１０は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ１０は、インバータＩＶ及び昇圧コンバータＣＶを介して高電圧バッテリ１２に接続されている。

昇圧コンバータＣＶは、コンデンサＣと、コンデンサＣに並列接続された一対のスイッチング素子Ｓｃｐ，Ｓｃｎと、一対のスイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトルＬとを備えている。詳しくは、昇圧コンバータＣＶは、スイッチング素子Ｓｃｐ，Ｓｃｎのオンオフ操作によって、高電圧バッテリ１２の電圧（例えば「２８８Ｖ」）を所定の電圧（例えば「６６６Ｖ」）を上限として昇圧する機能を有する。

一方、インバータＩＶは、スイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、スイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えており、これら各直列接続体の接続点がモータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。

なお、本実施形態では、上記スイッチング素子Ｓ＊＃（＊＝ｃ，ｕ，ｖ，ｗ；＃＝ｐ，ｎ）として、電圧制御形のスイッチング素子が用いられており、より詳しくは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。また、これらスイッチング素子Ｓ＊＃のそれぞれには、フリーホイールダイオードＤ＊＃のそれぞれが逆並列に接続されている。

制御装置１４は、低電圧バッテリ１６を電源とし、モータジェネレータ１０の制御量（例えばトルク）を所望に制御すべく、インバータＩＶや昇圧コンバータＣＶを操作する。詳しくは、昇圧コンバータＣＶのスイッチング素子Ｓｃｐ，Ｓｃｎを操作すべく、操作信号ｇｃｐ、ｇｃｎをドライブユニットＤＵに出力する。また、インバータＩＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎを操作すべく、操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎをドライブユニットＤＵに出力する。ここで、高電位側の操作信号ｇｃｐ，ｇｕｐ，ｇｖｐ，ｇｗｐと、対応する低電位側の操作信号ｇｃｎ，ｇｕｎ，ｇｖｎ，ｇｗｎとは、互いに相補的な信号となっている。換言すれば、高電位側のスイッチング素子Ｓｃｐ，Ｓｕｐ，Ｓｖｐ，Ｓｗｐと、対応する低電位側のスイッチング素子Ｓｃｎ，Ｓｕｎ，Ｓｖｎ，Ｓｗｎとは、交互にオン状態とされる。

高電圧バッテリ１２を備える高電圧システムと低電圧バッテリ１６を備える低電圧システムとは、互いに絶縁されており、これらの間の信号の授受は、例えばフォトカプラ等の絶縁素子を備えるインターフェース１８を介して行われる。

次に、図２を用いて本実施形態にかかる上記ドライブユニットＤＵの構成を説明する。

図示されるように、ドライブユニットＤＵは、１チップ化された半導体集積回路であるドライブＩＣ２０と、スイッチング素子Ｓ＊＃の開閉制御端子（ゲート）に電圧を印加するための定電圧電源２２とを備えている。なお、本実施形態において、定電圧電源２２の端子電圧をＶｏｍ（例えば１５Ｖ）と表記することとする。

定電圧電源２２は、定電流用抵抗体２３と、ＰチャネルＭＯＳＦＥＴ（充電用スイッチング素子２４）との直列接続体を介して、ドライブＩＣ２０の端子Ｔ１に接続されている。端子Ｔ１は、スイッチング素子Ｓ＊＃のゲートに接続されている。

スイッチング素子Ｓ＊＃のゲートは、放電用抵抗体２８を介してドライブＩＣ２０の端子Ｔ２に接続されており、端子Ｔ２は、ＮチャネルＭＯＳＦＥＴ（放電用スイッチング素子３０）を介して端子Ｔ３に接続されている。そして、端子Ｔ３は、スイッチング素子Ｓ＊＃の出力端子（エミッタ）に接続されている。

上記スイッチング素子Ｓ＊＃は、その入力端子（コレクタ）及びエミッタ間を流れる電流（コレクタ電流）と相関を有する微少電流を出力するセンス端子Ｓｔを備えている。センス端子Ｓｔは、抵抗体３２を介してスイッチング素子Ｓ＊＃のエミッタに電気的に接続されている。これにより、センス端子Ｓｔから出力される微少電流によって抵抗体３２に電圧降下が生じるため、抵抗体３２のうちセンス端子Ｓｔ側の電位（以下、センス電圧Ｖｓｅ）を、コレクタ電流と相関を有する電気的な状態量とすることができる。なお、センス電圧Ｖｓｅは、端子Ｔ５を介してドライブＩＣ２０内の駆動制御部３４に取り込まれる。

上記ドライブユニットＤＵは、スイッチング素子Ｓ＊＃のゲート及びエミッタ間を短絡するためのＮチャネルＭＯＳＦＥＴ（オフ保持用スイッチング素子３６）を備えている。オフ保持用スイッチング素子３６は、スイッチング素子Ｓ＊＃のゲート及びエミッタ間を低抵抗にて接続すべく、スイッチング素子Ｓ＊＃に極力近接して設けられている。そして、スイッチング素子Ｓ＊＃のゲート及びエミッタ間を接続させる放電経路のうち、放電用抵抗体２８及びオフ保持用スイッチング素子３６を備える放電経路（以下、オフ保持用経路）の抵抗値は、放電用抵抗体２８を備える放電経路の抵抗値よりも低くなるように設定されている。こうした構成は、上記操作信号ｇ＊＃に応じてスイッチング素子Ｓ＊＃がオフ状態とされている際、スイッチング素子Ｓ＊＃のコレクタやエミッタとゲートとの間の寄生容量を介してゲートに高周波ノイズが重畳することでスイッチング素子Ｓ＊＃が誤ってオン状態とされることを回避するためのものである。

上記オフ保持用スイッチング素子３６のゲートは、端子Ｔ６を介して、駆動制御部３４に接続されている。駆動制御部３４は、端子Ｔ７に印加される電圧に基づき、スイッチング素子Ｓ＊＃のゲート及びエミッタ間電圧（ゲート電圧Ｖｇｅ）をモニタする。駆動制御部３４は、モニタされたゲート電圧Ｖｇｅと、端子Ｔ４を介して入力される操作信号ｇ＊＃とに基づき、オフ保持用スイッチング素子３６をオンオフ操作するオフ保持制御処理を行う。

詳しくは、オフ保持制御処理は、操作信号ｇ＊＃がオフ操作指令とされることでゲートの放電処理がなされてかつ、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈ以下となる場合にオフ保持用スイッチング素子３６をオン状態とさせる処理である。ここで、上記閾値電圧Ｖｔｈは、例えば、スイッチング素子Ｓ＊＃のミラー電圧よりも低い電圧に設定すればよい。また、オフ保持制御処理によってオフ保持用スイッチング素子３６をオン状態とさせる場合におけるこのスイッチング素子のゲート電圧は、オフ保持用スイッチング素子３６のドレイン・ソース間電圧の上昇に伴ってドレイン電流が増大する非飽和領域でオフ保持用スイッチング素子３６を駆動させる電圧に設定される。すなわち、オフ保持制御処理によってオフ保持用スイッチング素子３６がオン状態とされる場合におけるこのスイッチング素子のオン抵抗は略０とされる。

次に、駆動制御部３４によって行われるスイッチング素子Ｓ＊＃のゲートの充放電処理について説明する。

まず、ゲートの充電処理について説明する。

ゲートの充電処理は、操作信号ｇ＊＃がオン操作指令とされることで行われる。本実施形態では、ゲートの充電処理を定電流制御によって行う。定電流制御は、定電流用抵抗体２３の電圧降下量をその目標値（例えば１Ｖ）とすべく、充電用スイッチング素子２４のゲート電圧を操作するものである。これにより、スイッチング素子Ｓ＊＃のゲートの充電電流を一定値に制御することで、スイッチング素子Ｓ＊＃がオン状態とされる場合に生じるサージ電圧を抑制する。

ちなみに、定電流制御の制御性は、スイッチング素子Ｓ＊＃のゲート電圧Ｖｇｅが上昇することで低下する。このため、本実施形態では、スイッチング素子Ｓ＊＃が正常に駆動される場合のコレクタ電流の最大値を飽和電流とするゲート電圧（最大電圧）までは定電流制御の制御性が低下しないように、定電圧電源２２の電圧Ｖｏｍ（最終的なゲート電圧Ｖｇｅ）を、定電流用抵抗体２３における電圧降下量と、充電用スイッチング素子２４における電圧降下量と、上記最大電圧との和以上の値として設定している。

次に、ゲートの放電処理について説明する。

本実施形態では、ゲートの放電処理として、ゲート電荷の放電が開始されてから完了されるまでの期間の途中において、スイッチング素子Ｓ＊＃のゲートに接続される放電経路を抵抗値の低いものから高いものへと変更するアクティブゲートコントロールを行う。以下、図３を用いて本実施形態にかかるアクティブゲートコントロールについて説明する。

図３は、本実施形態にかかるゲートの放電処理の一例である。詳しくは、図３（ａ）は、駆動制御部３４に入力される操作指令の推移を示し、図３（ｂ）は、ゲート電圧Ｖｇｅの推移を示し、図３（ｃ）は、コレクタ・エミッタ間電圧Ｖｃｅ及びコレクタ電流Ｉｃの推移を示し、図３（ｄ）は、センス電圧Ｖｓｅの推移を示す。また、図３（ｅ）は、オフ保持用スイッチング素子３６の操作状態の推移を示し、図３（ｆ）は、オフ保持用スイッチング素子３６のゲート電圧の推移を示し、図３（ｇ）は、放電用スイッチング素子３０の操作状態の推移を示す。

図示される例では、操作信号ｇ＊＃がオン操作指令からオフ操作指令に切り替えられる時刻ｔ１において、充電用スイッチング素子２４がオフ状態とされてかつ、放電用スイッチング素子３０及びオフ保持用スイッチング素子３６の双方がオン状態とされる。これにより、放電用スイッチング素子３０を備える放電経路及びオフ保持用経路のうち抵抗値の低いオフ保持用経路を主としてスイッチング素子Ｓ＊＃のゲート電荷の放電が開始され、ゲート電圧Ｖｇｅの低下が開始される。

その後、ゲート電圧Ｖｇｅがミラー電圧となる期間内である時刻ｔ２において、コレクタ・エミッタ間電圧Ｖｃｅの上昇が開始されるとともに、コレクタ電流Ｉｃの低下が開始される。

そして、コレクタ・エミッタ間電圧Ｖｃｅが高電圧バッテリ１２の電圧ＶＢと略等しくなる時刻ｔ３において、オフ保持用スイッチング素子３６がオフ状態とされる。これにより、ゲートの放電経路が抵抗値の低いものから高いものへと変更され、ゲート電荷の放電速度が低くなる。

ここで、本実施形態において、時刻ｔ３においてゲートの放電経路を放電用スイッチング素子３０を備える放電経路に変更するのは、ゲート電荷の放電速度を低くするタイミングを極力遅らせることで、サージ電圧の抑制効果を得ながらスイッチング速度の低下を極力抑制するためである。

ちなみに、本実施形態では、センス電圧Ｖｓｅに基づき、コレクタ・エミッタ間電圧Ｖｃｅが高電圧バッテリ１２の電圧ＶＢと略等しくなるタイミングを把握する手法を採用する。こうした手法としては、具体的には例えば、センス電圧Ｖｓｅが規定電圧Ｖβ以上となるタイミングや、センス電圧Ｖｓｅの上昇速度が規定速度を超えるタイミングを、コレクタ・エミッタ間電圧Ｖｃｅが高電圧バッテリ１２の電圧ＶＢと略等しくなるタイミングとして把握する手法が挙げられる。

ここで、コレクタ・エミッタ間電圧Ｖｃｅが高電圧バッテリ１２の電圧ＶＢと略等しくなるタイミングをセンス電圧Ｖｓｅに基づき把握可能であるのは、センス電圧Ｖｓｅがコレクタ電流Ｉｃと相関を有するためである。

なお、図３（ｄ）の時刻ｔ３〜ｔ４に示すように、スイッチング素子Ｓ＊＃がオン状態からオフ状態に実際に移行される状況において、センス電圧Ｖｓｅが大きく上昇する現象が生じる。この現象は、スイッチング素子Ｓ＊＃のコレクタやエミッタとゲートとの間の寄生容量等を介してセンス電圧Ｖｓｅにサージ電圧が重畳することによって生じると考えられる。

オフ保持用スイッチング素子３６をオフ状態とさせた後、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈ以下となる時刻ｔ４において、オフ保持制御処理によってオフ保持用スイッチング素子３６がオン状態とされる。そしてその後、時刻ｔ５において、操作信号ｇ＊＃がオン操作指令とされることで、放電用スイッチング素子３０がオフ状態とされる。なお、時刻ｔ４以降においてゲート電荷の放電速度が実際には高くされるが、図３では便宜上、放電速度が低い旨表記している。

ここで、本実施形態では、ゲートの放電処理が行われる場合におけるオフ保持用スイッチング素子３６のオン抵抗をオフ保持制御処理が行われる場合におけるこのスイッチング素子のオン抵抗よりも高く設定する。この設定は、ゲートの放電処理が行われる場合におけるオフ保持用スイッチング素子３６のゲート電圧を、オフ保持制御処理が行われる場合におけるこのスイッチング素子のゲート電圧よりも低く設定することで実現できる。より詳しくは、ゲートの放電処理が行われる場合におけるオフ保持用スイッチング素子３６のゲート電圧を、このスイッチング素子のドレイン・ソース間電圧の大きさにかかわらずドレイン電流が一定となる飽和領域でオフ保持用スイッチング素子３６を駆動させる電圧に設定する。こうした設定は、コレクタ・エミッタ間電圧Ｖｃｅが高電圧バッテリ１２の電圧ＶＢとなるタイミングでオフ保持用スイッチング素子３６を的確にオフ状態に切り替えるためである。

つまり、ゲートの放電処理が行われる場合におけるオフ保持用スイッチング素子３６のオン抵抗をオフ保持制御処理が行われる場合におけるオン抵抗と同一とすると、スイッチング素子Ｓ＊＃のゲート電荷の放電速度が過度に高くなる。この場合、スイッチング素子Ｓ＊＃がオフ状態とされる前にオフ保持用スイッチング素子３６をオフ状態に切り替えることができなくなるおそれがある。そしてこの場合、放電速度の変更によるサージ電圧の低減効果が得られなくなるおそれがある。

こうした問題に対処すべく、オフ保持用スイッチング素子３６のオン抵抗を上記設定とする。これにより、放電経路の変更タイミングにおけるゲート電荷の放電速度が過度に高くなる事態を回避し、スイッチング素子Ｓ＊＃がオフ状態とされる前にオフ保持用スイッチング素子３６的確にオフ状態に切り替える。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）スイッチング素子Ｓ＊＃のゲートの放電処理として、オフ保持用経路を流用したアクティブゲートコントロールを行った。これにより、アクティブゲートコントロールを行うための部品数の増大を抑制することができ、ひいてはドライブユニットＤＵの規模の増大を好適に抑制することができる。

（２）ゲートの放電処理が行われる場合におけるオフ保持用スイッチング素子３６のオン抵抗を、オフ保持制御処理が行われる場合におけるこのスイッチング素子のオン抵抗よりも高く設定した。これにより、ゲートの放電処理時においてオフ保持用スイッチング素子３６を的確にオフ状態に切り替えることができ、ひいてはサージ電圧の低減効果が得られなくなる事態を回避できる。

（３）ゲート電荷の放電経路の変更タイミングをセンス電圧Ｖｓｅに基づき把握した。センス電圧Ｖｓｅに基づく把握手法によれば、上記変更タイミングを把握するための回路構成を高電圧システム内で完結させることができるため、ドライブユニットＤＵの回路規模の増大を回避することなどが期待できる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図４に、本実施形態にかかるシステムの全体構成を示す。なお、本実施形態において、先の第１の実施形態の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、ドライブＩＣ２０の端子Ｔ２は、ツェナーダイオード３８及びＮチャネルＭＯＳＦＥＴ（クランプ用スイッチング素子４０）の直列接続体と、スイッチ４２とを介して端子Ｔ３に接続されている。詳しくは、端子Ｔ２は、ツェナーダイオード３８のカソードに接続され、ツェナーダイオード３８のアノードは、クランプ用スイッチング素子４０に接続されている。ここで、ツェナーダイオード３８のブレークダウン電圧は、閾値電圧Ｖｔｈよりも高い電圧であってかつ、スイッチング素子Ｓ＊＃に過度の電流が流れない程度にスイッチング素子Ｓ＊＃のゲート電圧を制限するための電圧（例えば１２Ｖ）に設定されている。

スイッチ４２は、クランプ用スイッチング素子４０と、端子Ｔ３又は電源４３とのいずれかを短絡させる機能を有する。ここで、電源４３の電圧Ｖαは、スイッチング素子Ｓ＊＃のエミッタ電位Ｖｅよりも低い電位に設定されている。

上記端子Ｔ２は、さらに、ソフト遮断用抵抗体４４及びＮチャネルＭＯＳＦＥＴ（ソフト遮断用スイッチング素子４６）を介して端子Ｔ３に接続されている。

なお、本実施形態では、以降、放電用抵抗体２８、ツェナーダイオード３８及びクランプ用スイッチング素子４０を備える放電経路をクランプ用放電経路と称し、放電用抵抗体２８、ソフト遮断用抵抗体４４及びソフト遮断用スイッチング素子４６を備える放電経路をソフト遮断用放電経路と称すこととする。

上記抵抗体３２のセンス端子Ｓｔ側の電位であるセンス電圧Ｖｓｅは、さらに、端子Ｔ５を介してコンパレータ４８の非反転入力端子に取り込まれる。一方、コンパレータ４８の反転入力端子には、基準電源５０の基準電圧Ｖｒｅｆが印加されている。この基準電圧Ｖｒｅｆは、スイッチング素子Ｓ＊＃に流れるコレクタ電流が閾値電流となる場合におけるセンス電圧Ｖｓｅに設定されている。これにより、コレクタ電流が閾値電流以上となることで、コンパレータ４８の出力信号が論理「Ｌ」から論理「Ｈ」に反転される。この際、クランプ用スイッチング素子４０とスイッチング素子Ｓ＊＃のエミッタとが短絡されるようにスイッチ４２が操作される。コンパレータ４８の出力する論理「Ｈ」の信号は、クランプ用スイッチング素子４０に印加されるとともに、ディレイ５２に取り込まれる。ディレイ５２は、入力信号が所定時間に渡って論理「Ｈ」となることで、フェール信号ＦＬを出力する。フェール信号ＦＬは、スイッチング素子Ｓ＊＃を強制的にオフ状態とすべく、ソフト遮断用スイッチング素子４６をオン状態にしたり、充電用スイッチング素子２４及び放電用スイッチング素子３０の駆動を停止させるべく駆動制御部３４に指令したりするものである。

こうした構成によれば、スイッチング素子Ｓ＊＃を大電流が流れる場合には、まず、クランプ用スイッチング素子４０がオン状態とされることに伴ってツェナーダイオード３８がオン状態とされ、スイッチング素子Ｓ＊＃のゲート電荷がクランプ用放電経路によって放電される。これにより、スイッチング素子Ｓ＊＃のゲート電圧Ｖｇｅをブレークダウン電圧まで低下させ、スイッチング素子Ｓ＊＃を流れるコレクタ電流を制限する。

そしてその後、大電流が所定時間継続される場合には、ソフト遮断用スイッチング素子４６がオン状態とされ、ソフト遮断用放電経路によってゲート電荷が放電される。これにより、スイッチング素子Ｓ＊＃が強制的にオフ状態とされる。

ここで、ソフト遮断用抵抗体４４は、ソフト遮断用放電経路の抵抗値を高抵抗とするためのものであり、ソフト遮断用放電経路の抵抗値は、放電用スイッチング素子３０を備える放電経路の抵抗値よりも高い。これは、コレクタ電流が過大である状況下にあっては、スイッチング素子Ｓ＊＃をオン状態からオフ状態へと切り替える速度、換言すればコレクタ及びエミッタ間の遮断速度を大きくすると、サージ電圧が過大となるおそれがあることに鑑みたものである。

なお、フェール信号ＦＬは、端子Ｔ８及びインターフェース１８を介して低電圧システム（制御装置１４）に出力される。また、このフェール信号ＦＬによって、インバータＩＶや昇圧コンバータＣＶがシャットダウンされる処理が行われる。

次に、本実施形態にかかるスイッチング素子Ｓ＊＃のゲートの放電処理について説明する。本実施形態では、ゲートの電荷の放電が開始されてから完了される期間の途中において、ゲートの放電経路を、放電用スイッチング素子３０を備える放電経路からソフト遮断用放電経路へと変更する処理を行う。なお、本実施形態では、放電処理が行われる場合、クランプ用スイッチング素子４０とスイッチング素子Ｓ＊＃のエミッタとが短絡されるようにスイッチ４２が操作される。

図５に、本実施形態にかかるゲートの放電処理の一例を示す。詳しくは、図５（ａ）〜図５（ｄ）及び図５（ｇ）は、先の図３（ａ）〜図３（ｄ）及び図３（ｇ）に対応しており、図５（ｅ）は、ソフト遮断用スイッチング素子４６の操作状態の推移を示し、図５（ｆ）は、ソフト遮断用スイッチング素子４６のゲート電圧の推移を示す。

図示される例では、操作信号ｇ＊＃がオン操作指令からオフ操作指令に切り替えられる時刻ｔ１において、放電用スイッチング素子３０及びソフト遮断用スイッチング素子４６の双方がオン状態とされる。これにより、放電用スイッチング素子３０を備える放電経路及びソフト遮断用放電経路の双方によってスイッチング素子Ｓ＊＃のゲート電荷の放電が開始され、ゲート電圧Ｖｇｅの低下が開始される。

その後、時刻ｔ２においてセンス電圧Ｖｓｅが規定電圧Ｖβとなることで、放電用スイッチング素子３０がオフ状態とされる。これにより、ゲート電荷の放電経路がソフト遮断用放電経路とされ、ゲート電荷の放電速度が低下される。なお、その後、操作信号ｇ＊＃がオン操作指令に切り替えられる時刻ｔ３において、ソフト遮断用スイッチング素子４６がオフ状態とされる。

ここで、本実施形態では、ゲートの放電処理が行われる場合におけるソフト遮断用スイッチング素子４６のオン抵抗を、コレクタ電流が閾値電流以上となる場合におけるソフト遮断用スイッチング素子４６のオン抵抗よりも低く設定する。この設定は、ゲートの放電処理が行われる場合におけるソフト遮断用スイッチング素子４６のゲート電圧を、ソフト遮断が行われる場合におけるこのスイッチング素子のゲート電圧Ｖｓよりも高く設定することで実現できる。より詳しくは、ゲートの放電処理が行われる場合における上記ゲート電圧を、上記非飽和領域でソフト遮断用スイッチング素子４６を駆動させる電圧に設定する。こうした設定は、ソフト遮断用放電経路の抵抗値が、ソフト遮断の実行時よりもゲートの放電処理の実行時の方が低くされることに鑑みた設定である。

このように、本実施形態では、スイッチング素子Ｓ＊＃のゲートの放電処理として、ソフト遮断用放電経路を流用したアクティブゲートコントールを行った。こうした構成によっても、アクティブゲートコントロールを行うための部品数の増大を抑制することができる。

（第３の実施形態）
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ソフト遮断用放電経路に代えて、クランプ用放電経路を流用してアクティブゲートコントロールを行う。

図６に、本実施形態にかかるゲートの放電処理の一例を示す。詳しくは、図６（ａ）〜図６（ｄ）及び図６（ｆ）は、先の図５（ａ）〜図５（ｄ）及び図５（ｇ）に対応しており、図６（ｅ）は、クランプ用スイッチング素子４０の操作状態の推移を示す。

図示される例では、操作信号ｇ＊＃がオン操作指令からオフ操作指令に切り替えられる時刻ｔ１において、放電用スイッチング素子３０及びクランプ用スイッチング素子４０の双方がオン状態とされる。

ここで、本実施形態では、図７に示すように、コレクタ電流が閾値電流以上となることによってクランプ用スイッチング素子４０がオン状態とされる場合、クランプ用スイッチング素子４０とスイッチング素子Ｓ＊＃のエミッタとが短絡されるようにスイッチ４２を操作し、ゲートの放電処理が行われる場合、クランプ用スイッチング素子４０と電源４３とが短絡されるようにスイッチ４２を操作する。これは、クランプ用放電経路によるゲート電荷の放電速度を高くするためである。

つまり、クランプ用スイッチング素子４０とスイッチング素子Ｓ＊＃のエミッタとが短絡される場合、ゲート電圧Ｖｇｅはツェナーダイオード３８のブレークダウン電圧までしか低下させることができない。これに対し、クランプ用スイッチング素子４０と電源４３とが短絡される場合には、ゲート電圧Ｖｇｅをブレークダウン電圧以下に低下させることが可能となる。

ちなみに、電源４３の電圧Ｖαは、スイッチング素子Ｓ＊＃のゲート電圧Ｖｇｅを閾値電圧Ｖｔｈ以下まで低下可能な電位（例えば−７Ｖ）に設定すればよい。

図６の説明に戻り、放電用スイッチング素子３０及びクランプ用スイッチング素子４０の双方がオン状態とされると、放電用スイッチング素子３０を備える放電経路及びクランプ用放電経路のうちクランプ用放電経路を主としてスイッチング素子Ｓ＊＃のゲート電荷の放電が開始される。

その後、センス電圧Ｖｓｅが規定電圧となる時刻ｔ２において、クランプ用スイッチング素子４０がオフ状態とされる。これにより、ゲート電荷の放電経路が放電用スイッチング素子３０を備える放電経路とされ、ゲート電荷の放電速度が低下される。

このように、本実施形態では、スイッチング素子Ｓ＊＃のゲートの放電処理として、クランプ用放電経路を流用したアクティブゲートコントールを行った。こうした構成によっても、アクティブゲートコントロールを行うための部品数の増大を抑制できる。

（第４の実施形態）
以下、第４の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。

図８に、本実施形態にかかるシステムの全体構成を示す。なお、本実施形態において、先の第２の実施形態の図４に示した部材と同一の部材については、便宜上、同一の符号を付している。

本実施形態では、ドライブユニットＤＵの部品数の低減を図るべく、放電用スイッチング素子３０を備えていない。こうした構成において、オフ保持用経路、ソフト遮断用放電経路及びクランプ用放電経路を流用してアクティブゲートコントロールを行う。

なお、本実施形態では、先の図４に示したスイッチ４２及び電源４３は備えられていない。また、本実施形態において、先の第１の実施形態で示したように、放電処理が行われる場合におけるオフ保持用スイッチング素子３６のオン抵抗をオフ保持制御処理が行われる場合におけるこのスイッチング素子のオン抵抗よりも高く設定している。この設定により、オフ保持制御処理によってオフ保持用スイッチング素子３６がオン状態とされる期間を除く放電処理の実行期間において、オフ保持用放電経路の抵抗値がクランプ用放電経路の抵抗値よりも高く設定されている。

図９に、本実施形態にかかるゲートの放電処理の一例を示す。詳しくは、図９（ａ）〜図９（ｄ）及び図９（ｈ）は、先の図５（ａ）〜図５（ｄ）及び図５（ｅ）に対応しており、図９（ｅ）は、クランプ用スイッチング素子４０の操作状態の推移を示し、図９（ｆ）は、オフ保持用スイッチング素子３６の操作状態の推移を示し、図９（ｇ）は、オフ保持用スイッチング素子３６のゲート電圧の推移を示す。

図示される例では、操作信号ｇ＊＃がオン操作指令からオフ操作指令に切り替えられる時刻ｔ１において、クランプ用スイッチング素子４０、オフ保持用スイッチング素子３６及びソフト遮断用スイッチング素子４６の全てがオン状態とされる。これにより、これら放電経路のうち抵抗値の最も低いクランプ用放電経路を主としてスイッチング素子Ｓ＊＃のゲート電荷の放電が開始される。

その後、ゲート電圧Ｖｇｅがツェナーダイオード３８のブレークダウン電圧となる時刻ｔ２において、クランプ用スイッチング素子４０がオフ状態とされる。これにより、ゲート電荷の放電速度が低下される。なお、時刻ｔ２においてクランプ用スイッチング素子４０をオフ状態とするのは、ゲート電圧Ｖｇｅが上記ブレークダウン電圧以下となる状況においてクランプ用放電経路によってゲート電荷を放電できなくなることによる。

その後、センス電圧Ｖｓｅが規定電圧となる時刻ｔ３（ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈとなる以前のタイミング）において、オフ保持用スイッチング素子３６をオフ状態とさせる。これにより、ゲート電荷の放電速度がさらに低下される。

その後、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈとなる時刻ｔ４において、オフ保持制御処理によってオフ保持用スイッチング素子３６がオン状態とされる。そして、操作信号ｇ＊＃がオン操作指令に切り替えられる時刻ｔ５において、ソフト遮断用スイッチング素子４６がオフ状態とされる。これにより、ゲート電荷の放電速度がさらに低下される。

このように、本実施形態では、スイッチング素子Ｓ＊＃のゲートの放電処理として、オフ保持用経路、クランプ用放電経路及びソフト遮断用放電経路を流用したアクティブゲートコントールを行った。こうした構成によっても、アクティブゲートコントロールを行うための部品数の増大を抑制することができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・上記第1の実施形態において、ゲートの放電処理が行われる場合におけるオフ保持用スイッチング素子３６のオン抵抗をオフ保持制御処理が行われる場合におけるこのスイッチング素子のオン抵抗と同一としてもよい。この場合、例えば、オフ保持用スイッチング素子３６をオフ状態に切り替えるために要する時間が短い回路構成のドライブユニットＤＵを採用するならば、ゲートの放電経路の変更タイミングにおいてゲート電圧Ｖｇｅが過度に低下する事態を回避できると考えられる。

・スイッチング素子Ｓ＊＃をオフ状態とさせる電位を有する部材としては、上記第１の実施形態に例示したもの（スイッチング素子Ｓ＊＃のエミッタ）に限らない。例えば、スイッチング素子Ｓ＊＃のエミッタ電位以下の電位を有する電源であってもよい。

・ゲートの放電処理において、アクティブゲートコントロールに流用する放電経路としては、上記各実施形態に例示したものに限らない。例えば、先の図４において、オフ保持用経路、クランプ用放電経路、放電用スイッチング素子３０を備える放電経路、及びソフト遮断用放電経路のうち抵抗値が互いに相違する２つ以上の放電経路（上記第１〜第４の実施形態に例示したものを除く）を流用してもよい。

・アクティブゲートコントロールにおいて放電経路の変更タイミングを把握するためのパラメータとしては、上記第１の実施形態に例示したもの（センス電圧Ｖｓｅ）に限らない。例えば、コレクタ・エミッタ間電圧Ｖｃｅを検出する手段を備え、検出されたコレクタ・エミッタ間電圧Ｖｃｅを用いてもよい。また、例えば、ゲート電圧Ｖｇｅ又はオフ操作指令を用いてもよい。この場合、ゲートの放電処理によってゲート電圧Ｖｇｅの低下が開始されるタイミング又はオフ操作指令が入力されるタイミング（先の図３の時刻ｔ１）から規定時間経過後のタイミングを上記変更タイミングとして把握する手法を採用すればよい。この手法は、ゲート電圧Ｖｇｅの低下が開始されてからコレクタ電流Ｉｃが低下し始めるまでの時間を予め実験等によって把握可能なことに基づくものである。

・駆動対象スイッチング素子Ｓ＊＃としては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。

・本願発明の適用対象としては、コンバータやインバータ等の電力変換装置に限らない。また、本願発明の適用対象としては、車載式のものに限らない。

２０…ドライブＩＣ、２８…放電用抵抗体、３０…放電用スイッチング素子、３６…オフ保持用スイッチング素子、Ｓ＊＃…スイッチング素子、Ｓｔ…センス端子。

Claims (10)

1. 駆動対象スイッチング素子に対するオフ操作指令を入力として該駆動対象スイッチング素子の開閉制御端子の電荷の放電処理を行うスイッチング素子の駆動回路において、
   前記開閉制御端子には、前記放電処理によって電荷を放電するための複数の放電経路が接続され、
   複数の前記放電経路のうち少なくとも１つは、前記放電処理による電荷の放電とは別の用途にも用いられる兼用経路であり、
   前記放電処理によって前記開閉制御端子の電荷の放電が開始されてから完了されるまでの期間の途中において、前記兼用経路を用いることで前記開閉制御端子の放電経路を抵抗値の低いものから抵抗値の高いものへと変更する処理を行うアクティブゲート制御手段を備えることを特徴とするスイッチング素子の駆動回路。
2. 前記兼用経路は、前記駆動対象スイッチング素子をオフ状態とさせる電位を有する部材と前記開閉制御端子とを接続するオフ保持用経路であり、
   前記オフ保持用経路には、該オフ保持用経路を開閉すべくオンオフ操作されるオフ保持用スイッチング素子が備えられ、
   前記放電処理が行われてかつ前記開閉制御端子の電圧が低い場合、前記オフ保持用スイッチング素子をオン状態とさせるオフ保持制御処理を行うオフ保持制御手段を更に備え、
   前記アクティブゲート制御手段は、前記オフ操作指令を入力として前記オフ保持用スイッチング素子をオン状態とさせた後、前記期間の途中であってかつ前記オフ保持制御処理によって前記オフ保持用スイッチング素子がオン状態とされる前に該オフ保持用スイッチング素子をオフ状態とさせることで、前記オフ保持用経路を含む放電経路から該放電経路よりも抵抗値の高い放電経路へと前記開閉制御端子の放電経路を変更する処理を行うことを特徴とする請求項１記載のスイッチング素子の駆動回路。
3. 前記放電処理が行われる場合における前記オフ保持用スイッチング素子のオン抵抗が、前記オフ保持制御処理が行われる場合における前記オフ保持用スイッチング素子のオン抵抗よりも高く設定されることを特徴とする請求項２記載のスイッチング素子の駆動回路。
4. 前記兼用経路には、該兼用経路を開閉すべくオンオフ操作される過電流スイッチング素子が備えられ、
   前記駆動対象スイッチング素子の入出力端子間を流れる電流が閾値電流以上となる場合に前記過電流スイッチング素子をオン状態とさせる過電流制御手段を更に備えることを特徴とする請求項１〜３のいずれか1項に記載のスイッチング素子の駆動回路。
5. 前記兼用経路は、複数の前記放電経路のうち前記放電処理が行われる場合において抵抗値の最も高いソフト遮断用放電経路を備え、
   前記ソフト遮断用放電経路には、該ソフト遮断用放電経路を開閉する前記過電流スイッチング素子としてのソフト遮断用スイッチング素子が備えられ、
   前記過電流制御手段は、前記入出力端子間を流れる電流が前記閾値電流以上となる場合に前記ソフト遮断用スイッチング素子をオン状態とさせるソフト遮断制御手段であり、
   前記アクティブゲート制御手段は、前記期間の途中において前記ソフト遮断用放電経路よりも抵抗値の低い放電経路から該ソフト遮断用放電経路へと前記開閉制御端子の放電経路を変更する処理を行うことを特徴とする請求項４記載のスイッチング素子の駆動回路。
6. 前記放電処理が行われる場合における前記ソフト遮断用スイッチング素子のオン抵抗が、前記ソフト遮断制御手段によって前記ソフト遮断用スイッチング素子がオン状態とされる場合における該ソフト遮断用スイッチング素子のオン抵抗よりも低く設定されることを特徴とする請求項５記載のスイッチング素子の駆動回路。
7. 前記兼用経路は、前記開閉制御端子側をカソードとするツェナーダイオードと、前記過電流スイッチング素子としてのクランプ用スイッチング素子との直列接続体からなるクランプ用放電経路を備え、
   前記過電流制御手段は、前記入出力端子間を流れる電流が前記閾値電流以上となる場合に前記開閉制御端子の電圧を前記ツェナーダイオードのブレークダウン電圧にクランプすべく前記クランプ用スイッチング素子をオン状態とさせるクランプ制御手段であり、
   前記アクティブゲート制御手段は、前記オフ操作指令を入力として前記クランプ用スイッチング素子をオン状態とさせた後、前記期間の途中において前記クランプ用スイッチング素子をオフ状態とさせることで、前記クランプ用放電経路を含む放電経路から該放電経路よりも抵抗値の高い放電経路へと前記開閉制御端子の放電経路を変更する処理を行うことを特徴とする請求項４〜６のいずれか1項に記載のスイッチング素子の駆動回路。
8. 前記クランプ制御手段によって前記クランプ用スイッチング素子がオン状態とされる場合、前記クランプ用放電経路の両端のうち前記開閉制御端子側の反対側を前記駆動対象スイッチング素子の出力端子に接続し、前記放電処理が行われる場合、前記反対側を前記出力端子の電位よりも低い電位を有する部材に接続する手段を更に備えることを特徴とする請求項７記載のスイッチング素子の駆動回路。
9. 前記駆動対象スイッチング素子は、該駆動対象スイッチング素子の入出力端子間を流れる電流と相関を有する微少電流を出力するセンス端子を備え、
   前記アクティブゲート制御手段は、前記センス端子の出力電流に基づき、前記放電経路の変更タイミングを把握することを特徴とする請求項１〜８のいずれか1項に記載のスイッチング素子の駆動回路。
10. 前記兼用経路は、前記駆動対象スイッチング素子をオフ状態とさせる電位を有する部材と前記開閉制御端子とを接続するオフ保持用経路、前記開閉制御端子側をカソードとするツェナーダイオード及びクランプ用スイッチング素子の直列接続体からなるクランプ用放電経路、及び複数の前記放電経路のうち前記放電処理が行われる場合における抵抗値の最も高いソフト遮断用放電経路であり、
    前記オフ保持用経路には、該オフ保持用経路を開閉すべくオンオフ操作されるオフ保持用スイッチング素子が備えられ、
    前記ソフト遮断用放電経路には、該ソフト遮断用放電経路を開閉すべくオンオフ操作されるソフト遮断用スイッチング素子が備えられ、
    前記放電処理が行われてかつ前記開閉制御端子の電圧が前記ツェナーダイオードのブレークダウン電圧よりも低い閾値電圧以下となる場合、前記オフ保持用スイッチング素子をオン状態とさせるオフ保持制御処理を行うオフ保持制御手段と、
    前記駆動対象スイッチング素子の入出力端子間を流れる電流が閾値電流以上になる場合に前記開閉制御端子の電圧を前記ブレークダウン電圧にクランプすべく前記クランプ用スイッチング素子をオン状態とさせるクランプ制御手段と、
    前記クランプ制御手段によるクランプ後、前記入出力端子間を流れる電流が前記閾値電流以上となる状態が継続される場合に前記ソフト遮断用スイッチング素子をオン状態とさせるソフト遮断制御手段とを更に備え、
    前記アクティブゲート制御手段は、前記オフ操作指令が入力されてから前記開閉制御端子の電圧が前記ブレークダウン電圧となるまでの期間において前記クランプ用放電経路によって前記放電処理を行い、前記開閉制御端子の電圧が前記ブレークダウン電圧を下回ってから前記閾値電圧となる以前の規定タイミングまでの期間において前記オフ保持用経路によって前記放電処理を行い、前記規定タイミング以降において前記ソフト遮断用放電経路によって前記放電処理を行うことを特徴とする請求項１〜９のいずれか1項に記載のスイッチング素子の駆動回路。

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