JP2013105771A - バンプ電極の形成方法 - Google Patents

バンプ電極の形成方法 Download PDF

Info

Publication number
JP2013105771A
JP2013105771A JP2011246430A JP2011246430A JP2013105771A JP 2013105771 A JP2013105771 A JP 2013105771A JP 2011246430 A JP2011246430 A JP 2011246430A JP 2011246430 A JP2011246430 A JP 2011246430A JP 2013105771 A JP2013105771 A JP 2013105771A
Authority
JP
Japan
Prior art keywords
layer
opening
forming
electrode
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011246430A
Other languages
English (en)
Inventor
Hiroatsu Nomura
浩功 野村
Kiyotomo Nakamura
清智 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2011246430A priority Critical patent/JP2013105771A/ja
Publication of JP2013105771A publication Critical patent/JP2013105771A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】微細化及び狭ピッチ化に対応して、精度良くバンプ電極を形成することができる半導体チップ接続用バンプ電極の形成方法を提供すること。
【解決手段】フリップチップ半導体パッケージ基板の半導体チップとの接続用バンプ電極2形成手段であって、前記基板の金属配線によって電極パッド8を構成し、ソルダーレジスト層7とめっきレジスト層15を一括で開口し、電極パッド8を露出させた後に給電層14を形成し電解めっきにより金属層22を形成する。次に開口の内部以外の電解めっき層22及び給電層14を除去し、めっきレジスト15を除去し、電極バンプ23を完成させる。電極バンプ23はソルダーレジスト7開口との位置ズレがなく、ソルダーレジスト7開口と同じ径で形成されるので、微細化、狭ピッチ化に適したパッケージ基板を提供できる。
【選択図】図7

Description

本発明は半導体パッケージ基板に関し、特にフリップチップパッケージ用基板に微細突起電極を形成する方法に関する。
半導体製造プロセスの技術向上により半導体チップは高機能化・高集積化が進み、ピン数も増加の一途を辿っている。これに対応するため図1に示すようなフリップチッププロセスを利用した半導体パッケージ、すなわちフリップチップパッケージが開発されている。フリップチッププロセスは半導体チップの素子形成面全面に外部との電気的接続のための電極を配置することができるため多ピン化に適しており、現在多くの半導体製品に採用されている。
フリップチップパッケージに用いられる、半導体チップを搭載するための基板(以降、「パッケージ基板」と呼ぶ)についてもさらなる多ピン化が進められており、特に半導体チップとの接続部であるバンプ電極については多ピン化とともに微細化及び狭ピッチ化も進められ、新たな製造方法が開発されている。
ここで従来から行われているパッケージ基板のバンプ電極製造方法の一つである、スクリーン印刷によるはんだバンプ形成法について図2〜図3を用いて説明する。図2はパッケージ基板が出荷される際の形態の例であり、半導体チップ1は搭載されておらず、外部接続用金属バンプ4も形成されていない。パッケージ基板はこの状態で電気検査が実施され、導通及び絶縁の電気的特性が保証され出荷される。図3はパッケージ基板の半導体チップ接続用バンプ形成部を拡大した断面図である。図3(a)はバンプ電極形成前の状態を示しており、絶縁層6の上に電極パッド8がパターニングされ、さらにソルダーレジスト層7が形成されている。電極パッド8には銅などが用いられ、ソルダーレジスト層7には電極パッド8の一部を露出するよう開口9が設けられている。次に図3(b)に示すように、はんだペーストを開口9に充填するためのマスク10を設置する。ここでマスク10は、開口部19をソルダーレジストの開口9の位置と合わせるように設置する。次に図3(c)〜(d)に示すようにスキージ11によってはんだペースト12を開口9及び19に充填する。次に図3(e)に示すようにマスク10を基板から取り外し、リフローによってはんだペーストを溶融、凝固させることによって図3(f)に示すバンプ電極13を得る。
しかしはんだペースト印刷によるバンプ形成は、マスク開口内へのはんだペースト供給量のバラツキや、マスクを引き離す際にマスク側に残るペースト量と基板側に残るペースト量の比率のバラツキなどから、各バンプのはんだペーストの体積バラツキが大きく、それがバンプ高さのバラツキにつながっており、微細化及び狭ピッチ化したバンプの形成には適さないことがわかってきている。
そこで最近では、電解めっきによるバンプ形成法が提案されている。電解めっきによるバンプ形成法を図4を用いて説明する。図4はパッケージ基板の半導体チップ接続用バンプ形成部を拡大した断面図である。図4(a)はバンプ電極形成前の状態を示しており、絶縁層6の上に金属の電極パッド8がパターニングされ、さらにソルダーレジスト層7が形成されている。金属配線は銅などで形成され、ソルダーレジスト層7には電極パッド8の一部を露出するよう開口9が設けられている。次に図4(b)に示すように、電解めっきの給電層となる金属層14を無電解銅めっき等の方法で形成する。次に図4(c)に示すようにめっきレジスト層15を形成し、図4(d)に示すようにフォトリソ等の方法に
より開口16を形成する。開口16はソルダーレジストの開口9に位置を合わせるように形成する。次に給電層14に給電し電解めっきを行い、図4(e)に示すように金属バンプ17を形成する。電解めっきには銅めっきなどが用いられる。その後図4(f)に示すようにめっきレジスト層15を除去し、金属バンプ17の下部以外の給電層14を除去することでバンプ電極が完成する。
この方法によれば、はんだ印刷法で問題となったような金属バンプの高さバラツキは解決され、微細化及び狭ピッチ化に対応したバンプ形成が可能となる。
このような方法により半導体基板上に金属バンプ電極を形成する方法として、特許文献1に示すような方法も提案されている。特許文献1では、電解めっきで形成する金属バンプの高さバラツキをさらに低減する方法が開示されている。
しかし電解めっきにより金属バンプを形成する方法では、ソルダーレジストの開口9とめっきレジストの開口16を正確に位置合わせする必要があり、これが微細化、狭ピッチ化への対応を阻害する要因となっていた。位置合わせが正確に行われなかった場合の例を図5に示す。図5(a)はめっきレジストの開口16がソルダーレジストの開口9に対しズレて形成された場合の図である。図5(b)は開口16がズレた状態で電解めっきを施した場合の図であり、さらに図5(c)はめっきレジストを剥離し不要な給電層を除去した状態を示している。このように位置ズレが生じると電極パッド8と金属バンプ17の接触面積が減少するので接続信頼性の悪化を招く。またパッケージ基板に半導体チップを搭載した後にはパッケージ基板と半導体チップの間隙にアンダーフィルと呼ばれる熱硬化性樹脂を注入しパッケージ基板と半導体チップの接続を補強することが一般的となっているが、位置ズレが発生すると図5(c)に示すような段差18ができ、アンダーフィルの流動性を阻害し、ボイドの発生を誘発する原因ともなる。
そこで電解めっきによりバンプ電極を形成する場合には、位置ズレ分を見込んでめっきレジストの開口16を大きく設計しておく必要がある。図6で示す20の部分が位置ズレを見込んだマージンであり、その値はフォトリソの場合なら露光機の位置精度、マスク精度、パッケージ基板とマスクの伸縮率などによって決定される。現在パッケージ基板のフォトリソ工程では、20μm程度のマージンが必要とされている。つまり電解めっきによるバンプ電極は、ソルダーレジストの開口9よりも40μm程度大きく作ることが必要になってくる。しかし微細化、狭ピッチ化が進みつつある現在、バンプ電極のピッチが150μm程度の製品も出てきており、40μmのマージンを確保するのが難しくなってきつつある。
特開2009−295924号公報
本発明は以上のような背景に鑑みてなされたものであり、微細化、狭ピッチ化に対応して、精度良くバンプ電極を形成することができる半導体チップ接続用バンプ電極の形成方法の提供を目的とする。
請求項1に記載の発明は、半導体フリップチップパッケージ基板において、基板の主面に設けられた電極パッドの上面に配設されるバンプ電極の形成方法であって、
以下の工程をこの順に有することを特徴とするバンプ電極の形成方法である。
前記基板の主面に金属配線によって電極パッドを形成する工程。
前記基板の主面にソルダーレジスト層を設ける工程。
前記ソルダーレジスト層上面を覆うようにめっきレジスト層を形成する工程。
前記電極パッドに位置を合わせて前記ソルダーレジスト層と前記めっきレジスト層を一括で開口させ前記電極パッドを露出させる工程。
電解めっきの給電層として用いる金属層を基板主面の全面に形成する工程。
前記給電層を利用して、電解めっきにより基板主面の全面に金属層を形成する工程。
電解めっきにより形成した金属層と給電層を、前記開口内部だけを残し除去してバンプ電極を形成する工程。
前記開口内部に金属層と給電層とを残存させたまま前記めっきレジストを除去する工程。
また、請求項2に記載の発明は、前記ソルダーレジスト層とめっきレジスト層の両方を感光性樹脂で構成し、これら両層を一括で開口させて電極パッドを露出させる前記工程が、フォトリソグラフィ法によって開口させる方法であることを特徴とする請求項1に記載の方法である。
また、請求項3に記載の発明は、ソルダーレジスト層とめっきレジスト層を一括で開口させて電極パッドを露出させる前記工程が、レーザーによって孔を開ける方法であることを特徴とする請求項1に記載の方法である。
本発明によれば、電極パッドに位置を合わせてソルダーレジスト層とめっきレジスト層の両方を一括で開口させて電極パッドを露出させ、金属層と給電層の両者を、この開口内部だけを残し除去してバンプ電極を形成するので、ソルダーレジスト開口とバンプ電極の位置ズレが無く、なおかつソルダーレジスト開口と等しい径までバンプ電極の径を細くできる。すなわち、このようにバンプ電極の位置ずれマージンを確保する必要がなくなるので、バンプ電極の微細化、狭ピッチ化に適した半導体フリップチップパッケージ基板を製造することができる。
半導体フリップチップパッケージの例を示す拡大断面図 半導体フリップチップパッケージ基板の例を示す拡大断面図 従来のバンプ電極製造方法の例を示す拡大断面図 電解めっきによるバンプ電極製造方法の例を示す拡大断面図 位置ズレが発生した場合の電解めっきによるバンプ電極製造方法の例を示す拡大断面図 位置ズレを見込んだマージンを説明するための拡大断面図 本発明の解決原理を示す拡大断面図 本発明の実施例を示す要部断面図
図7を用いて本発明の解決原理を説明する。図7はフリップチップ半導体パッケージ基板の半導体チップとの接続用バンプ電極形成部の拡大断面図である。
図7(a)は絶縁層6上に電極パッド8を形成し、絶縁層6と電極パッド8を覆うようにソルダーレジスト層7を形成し、さらにソルダーレジスト層7を覆うようにめっきレジスト層15を形成し、ソルダーレジスト層7とめっきレジスト層15を一括で開口し、開口21を設け電極パッド8を露出させたところを示している。この方法によれば、ソルダーレジスト層7とめっきレジスト層15を一括で開口するのでソルダーレジスト層の開口とめっきレジスト層の開口は位置ズレが発生せず、めっきレジストの開口径に位置ズレマージンを確保する必要がなくなる。
次に図7(b)に示すように給電層14を形成し電解めっきにより金属層22を形成する。次に図7(c)に示すように開口21の内部以外の電解めっき層22及び給電層14を除去し、めっきレジスト15を除去し、電極バンプ23が完成する。電極バンプ23はソルダーレジスト開口との位置ズレがなく、ソルダーレジスト開口と同じ径で形成されるので、微細化、狭ピッチ化に適したパッケージ基板を提供できる。
次に、図8を用いて本発明の具体的な実施の形態を説明する。図8はフリップチップ半導体パッケージ基板の半導体チップとの接続用バンプ電極形成部の拡大断面図である。図8(a)は絶縁層6の上面に電極パッド8を形成しソルダーレジスト層7を形成したところを示している。これらの工程には公知の方法を利用できる。例えば絶縁層6にはエポキシ樹脂などの熱硬化性樹脂が用いられ、電極パッド8には銅などの金属が用いられる。電極パッド8のパターン形成にはサブトラクティブ法またはセミアディティブ法などの方法が用いられる。ソルダーレジスト層7は感光性樹脂や熱硬化性樹脂が用いられることが多いが、非感光性の樹脂も利用可能である。形成法としては、液状レジストであればロールコート法、半硬化のBステージ樹脂であれば真空プレス法などを使用できる。
次に図8(b)に示すようにめっきレジスト15を形成する。この工程も公知の方法が利用できる。めっきレジスト15の材質はめっきに耐えるものであり、フィルム状の樹脂が用いられる。形成法としてはロールラミネートなどの方法が利用できる。
次にソルダーレジスト7とめっきレジスト15を一括で開口する。一括で開口する方法として、以下の2つを例としてあげる。
一括で開口する方法の1つは図8(c−1)に示すフォトリソグラフィ法による方式である。ここではソルダーレジスト7及びめっきレジスト15にネガ型の感光性樹脂を用いるものとする。金属パッド8に合わせてマスク24を設置し露光を行うことで露光光を吸収した部分のソルダーレジストとめっきレジストが硬化し、その後現像を行うことで図8(d)に示す開口21を得る。25は露光光を示す。例えば、ソルダーレジスト7として感光性の熱硬化性エポキシ樹脂を使用し、めっきレジスト15として感光性のアクリル系樹脂を使用すれば、露光現像によって一括して開口21を形成することが可能であり、しかも、後述するように、水酸化ナトリウム等のアルカリ溶液で処理することにより、ソルダーレジスト7を残存させたままめっきレジスト15だけを除去することができる。
一括で開口する方法の2つ目は図8(c−2)に示すレーザーによる穴明け方式である。この方式ではソルダーレジスト7及びめっきレジスト15には感光性は必要ない。例えばソルダーレジストには非感光性の熱硬化性エポキシ樹脂などが利用できる。ただしめっきレジストは後の工程で剥離可能なものを選択する必要がある。レーザー光としては一般的に樹脂基板の加工に用いられる、YAGレーザーの高調波を利用したUV波長のレーザーや、赤外波長の炭酸ガスレーザーなどが利用できる。レーザーによる穴明け加工後、図8(d)に示す開口21を得る。
次に図8(e)に示すように給電層14を形成する。給電層の形成には無電解銅めっきなどを使用する。ここで従来技術では図4(b)に示すように給電層をソルダーレジスト上に形成していた。しかし本発明ではソルダーレジストとめっきレジストを一括で開口するため給電層がソルダーレジスト上にあると給電層が断線してしまい、開口21内部への給電が充分にできなくなる。そこで本発明では給電層の形成は開口21の形成後に行うこととしている。給電層形成後は給電層より給電することで電解めっきを行い、図8(f)に示すように電解めっき層22を形成する。このとき、開口21の内部を埋めるように電解めっき層22が形成されるため、この開口21内部の電解めっき層22に厚みは、開口21の内部以外の電解めっき層22の厚みより厚く形成される。なお、電解めっきには銅めっきなどが使用できる。
次に図8(g)に示すように、開口21以外の部分の電解めっき層22と給電層14を除去する。電解めっき層、無電解めっき層ともに銅の場合、エッチング液として塩化第二鉄水溶液などを使用できる。このとき、開口21内部の電解めっき層22もエッチングされるが、その厚みが厚いため、開口21以外の部分の電解めっき層22と給電層14とが除去された後にも、開口21内部には電解めっき層22が残存している。なお、図示のように、開口21内部の電解めっき層22の上面は、めっきレジスト15の上面に比べて凹んでいる。
最後に、例えばアルカリ溶液で処理することによりめっきレジスト15を除去し、残存する電解めっき層22をソルダーレジスト7の上面から突出させて、金属バンプ23を得る。
1・・・半導体チップ,2・・・半導体チップ接続用バンプ電極,3・・・フリップチップパッケージ基板,4・・・外部接続用バンプ電極,5・・・電極,6・・・絶縁層,7・・・ソルダーレジスト層,8・・・電極パッド,9・・・ソルダーレジスト開口,10・・・マスク,11・・・スキージ,12・・・はんだペースト,13・・・はんだバンプ,14・・・給電層,15・・・めっきレジスト,16・・・レジスト開口,17・・・金属バンプ,18・・・段差,19・・・マスク開口,20・・・マージン,21・・・ソルダーレジスト,めっきレジスト一括開口,22・・・電解めっき層,23・・・電極バンプ,24・・・マスク,25・・・露光光,26・・・レーザー光

Claims (3)

  1. 半導体フリップチップパッケージ基板において、基板の主面に設けられた電極パッドの上面に配設されるバンプ電極の形成方法であって、
    以下の工程をこの順に有することを特徴とするバンプ電極の形成方法。
    前記基板の主面に金属配線によって電極パッドを形成する工程。
    前記基板の主面にソルダーレジスト層を設ける工程。
    前記ソルダーレジスト層上面を覆うようにめっきレジスト層を形成する工程。
    前記電極パッドに位置を合わせて前記ソルダーレジスト層と前記めっきレジスト層を一括で開口させ前記電極パッドを露出させる工程。
    電解めっきの給電層として用いる金属層を基板主面の全面に形成する工程。
    前記給電層を利用して、電解めっきにより基板主面の全面に金属層を形成する工程。
    電解めっきにより形成した金属層と給電層を、前記開口内部だけを残し除去してバンプ電極を形成する工程。
    前記開口内部に金属層と給電層とを残存させたまま前記めっきレジストを除去する工程。
  2. 前記ソルダーレジスト層とめっきレジスト層の両方を感光性樹脂で構成し、これら両層を一括で開口させて電極パッドを露出させる前記工程が、フォトリソグラフィ法によって開口させる方法であることを特徴とする請求項1に記載の方法。
  3. ソルダーレジスト層とめっきレジスト層を一括で開口させて電極パッドを露出させる前記工程が、レーザーによって孔を開ける方法であることを特徴とする請求項1に記載の方法。
JP2011246430A 2011-11-10 2011-11-10 バンプ電極の形成方法 Pending JP2013105771A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011246430A JP2013105771A (ja) 2011-11-10 2011-11-10 バンプ電極の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011246430A JP2013105771A (ja) 2011-11-10 2011-11-10 バンプ電極の形成方法

Publications (1)

Publication Number Publication Date
JP2013105771A true JP2013105771A (ja) 2013-05-30

Family

ID=48625132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011246430A Pending JP2013105771A (ja) 2011-11-10 2011-11-10 バンプ電極の形成方法

Country Status (1)

Country Link
JP (1) JP2013105771A (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02164039A (ja) * 1988-12-19 1990-06-25 Nec Corp 半導体装置の製造方法
US20060202331A1 (en) * 2005-03-09 2006-09-14 Wen-Hung Hu Conductive bump structure of circuit board and method for fabricating the same
JP2009278017A (ja) * 2008-05-16 2009-11-26 Sanko:Kk プリント配線板及びその製造方法
WO2012016932A1 (en) * 2010-08-02 2012-02-09 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02164039A (ja) * 1988-12-19 1990-06-25 Nec Corp 半導体装置の製造方法
US20060202331A1 (en) * 2005-03-09 2006-09-14 Wen-Hung Hu Conductive bump structure of circuit board and method for fabricating the same
JP2009278017A (ja) * 2008-05-16 2009-11-26 Sanko:Kk プリント配線板及びその製造方法
WO2012016932A1 (en) * 2010-08-02 2012-02-09 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates
JP2013534367A (ja) * 2010-08-02 2013-09-02 アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 基板上にはんだ堆積物および非溶融バンプを形成する方法

Similar Documents

Publication Publication Date Title
US8835773B2 (en) Wiring board and method of manufacturing the same
TWI472283B (zh) 具有柱狀突出部分之配線基板
US8907489B2 (en) Wiring substrate, method of manufacturing the same, and semiconductor device
US8242383B2 (en) Packaging substrate with embedded semiconductor component and method for fabricating the same
US9485853B2 (en) Wiring substrate having a plurality of connection terminals and a filling member provided therebetween
JP6394136B2 (ja) パッケージ基板およびその製造方法
JP2006196860A (ja) 半導体パッケージ及びその製造方法
JP2007173371A (ja) フレキシブル配線基板の製造方法及び電子部品実装構造体の製造方法
TWI566649B (zh) Wiring board
JP2007103878A (ja) 配線基板及びその製法方法
TWI693872B (zh) 電路板製造方法
US20130264100A1 (en) Wiring Substrate and Method for Manufacturing Wiring Substrate
JP2016072398A (ja) 配線基板
JP2015207580A (ja) 配線基板およびその製造方法
JP2014072372A (ja) プリント配線板の製造方法及びプリント配線板
US11171081B2 (en) Wiring substrate, semiconductor package and method of manufacturing wiring substrate
US10643934B2 (en) Wiring substrate and electronic component device
JP4835629B2 (ja) 半導体装置の製造方法
JP2009117699A (ja) 半導体パッケージ用部品及び半導体パッケージ用部品の製造方法
JP2011040720A (ja) プリント回路基板及びその製造方法
JP2013105771A (ja) バンプ電極の形成方法
TWI566648B (zh) Wiring board
JP5685807B2 (ja) 電子装置
TWI404466B (zh) 印刷電路板
TW201212136A (en) Manufacturing method of wiring substrate having solder bump, and mask for mounting solder ball

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141022

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150825

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160308