JP2013102094A - 配線設計装置、配線設計方法、及びプログラム - Google Patents
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Abstract
【課題】半導体集積回路に対し、ダミーパターン配置後に、ダミーパターンを使用したECO(Engineering Change Order)配線設計を行う。
【解決手段】配線設計装置は、半導体集積回路にダミーパターンを配置し、ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行う。これにより、ECO配線を行う時に、ダミーパターン再挿入や、既存配線とのショートを発生せずに、設計TAT(Turn Around Time)増を抑制することを可能とする。
【選択図】図1
【解決手段】配線設計装置は、半導体集積回路にダミーパターンを配置し、ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行う。これにより、ECO配線を行う時に、ダミーパターン再挿入や、既存配線とのショートを発生せずに、設計TAT(Turn Around Time)増を抑制することを可能とする。
【選択図】図1
Description
本発明は、配線設計装置に関し、特に半導体集積回路におけるダミーパターン配置を行う配線設計装置に関する。
既存の配線設計装置は、半導体集積回路の設計工程のうち、特にCMP(Chemical Mechanical Polishing)工程において、回路がレイアウトされた半導体基板(配線膜厚)を完全に平坦化処理できるように、ダミーパターンを配置している。このような配線設計装置は、配線膜厚を完全に平坦化する装置として幅広く使用されている。
近年、プロセス微細化に伴い、半導体集積回路も大規模化している。大規模化に伴い、ダミーパターン配置後に論理修正が多く発生する。そのため、ダミーパターン配置後に論理修正が発生した場合、ECO(Engineering Change Order)配線が実行され、一度ダミーパターンを削除して、再度ダミーパターンを配置する手法が取られている。
しかし、再度ダミーパターン処理を行うために、多くの処理時間がかかってしまう問題や、再度ダミーパターンを配置するために、論理修正の前後でダミーパターン形状が異なってしまい、タイミング(Timing)が異なってしまう問題が発生している。
例えば、特許文献1(特開2006−253498号公報)に、ダミーパターンを配置する方法として、タイミングに影響が少ないように配置する方法が開示されている。当該手法では、ECO配線が配置した場合、ダミーパターンを配置前のデータに対してECO配線処理を行い、再度タイミングに影響しないようにダミーパターンを配置している。
上記の手法では、ダミーパターンを再配置することで、微少なタイミング違反が発生するという問題と、再度ダミーパターンを配置するための処理時間がかかるという問題が発生する。
また、EDAツールで実現されている機能として、ダミーパターン挿入後のECO配線を行う機能が知られている。当該機能では、ダミーパターンが存在する部分を配線可能領域と判断し、ECO配線を行い、ダミーパターンと電気的にショート(短絡)する部分のダミーパターンを削除して、ECO配線を行う。
上記の機能では、ECO配線時にダミー配線の形状・配線層を認識しないため、ECO配線とダミーパターンと電気的なショートが発生し、エラーを取り除く処理に時間がかかるという問題が発生する。
本発明の目的は、半導体集積回路に対し、ダミーパターン配置後に、ダミーパターンを使用したECO配線設計を行う配線設計装置を提供することである。
本発明に係る配線設計装置は、半導体集積回路にダミーパターンを配置するダミーパターン配置処理部と、ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行うECO配線処理部とを具備する。
本発明に係る配線設計方法は、計算機により実施される配線設計方法であって、半導体集積回路にダミーパターンを配置することと、ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行うこととを含む。
本発明に係るプログラムは、半導体集積回路にダミーパターンを配置するステップと、ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行うステップとを計算機に実行させるためのプログラムである。なお、本発明に係るプログラムは、記憶装置や記憶媒体に格納することが可能である。
ECO配線を行う時に、ダミーパターン再挿入や、既存配線とのショートを発生せずに、設計TAT(Turn Around Time)増を抑制することを可能とする。
[配線設計装置の構成]
図1を参照して、本発明に係る配線設計装置の構成例について説明する。
図1を参照して、本発明に係る配線設計装置の構成例について説明する。
本発明に係る配線設計装置10は、ダミーパターン配置処理部11と、ECO配線処理部12を備える。
ダミーパターン配置処理部11は、半導体集積回路にダミーパターンを配置する。
ECO配線処理部12は、ダミーパターンをECO配線に変更する。ここでは、ECO配線処理部12は、ダミーパターンをECO配線に変更することで、ダミーパターンを再配置することや、電気的ショートを発生することなく、ECO配線を可能とする。
[ハードウェアの例示]
以下に、本発明に係る配線設計装置10を実現するための具体的なハードウェアの例について説明する。
以下に、本発明に係る配線設計装置10を実現するための具体的なハードウェアの例について説明する。
ここでは、本発明に係る配線設計装置10の例として、PC(パソコン)、アプライアンス(appliance)、シンクライアントサーバ、ワークステーション、メインフレーム、スーパーコンピュータ等の計算機を想定している。なお、本発明に係る配線設計装置10は、端末やサーバに限らず、中継機器や周辺機器でも良い。また、本発明に係る配線設計装置10は、計算機等に搭載される拡張ボードや、物理マシン上に構築された仮想マシン(VM:Virtual Machine)でも良い。
図示しないが、本発明に係る配線設計装置10のダミーパターン配置処理部11及びECO配線処理部12は、プログラムに基づいて駆動し所定の処理を実行するプロセッサと、当該プログラムや各種データを記憶するメモリと、ネットワークとの通信に用いられるインターフェースによって実現される。
上記のプロセッサの例として、CPU(Central Processing Unit)、ネットワークプロセッサ(NP:Network Processor)、マイクロプロセッサ(microprocessor)、マイクロコントローラ、或いは、専用の機能を有する半導体集積回路(IC:Integrated Circuit)等が考えられる。
上記のメモリの例として、RAM(Random Access Memory)、ROM(Read Only Memory)、EEPROM(Electrically Erasable and Programmable Read Only Memory)やフラッシュメモリ等の半導体記憶装置、HDD(Hard Disk Drive)やSSD(Solid State Drive)等の補助記憶装置、又は、DVD(Digital Versatile Disk)等のリムーバブルディスクや、SDメモリカード(Secure Digital memory card)等の記憶媒体(メディア)等が考えられる。また、バッファ(buffer)やレジスタ(register)でも良い。或いは、DAS(Direct Attached Storage)、FC−SAN(Fibre Channel − Storage Area Network)、NAS(Network Attached Storage)、IP−SAN(IP − Storage Area Network)等を用いたストレージ装置でも良い。
なお、上記のプロセッサ及び上記のメモリは、一体化していても良い。例えば、近年では、マイコン等の1チップ化が進んでいる。従って、電子機器等に搭載される1チップマイコンが、上記のプロセッサ及び上記のメモリを備えている事例が考えられる。
上記のインターフェースの例として、ネットワーク通信に対応した基板(マザーボード、I/Oボード)やチップ等の半導体集積回路、NIC(Network Interface Card)等のネットワークアダプタや同様の拡張カード、アンテナ等の通信装置、接続口(コネクタ)等の通信ポート等が考えられる。
また、ネットワークの例として、インターネット、LAN(Local Area Network)、無線LAN(Wireless LAN)、WAN(Wide Area Network)、バックボーン(Backbone)、ケーブルテレビ(CATV)回線、固定電話網、携帯電話網、WiMAX(IEEE 802.16a)、3G(3rd Generation)、専用線(lease line)、IrDA(Infrared Data Association)、Bluetooth(登録商標)、シリアル通信回線、データバス等が考えられる。
なお、ダミーパターン配置処理部11及びECO配線処理部12の各々は、モジュール(module)、コンポーネント(component)、或いは専用デバイス、又はこれらの起動(呼出)プログラムでも良い。
また、ダミーパターン配置処理部11及びECO配線処理部12の各々は、独立した計算機等でも良い。
但し、実際には、これらの例に限定されない。
[配線設計方法]
本発明に係る配線設計装置10は、半導体集積回路に対し、以下の実施形態に示す配線設計方法でダミーパターン配置を行う。
本発明に係る配線設計装置10は、半導体集積回路に対し、以下の実施形態に示す配線設計方法でダミーパターン配置を行う。
ここでは、ダミーパターン配置前に、ダミーパターンではない配線は既に配置されているものとする。また、図示しないが、ダミーパターンではない配線同士の交点には、当該配線同士を接続するためのビアコンタクト(VIA)が既に配置されているものとする。
<第1実施形態>
以下に、本発明の第1実施形態について説明する。
以下に、本発明の第1実施形態について説明する。
[ダミーパターン配置後のレイアウト]
図2を参照して、本実施形態におけるダミーパターン配置後で論理修正前のレイアウトについて説明する。
図2を参照して、本実施形態におけるダミーパターン配置後で論理修正前のレイアウトについて説明する。
図2のダミーパターン1、ダミーパターン2、ダミーパターン3の各々は、異なる配線層を表すダミーパターンである。ここでは、4本のダミーパターン1、1本のダミーパターン2、1本のダミーパターン3を例示して説明する。
ここでは、配線設計装置10のダミーパターン配置処理部11は、ダミーパターンを配置する際に、異なる上下層を交差する交点が1箇所以上発生するようにダミーパターンの配置を行う。
図2のダミーパターン1とダミーパターン2の関係は、ダミーパターン1が下層を表し、ダミーパターン2が上層を表す。すなわち、ダミーパターン2は、ダミーパターン1の上層配線である。
配線設計装置10のダミーパターン配置処理部11は、ダミーパターン1とダミーパターン2に交点が発生するようにダミーパターンを配置する。ここでは、4本のダミーパターン1のうち、1本目のダミーパターン1とダミーパターン2に交点「A1」、2本目のダミーパターン1とダミーパターン2に交点「A2」、3本目のダミーパターン1とダミーパターン2に交点「A3」、4本目のダミーパターン1とダミーパターン2に交点「A4」が発生するようにダミーパターンを配置する。
ダミーパターン2とダミーパターン3の関係は、ダミーパターン2が下層を表し、ダミーパターン3が上層を表す。すなわち、ダミーパターン3は、ダミーパターン2の上層配線である。
配線設計装置10のダミーパターン配置処理部11は、ダミーパターン2とダミーパターン3に交点「A5」が発生するようにダミーパターンを配置する。
[ECO配線変更後のレイアウト]
図3を参照して、ECO(Engineering Change Order)配線による論理変更が発生する場合のレイアウト(ECO配線に変更するレイアウト)について説明する。
図3を参照して、ECO(Engineering Change Order)配線による論理変更が発生する場合のレイアウト(ECO配線に変更するレイアウト)について説明する。
ここでは、配線設計装置10のECO配線処理部12が、ECO配線による論理変更にて、図3の配線「B1」から配線「B2」の配線を、配線「B1」からダミーパターン3への配線に変更した場合のレイアウトについて説明する。
配線「B1」は、ダミーパターン2と同じ配線層の配線である。配線「B2」は、ダミーパターン3と同じ配線層の配線である。
配線設計装置10のECO配線処理部12は、ダミーパターン1と配線「B1」を接続するためのビアコンタクト(VIA)を交点「C1」に配置する。
配線設計装置10のECO配線処理部12は、ダミーパターン1とダミーパターン2を接続するためのビアコンタクト(VIA)を交点「A1」に配置する。
配線設計装置10のECO配線処理部12は、ダミーパターン2とダミーパターン3を接続するためのビアコンタクト(VIA)を交点「A5」に配置する。
配線設計装置10のECO配線処理部12は、ダミーパターン3と他の配線層を接続するためのビアコンタクト(VIA)を交点「C2」に配置する。
配線設計装置10のECO配線処理部12は、配線「B1」とダミーパターン3が接続され、ダミーパターン3が配線「B2」の代わりとなり、配線「B1」と配線「B2」を接続する必要がなくなったため、配線「B1」と配線「B2」を接続するために交点「D1」に配置されていたビアコンタクト(VIA)を削除する。
上記の処理により、配線「B1」からダミーパターン3への配線が完成する。
これにより、再度ダミーパターンを配置することなく、また、電気的なショートを発生することなく、ECO配線が可能となる。
<第2実施形態>
以下に、本発明の第2実施形態について説明する。
以下に、本発明の第2実施形態について説明する。
[ダミーパターン配置後のレイアウト]
図4を参照して、本実施形態におけるダミーパターン配置後で論理修正前のレイアウトについて説明する。
図4を参照して、本実施形態におけるダミーパターン配置後で論理修正前のレイアウトについて説明する。
図4のダミーパターン1、ダミーパターン2、ダミーパターン3の各々は、異なる配線層を表すダミーパターンである。ダミーパターン2とダミーパターン4は、同じ配線層を表すダミーパターンである。ここでは、4本のダミーパターン1、1本のダミーパターン2、1本のダミーパターン3、1本のダミーパターン4を例示して説明する。
ここでは、配線設計装置10のダミーパターン配置処理部11は、ダミーパターンを配置する際に、異なる上下層を交差する交点が1箇所以上発生するようにダミーパターンの配置を行う。
図4のダミーパターン1とダミーパターン2の関係は、ダミーパターン1が下層を表し、ダミーパターン2が上層を表す。すなわち、ダミーパターン2は、ダミーパターン1の上層配線である。
配線設計装置10のダミーパターン配置処理部11は、ダミーパターン1とダミーパターン2に交点が発生するようにダミーパターンを配置する。ここでは、4本のダミーパターン1のうち、1本目のダミーパターン1とダミーパターン2に交点「A1」、2本目のダミーパターン1とダミーパターン2に交点「A2」、3本目のダミーパターン1とダミーパターン2に交点「A3」、4本目のダミーパターン1とダミーパターン2に交点「A4」が発生するようにダミーパターンを配置する。
ダミーパターン2とダミーパターン3の関係は、ダミーパターン2が下層を表し、ダミーパターン3が上層を表す。すなわち、ダミーパターン3は、ダミーパターン2の上層配線である。
配線設計装置10のダミーパターン配置処理部11は、ダミーパターン2とダミーパターン3に交点「A5」が発生するようにダミーパターンを配置する。
配線設計装置10のダミーパターン配置処理部11は、配線「B1」と配線「B2」に交点「D1」が発生するようにダミーパターンを配置する。
配線「B1」は、ダミーパターン2と同じ配線層の配線である。配線「B2」は、ダミーパターン3と同じ配線層の配線である。
配線設計装置10のダミーパターン配置処理部11は、ダミーパターン2と配線「B2」に交点「D2」が発生するようにダミーパターンを配置する。
配線設計装置10のダミーパターン配置処理部11は、ダミーパターン4と配線「B2」に交点「D3」が発生するようにダミーパターンを配置する。
配線設計装置10のダミーパターン配置処理部11は、ダミーパターン4と配線「B3」に交点「D4」が発生するようにダミーパターンを配置する。
配線「B3」は、配線「B2」及びダミーパターン1と同じ配線層の配線である。
配線設計装置10のダミーパターン配置処理部11は、配線「B2」のうち、交点「D2」と交点「D3」の間の配線を、配線「E1」とする。
配線設計装置10のダミーパターン配置処理部11は、配線「B2」のうち、交点「D1」と交点「D2」の間の配線を、配線「E2」とする。
[ECO配線変更後のレイアウト]
図5を参照して、図4のレイアウトをECO配線に変更する場合のレイアウトについて説明する。
図5を参照して、図4のレイアウトをECO配線に変更する場合のレイアウトについて説明する。
ここでは、ECO配線による論理変更にて、配線「B1」から配線「B2」の配線を、配線「B1」からダミーパターン3への配線と、ダミーパターン4から配線「B2」への配線に変更する場合のレイアウトについて説明する。
配線設計装置10のECO配線処理部12は、図4の配線「E1」から、図5の配線「F1」及び配線「F2」を削除する。
配線「F1」は、配線「E1」のうち、交点「D3」の近傍にある配線である。
配線「F2」は、配線「E1」のうち、交点「D2」の近傍にある配線である。
上記の処理により、配線「B1」と配線「B2」とは電気的に分断される。
また、配線設計装置10のECO配線処理部12は、図4の配線「E1」から図5の配線「F1」及び配線「F2」を削除した残りの部分を、図5のダミーパターン5に変更する。ダミーパターン5は、ダミーパターン1と同じ配線層のダミーパターンである。ダミーパターン5は、配線「F1」と配線「F2」との間にあるため、配線「F1」及び配線「F2」が削除された場合、電気的に孤立した状態となる。
配線設計装置10のECO配線処理部12は、論理修正前に配線「B1」と配線「E2」を接続するためのビアコンタクト(VIA)を交点「D1」に配置する。ここでは、配線「E2」は配線「B2」の一部であるため、配線「B1」と配線「E2」を接続するためのビアコンタクト(VIA)は、配線「B1」と配線「B2」を接続するためのビアコンタクト(VIA)として既に交点「D1」に配置されている。
配線設計装置10のECO配線処理部12は、配線「E2」とダミーパターン2を接続するためのビアコンタクト(VIA)を交点「D2」に配置する。
配線設計装置10のECO配線処理部12は、ダミーパターン2とダミーパターン3を接続するためのビアコンタクト(VIA)を交点「A5」に配置する。
配線設計装置10のECO配線処理部12は、ダミーパターン3と他の配線層を接続するためのビアコンタクト(VIA)を交点「C2」に配置する。
上記の処理により、配線「B1」からダミーパターン3への配線が完成する。
同様に、配線設計装置10のECO配線処理部12は、ダミーパターン4と配線「B2」を接続するためのビアコンタクト(VIA)を交点「D3」に配置する。
また、配線設計装置10のECO配線処理部12は、配線「B3」とダミーパターン4とを接続するためのビアコンタクト(VIA)を交点「D4」に配置する。
上記の処理により、ダミーパターン4から配線「B2」への配線が完成する。
これにより、再度ダミーパターンの配置、電気的なショートを発生することなく、ECO配線が可能となる。
<本発明の特徴>
以上のように、本発明は、半導体集積回路において配置されたダミーパターンを使用したECO(Engineering Change Order)配線を行う配線設計装置に関する。
以上のように、本発明は、半導体集積回路において配置されたダミーパターンを使用したECO(Engineering Change Order)配線を行う配線設計装置に関する。
また、本発明では、ダミーパターン配置後に論理修正が発生した場合、再度ダミーパターンの配置を行わず、ダミーパターンを使用してECO修正を行うことで、電気的なエラー修正を発生することなく、論理修正が可能となる。
今後、プロセスの微細化が進むにつれて、ダミーパターンのルール、制限が厳しくなる。本発明では、ECO配線を行う時に、ダミーパターン再挿入や、既存配線とのショートが発生しないため、設計TAT(Turn Around Time)増を抑制することを可能とする。
<備考>
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
以上、本発明の実施形態を詳述してきたが、実際には、上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
1、2、3、4、5… ダミーパターン
10… 配線設計装置
11… ダミーパターン配置処理部
12… ECO(Engineering Change Order)配線処理部
10… 配線設計装置
11… ダミーパターン配置処理部
12… ECO(Engineering Change Order)配線処理部
Claims (5)
- 半導体集積回路にダミーパターンを配置するダミーパターン配置処理部と、
前記ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行うECO配線処理部と
を具備する
配線設計装置。 - 請求項1に記載の配線設計装置であって、
前記ECO配線処理部は、前記ダミーパターンの配置後に論理修正が発生した場合、前記ダミーパターンを使用して、ECO配線による論理修正を行う
配線設計装置。 - 請求項1又は2に記載の配線設計装置であって、
前記ECO配線処理部は、前記ダミーパターンをECO配線に変更した際、既存配線同士を接続しているビアコンタクトのうち、不要となったビアコンタクトを削除する
配線設計装置。 - 計算機により実施される配線設計方法であって、
半導体集積回路にダミーパターンを配置することと、
前記ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行うことと
を含む
配線設計方法。 - 半導体集積回路にダミーパターンを配置するステップと、
前記ダミーパターンをECO配線に変更し、ダミーパターンの再配置及び電気的ショートを発生することなくECO配線を行うステップと
を計算機に実行させるための
プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011245811A JP2013102094A (ja) | 2011-11-09 | 2011-11-09 | 配線設計装置、配線設計方法、及びプログラム |
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JP2011245811A JP2013102094A (ja) | 2011-11-09 | 2011-11-09 | 配線設計装置、配線設計方法、及びプログラム |
Publications (1)
Publication Number | Publication Date |
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ID=48622440
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JP2011245811A Pending JP2013102094A (ja) | 2011-11-09 | 2011-11-09 | 配線設計装置、配線設計方法、及びプログラム |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113764410A (zh) * | 2020-06-04 | 2021-12-07 | 上海复旦微电子集团股份有限公司 | 半导体单元器件 |
CN114492256A (zh) * | 2022-04-15 | 2022-05-13 | 南京沁恒微电子股份有限公司 | 集成电路数字后端eco方法、系统及计算机存储介质 |
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2011
- 2011-11-09 JP JP2011245811A patent/JP2013102094A/ja active Pending
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CN113764410B (zh) * | 2020-06-04 | 2024-03-26 | 上海复旦微电子集团股份有限公司 | 半导体单元器件 |
CN114492256A (zh) * | 2022-04-15 | 2022-05-13 | 南京沁恒微电子股份有限公司 | 集成电路数字后端eco方法、系统及计算机存储介质 |
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