JP2013094060A - Abnormal current prevention circuit for dc-dc converter - Google Patents
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Abstract
Description
本発明は、エネルギーが蓄積されたインダクタからの逆電流やインダクタの過電流などの異常電流の有無を判定して、異常電流が有った場合にはこれを防止するDC-DCコンバータの異常電流防止回路に関するものである。 The present invention determines whether or not there is an abnormal current such as a reverse current from an inductor in which energy is accumulated or an overcurrent of the inductor, and if there is an abnormal current, the abnormal current of the DC-DC converter prevents it. The present invention relates to a prevention circuit.
図１６は、異常電流の一つである逆電流の有無を判定し、逆電流が有る場合にはこれを防止する従来の逆流防止回路を含んでなる同期整流(Synchronous Rectification)型降圧(buck)DC-DCコンバータの構成を示す図である。図１６において、101は入力電源端子(VIN端子)、102は図示しない負荷に供給される出力電圧(OUTPUT)を抵抗R3(117)と抵抗R2(118)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、103はインダクタL1(115)のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、104はグランド端子(GND端子)、105はクロック信号を出力する発振器(OSC)、106は発振器(OSC)105の出力によりトリガーをかけられてランプ信号Vrampを生成する鋸歯状波発生回路(Ramp Generator)、108は帰還電圧と基準電圧VREF1(107)を比較して誤差信号Verrorを出力する誤差増幅器(Error Amp)、109は誤差増幅器108の出力Verrorと鋸歯状波発生回路106の出力Vrampとを比較して制御信号をパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、110はインダクタL1(115)の充電期間を制御するハイサイド側スイッチ素子(Q31)113とローサイド側スイッチ素子(Q32)114およびスイッチ素子(Q33)119を駆動するドライバ、111は検出抵抗112の電圧をGND電位と比較して逆電流の有無を判定する電圧コンパレータ、112はローサイド側のスイッチ素子114,119がオン(ON)している期間にインダクタンス電流が逆流していることを検出する抵抗、116は出力電圧を得るための平滑コンデンサ(Cout)、120はインダクタL1(115)から逆電流が流れている場合にローサイド側のスイッチ素子114,119をオフ（OFF）にするＡＮＤ回路である。なお、ハイサイド側スイッチ素子(Q31)113は、Pch MOSFETで構成され、ローサイド側スイッチ素子(Q32)114およびスイッチ素子(Q33)119は、Nch MOSFETで構成されている。Pch MOSFETは、Ｐチャネル金属酸化膜半導体電界効果トランジスタ(P-channel metal oxide semiconductor field effect transistor )の略であり、Nch MOSFETは、Ｎチャネル金属酸化膜半導体電界効果トランジスタ(N-channel metal oxide semiconductor field effect transistor )の略である。 FIG. 16 shows the presence or absence of a reverse current that is one of abnormal currents, and if there is a reverse current, a synchronous rectification type buck that includes a conventional reverse current prevention circuit that prevents the reverse current. It is a figure which shows the structure of a DC-DC converter. In FIG. 16, 101 is an input power supply terminal (VIN terminal), 102 is a feedback voltage detected by dividing an output voltage (OUTPUT) supplied to a load (not shown) by a resistor R3 (117) and a resistor R2 (118). The feedback voltage input terminal (FB-IN terminal), 103 is a circuit for controlling energy storage / release of the inductor L1 (115) (hereinafter, energy storage is referred to as 'charge' and energy release is referred to as 'discharge'). Output terminal (OUT terminal), 104 is a ground terminal (GND terminal), 105 is an oscillator (OSC) that outputs a clock signal, 106 is a sawtooth that is triggered by the output of the oscillator (OSC) 105 to generate a ramp signal Vramp Ramp Generator 108, error amplifier (Error Amp) that outputs error signal Verror by comparing feedback voltage and reference voltage VREF1 (107), 109 output Verror and sawtooth wave generation of error amplifier 108 PWM (Pulse-Width) that compares the output Vramp of the circuit 106 and converts the control signal into a pulse width and outputs it Modulation) comparator (PWM Comp), 110 drives the high-side switch element (Q31) 113, the low-side switch element (Q32) 114, and the switch element (Q33) 119 that control the charging period of the inductor L1 (115) Driver, 111 is a voltage comparator that determines the presence or absence of reverse current by comparing the voltage of the detection resistor 112 with the GND potential. 112 is the inductance current that flows backward while the low-side switch elements 114, 119 are on. , A smoothing capacitor (Cout) for obtaining an output voltage, and 120 for turning off the low-side switch elements 114 and 119 when a reverse current flows from the inductor L1 (115). It is an AND circuit. The high-side switch element (Q31) 113 is composed of a Pch MOSFET, and the low-side switch element (Q32) 114 and the switch element (Q33) 119 are composed of an Nch MOSFET. Pch MOSFET is an abbreviation for P-channel metal oxide semiconductor field effect transistor, and Nch MOSFET is an N-channel metal oxide semiconductor field effect transistor. effect transistor).
図１６において、DC-DCコンバータの出力電圧OUTPUTは抵抗R3(117)と抵抗R2(118)で分割されて帰還電圧端子102に印加されている。この帰還電圧と基準電圧VREF1(107)は誤差増幅器108で比較され、誤差信号VerrorとしてPWM比較器109に伝えられる。PWM比較器109は誤差信号Verrorと鋸歯状波発生回路106の出力であるVrampを比較して、Verror＞Vrampのときは、ハイサイド側スイッチ素子113をONに、Verror＜Vrampのときは、ローサイド側のスイッチ素子114,119をONにするような出力信号をドライバ110に送る。ドライバ110はPWM比較器109の出力信号に基づいてスイッチ素子を駆動するが、ハイサイド側スイッチ素子113とローサイド側スイッチ素子114,119を基本的には相補的にON/OFF（両者のON/OFFを逆に）させるとともに、同時にONすることがない（デッドタイムを設ける）ようにNon-Overlap機能を有している。 In FIG. 16, the output voltage OUTPUT of the DC-DC converter is divided by a resistor R3 (117) and a resistor R2 (118) and applied to the feedback voltage terminal 102. The feedback voltage and the reference voltage VREF1 (107) are compared by the error amplifier 108 and transmitted to the PWM comparator 109 as an error signal Verror. The PWM comparator 109 compares the error signal Verror with the output of the sawtooth wave generation circuit 106, Vramp. When Verror> Vramp, the high-side switch element 113 is turned ON, and when Verror <Vramp, the low side An output signal that turns on the switch elements 114 and 119 on the side is sent to the driver 110. The driver 110 drives the switch element based on the output signal of the PWM comparator 109. Basically, the high-side switch element 113 and the low-side switch elements 114 and 119 are turned ON / OFF complementarily (both ON / OFF of both). On the other hand, it has a non-overlap function so that it does not turn on at the same time (set dead time).
ハイサイド側スイッチ素子113がONのときには、インダクタL1(115)は電源101より充電され、またローサイド側のスイッチ素子114,119がONのときには、インダクタL1(115)は負荷とローサイド側スイッチ素子114,119を通して放電する。この充放電サイクルにおいて出力電圧OUTPUTが低い場合には、誤差増幅器108の出力電圧Verrorは高くなり、その結果ハイサイド側スイッチ素子113のONデューティ(Duty)比が大きくなり、ローサイド側のスイッチ素子114,119のON期間は短くなり、出力電圧OUTPUTを上げる方向に作用する。一方、出力電圧OUTPUTが高い場合には逆のことが起こり、ハイサイド側スイッチ素子113のONデューティ(Duty)比は小さくなり、ローサイド側のスイッチ素子114,119のON期間は長くなり、出力電圧OUTPUTを下げる方向に作用する。このサイクルを繰り返すことにより帰還電圧端子102の電圧と基準電圧107が常に等しくなるように制御回路が作用し、出力電圧OUTPUTは以下の式（１）で表される値に制御される。 When the high-side switch element 113 is ON, the inductor L1 (115) is charged from the power supply 101. When the low-side switch elements 114 and 119 are ON, the inductor L1 (115) is discharged through the load and the low-side switch elements 114 and 119. To do. When the output voltage OUTPUT is low in this charge / discharge cycle, the output voltage Verror of the error amplifier 108 becomes high. As a result, the ON duty (Duty) ratio of the high-side switch element 113 becomes large, and the low-side switch elements 114 and 119 The ON period of becomes shorter and acts to increase the output voltage OUTPUT. On the other hand, when the output voltage OUTPUT is high, the reverse occurs, the ON duty (Duty) ratio of the high-side switch element 113 decreases, the ON period of the low-side switch elements 114 and 119 increases, and the output voltage OUTPUT is reduced. Acts in the downward direction. By repeating this cycle, the control circuit operates so that the voltage of the feedback voltage terminal 102 and the reference voltage 107 are always equal, and the output voltage OUTPUT is controlled to a value represented by the following equation (1).
Vout = VREF1*(1+R3/R2) （１）
（ただし、VREF1は基準電圧107の電圧）
図１６においてローサイド側のスイッチ素子114,119のON期間が長くなった場合に、インダクタ115のエネルギーがなくなると、平滑コンデンサ116からローサイド側スイッチ素子114,119を介してインダクタ115が充電されるようになる。こうなると、インダクタ115のインダクタンス電流は逆に流れることになり逆流が起きる。検出抵抗112の電圧は、通常時は負電圧であるが、逆電流が生じた場合には正電圧が現れる。この逆電流が流れることになると、逆電流は平滑コンデンサ116に蓄積された電荷が供給源であるため、平滑コンデンサ116の両端電圧である出力電圧は急速に低下する。平滑コンデンサ116に蓄積された電荷をインダクタ115に逆流させるということは、平滑コンデンサ116に蓄積したエネルギーを捨てることになり、そのままDC-DCコンバータの電力損失となるから、逆電流になるローサイド側スイッチ素子114,119をOFFにして逆電流が流れないようにしなければならない。この役割を果たすのが電圧コンパレータ111とＡＮＤ回路120であり、電圧コンパレータ111は検出抵抗112の電圧をGNDレベルと比較し、検出抵抗112の電圧が負電圧の間はハイ出力をＡＮＤ回路120に送ってドライバ110の出力信号がローサイド側スイッチ素子114,119に伝わるようにし、検出抵抗112の電圧が正電圧になると電圧コンパレータ111の出力電圧はローになり、ローサイド側スイッチ素子114,119を強制的にOFFにする。
Vout = VREF1 * (1 + R3 / R2) (1)
(However, VREF1 is the voltage of reference voltage 107)
In FIG. 16, when the ON period of the low-side switch elements 114 and 119 becomes long, the inductor 115 is charged from the smoothing capacitor 116 via the low-side switch elements 114 and 119 when the energy of the inductor 115 is lost. In this case, the inductance current of the inductor 115 flows in the reverse direction, and a reverse flow occurs. The voltage of the detection resistor 112 is normally a negative voltage, but a positive voltage appears when a reverse current occurs. When this reverse current flows, the charge accumulated in the smoothing capacitor 116 is supplied from the reverse current, so that the output voltage that is the voltage across the smoothing capacitor 116 rapidly decreases. When the charge accumulated in the smoothing capacitor 116 is caused to flow back to the inductor 115, the energy accumulated in the smoothing capacitor 116 is discarded, and the power loss of the DC-DC converter is lost. The elements 114 and 119 must be turned off so that no reverse current flows. The voltage comparator 111 and the AND circuit 120 play this role. The voltage comparator 111 compares the voltage of the detection resistor 112 with the GND level, and outputs a high output to the AND circuit 120 while the voltage of the detection resistor 112 is negative. The output signal of the driver 110 is transmitted to the low-side switch elements 114 and 119, and when the voltage of the detection resistor 112 becomes a positive voltage, the output voltage of the voltage comparator 111 becomes low and the low-side switch elements 114 and 119 are forcibly turned off. To do.
電圧コンパレータ111による逆電流検出動作は、電圧コンパレータ自身の遅延時間が無い場合は理想的な動作をすることが期待できるが、実際には、電圧コンパレータが遅延時間を有することは避けられず、理想的な動作をすることが望めない。発明者がシミュレーションを行ったところ、通常構成の電圧コンパレータの遅延時間は200〜300nsであった。200〜300nsの遅れ時間はローサイド側スイッチ素子114,119をOFFするタイミングが遅延時間だけ遅れることになり、その分、インダクタ115に逆電流が流れる。DC-DCコンバータにおける最近の傾向はクロック周波数が1 MHz以上に上がっている、すなわちスイッチング周期が1000ns以下となっていることから、この影響はより重大なものになっている。すなわち、DC-DCコンバータの出力電圧の変動が大きくなり、したがって効率の低下も招くことになる。 The reverse current detection operation by the voltage comparator 111 can be expected to perform an ideal operation when the delay time of the voltage comparator itself is not present, but in reality, it is inevitable that the voltage comparator has a delay time. I can't expect to behave like a normal one. When the inventor performed simulation, the delay time of the voltage comparator having the normal configuration was 200 to 300 ns. In the delay time of 200 to 300 ns, the timing for turning off the low-side switch elements 114 and 119 is delayed by the delay time, and a reverse current flows through the inductor 115 correspondingly. The recent trend in DC-DC converters has become more serious as the clock frequency has risen above 1 MHz, ie the switching period is less than 1000ns. That is, the fluctuation of the output voltage of the DC-DC converter becomes large, so that the efficiency is also lowered.
上記説明においては、エネルギーが蓄積されたインダクタからの逆電流について説明したが、一例として、図１６に用いている電圧コンパレータをそのまま昇圧(boost)型DC-DCコンバータに適用した場合におけるインダクタの過電流についてもほぼ同様の問題がある。 In the above description, the reverse current from the inductor in which energy is stored has been described. As an example, the inductor overcurrent when the voltage comparator used in FIG. 16 is directly applied to a boost DC-DC converter. There is almost the same problem with current.
図１７は、異常電流の一つである過電流の有無を判定し過電流が有る場合にはこれを防止する従来の過電流防止回路を含んでなる昇圧(boost)型のDC-DCコンバータの構成を示す図である。図１７において、201は入力電源端子(VIN端子)、202は図示しない負荷に供給される出力電圧(OUTPUT)を抵抗R3(217)と抵抗R2(218)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、203はインダクタL1(215)のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、204はグランド端子(GND端子)、205はクロック信号を出力する発振器(OSC)、206は発振器(OSC)205の出力によりトリガーをかけられてランプ信号Vrampを生成する鋸歯状波発生回路(Ramp Generator)、208は帰還電圧と基準電圧VREF1(207)を比較して誤差信号Verrorを出力する誤差増幅器(Error Amp)、209は誤差増幅器208の出力Verrorと鋸歯状波発生回路206の出力Vrampとを比較して制御信号をパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、210は電圧コンパレータ211の過電流検出信号でセットされＡＮＤ回路220に信号を送ってスイッチ素子(Q32)214およびスイッチ素子(Q33)219をオフ(OFF)するラッチ(Latch)素子、211は検出抵抗R1(212)の電圧を基準電圧VREF2(221)と比較して過電流の有無を判定する電圧コンパレータ(Comparator)、212はスイッチ素子214,219がオン(ON)している期間のインダクタンス電流を検出する抵抗、213は昇圧された出力電圧(OUTPUT)が電源201側に逆流しないように阻止するダイオード(D1)、216は出力電圧(OUTPUT)を得るための平滑コンデンサ(Cout)、220はインダクタL1(215)の充電期間を制御するスイッチ素子214,219を駆動するＡＮＤ回路である。 FIG. 17 shows a boost type DC-DC converter including a conventional overcurrent prevention circuit that determines the presence or absence of an overcurrent that is one of abnormal currents and prevents the overcurrent. It is a figure which shows a structure. In FIG. 17, 201 is an input power supply terminal (VIN terminal), 202 is a feedback voltage detected by dividing an output voltage (OUTPUT) supplied to a load (not shown) by resistors R3 (217) and R2 (218). The feedback voltage input terminal (FB-IN terminal), 203 is a circuit for controlling the energy storage / release of the inductor L1 (215) (hereinafter, the energy storage is called 'charging' and the energy discharging is called 'discharge'). Output terminal (OUT terminal), 204 is a ground terminal (GND terminal), 205 is an oscillator (OSC) that outputs a clock signal, 206 is a sawtooth that is triggered by the output of the oscillator (OSC) 205 to generate a ramp signal Vramp Waveform generator (Ramp Generator), 208 is an error amplifier (Error Amp) that compares the feedback voltage with the reference voltage VREF1 (207) and outputs an error signal Verror, 209 is the error amplifier 208 output Verror and sawtooth wave generation PWM (Pulse-Width) that compares the output Vramp of the circuit 206 and converts the control signal into a pulse width and outputs it Modulation) Comparator (PWM Comp), 210 is a latch that is set by the overcurrent detection signal of voltage comparator 211 and sends signal to AND circuit 220 to turn off switch element (Q32) 214 and switch element (Q33) 219 (Latch) element, 211 is a voltage comparator (Comparator) that compares the voltage of the detection resistor R1 (212) with the reference voltage VREF2 (221) to determine the presence or absence of overcurrent, 212 is a switch element 214, 219 is turned on (ON) 213 is a diode (D1) that blocks the boosted output voltage (OUTPUT) from flowing back to the power supply 201, and 216 is a smoothing capacitor for obtaining the output voltage (OUTPUT). (Cout) and 220 are AND circuits for driving the switch elements 214 and 219 for controlling the charging period of the inductor L1 (215).
図１７においてスイッチ素子214およびスイッチ素子219がONしている状態では電源201からインダクタ215に充電電流が流れエネルギーが蓄積される。またスイッチ素子214,219がOFFしている状態では、インダクタ215に蓄えられたエネルギーはダイオード213を介して出力側の平滑コンデンサ216及び負荷に供給される。DC-DCコンバータの出力電圧(OUTPUT)は、抵抗R3(217)と抵抗R2(218)で分割されて帰還電圧端子202に印加され、この帰還電圧と基準電圧VREF1(207)は誤差増幅器208で比較され、誤差信号VerrorとしてPWM比較器209に伝えられる。PWM比較器209は誤差信号Verrorと鋸歯状波発生回路206の出力であるVrampを比較して、Verror＞Vrampのときは、スイッチ素子214,219をONに、Verror＜Vrampのときは、スイッチ素子214,219をOFFにするような出力信号をＡＮＤ回路220に送る。 In FIG. 17, when the switch element 214 and the switch element 219 are ON, a charging current flows from the power source 201 to the inductor 215 and energy is accumulated. When the switch elements 214 and 219 are OFF, the energy stored in the inductor 215 is supplied to the output-side smoothing capacitor 216 and the load via the diode 213. The output voltage (OUTPUT) of the DC-DC converter is divided by resistors R3 (217) and R2 (218) and applied to the feedback voltage terminal 202. The feedback voltage and the reference voltage VREF1 (207) are output by the error amplifier 208. The signals are compared and transmitted to the PWM comparator 209 as an error signal Verror. The PWM comparator 209 compares the error signal Verror with Vramp which is the output of the sawtooth wave generation circuit 206. When Verror> Vramp, the switch elements 214 and 219 are turned on. When Verror <Vramp, the switch elements 214 and 219 are turned on. An output signal for turning OFF is sent to the AND circuit 220.
いま出力電圧(OUTPUT)が低い場合には、誤差増幅器208の出力電圧Verrorは高くなり、スイッチ素子214,219のONデューティ(Duty)比は大きくなり、スイッチ素子214,219のOFF期間が短くなり、出力電圧を上げる方向に作用する（昇圧型DC-DCコンバータの連続モード・定常時では、スイッチ素子214,219のON期間とOFF期間をそれぞれTon,Toffとすると、出力電圧(OUTPUT)=VIN*(Ton+Toff)/Toffとなる。）。一方、出力電圧(OUTPUT)が高い場合には逆のことが起こり、ONデューティ(Duty)比は小さくなり、スイッチ素子214,219のOFF期間が長くなり、出力電圧を下げる方向に作用する。このサイクルを繰り返すことにより帰還電圧端子202の電圧と基準電圧207が常に等しくなるように制御回路が作用し、出力電圧は上述した式（１）で表される値に制御される。 If the output voltage (OUTPUT) is low, the output voltage Verror of the error amplifier 208 is high, the ON duty (Duty) ratio of the switch elements 214 and 219 is large, the OFF period of the switch elements 214 and 219 is short, and the output voltage is reduced. (In step-up DC-DC converter continuous mode and steady state, if ON and OFF periods of switch elements 214 and 219 are Ton and Toff, respectively, output voltage (OUTPUT) = VIN * (Ton + Toff) / Toff.) On the other hand, when the output voltage (OUTPUT) is high, the reverse occurs, the ON duty (Duty) ratio decreases, the OFF period of the switch elements 214 and 219 increases, and the output voltage decreases. By repeating this cycle, the control circuit operates so that the voltage of the feedback voltage terminal 202 and the reference voltage 207 are always equal, and the output voltage is controlled to the value represented by the above-described equation (1).
図１７においてスイッチ素子214,219のON期間が長くなった場合に、インダクタ215に流れる電流が時間とともに大きくなり、スイッチ素子214,219のドレイン電流が最大定格を超してしまうとスイッチ素子214が破壊する可能性が高くなる。通常、最大定格になる前にドレイン電流に対して制限を掛けるために、スイッチ素子214と相似形でゲート幅が1/Nのスイッチ素子219を並列に接続し、ソースとGND(グランド)間に検出抵抗R1(212)を入れてスイッチ素子214のドレイン電流を電圧コンパレータ211でモニタするよう構成している。スイッチ素子219を使用する理由としては、スイッチ素子214のソース・GND間に検出抵抗R1(212)を接続した場合は、ドレイン電流が大きいため検出抵抗212の抵抗値は１Ω以下の小さな抵抗としなければならなくなり、このような抵抗はＩＣで製作できないからである。 In FIG. 17, when the ON period of the switch elements 214 and 219 becomes longer, the current flowing through the inductor 215 increases with time, and the switch element 214 may be destroyed if the drain current of the switch elements 214 and 219 exceeds the maximum rating. Becomes higher. Normally, in order to limit the drain current before reaching the maximum rating, a switch element 219 similar in shape to the switch element 214 and having a gate width of 1 / N is connected in parallel between the source and GND (ground). The detection resistor R1 (212) is inserted and the drain current of the switch element 214 is monitored by the voltage comparator 211. The reason for using the switch element 219 is that when the detection resistor R1 (212) is connected between the source and GND of the switch element 214, the drain current is large, so the resistance value of the detection resistor 212 should be a small resistance of 1Ω or less. This is because such a resistor cannot be manufactured by an IC.
検出抵抗212の電圧はスイッチ素子214,219のONの期間のインダクタンス電流に比例した電圧となり、電圧コンパレータ211で基準電圧VRER2(221)と比較して基準電圧VRER2(221)を超えると過電流と判定されて電圧コンパレータ211の出力（CP OUT）がロー(Low)に反転して、ラッチ(Latch)素子210の出力D0がロー(Low)になるようにセットする。なお、ラッチ(Latch)素子210の出力D0は、事前にReset信号によりハイ(High)とされている。すると出力D0はＡＮＤ回路20のもう一方の入力端子に接続されているのでスイッチ素子214，219をOFFにしてドレイン電流(過電流)が流れないようにする。この動作はクロック信号の１サイクル毎に行われるのが普通で、毎回Reset信号でラッチ(Latch)素子210をリセットしている。 The voltage of the detection resistor 212 is proportional to the inductance current during the ON period of the switch elements 214 and 219.If the reference voltage VRER2 (221) is exceeded by the voltage comparator 211 compared to the reference voltage VRER2 (221), it is determined as an overcurrent. Thus, the output (CP OUT) of the voltage comparator 211 is inverted to low (Low), and the output D0 of the latch (Latch) element 210 is set to low (Low). Note that the output D0 of the latch element 210 is set to High in advance by the Reset signal. Then, since the output D0 is connected to the other input terminal of the AND circuit 20, the switch elements 214 and 219 are turned OFF so that the drain current (overcurrent) does not flow. This operation is usually performed every cycle of the clock signal, and the latch element 210 is reset by the Reset signal every time.
このようにして過電流を防止しているが、図１６の逆電流検出における電圧コンパレータ111でも説明したように、図１７の電圧コンパレータ211の過電流検出動作は、電圧コンパレータ自身の遅延時間が無い場合は理想的な動作をすることが期待できるが、実際には、電圧コンパレータが遅延時間を有することは避けられず、理想的な動作をすることが望めないため、スイッチ素子214が破壊する可能性が高くなる。そのため遅れ時間の分だけ過電流の設定値を下げるなどのマージンを広げる対策が必要となる。マージンを広げる対策の一つは、スイッチ素子214のサイズを大きくすることであり、また別の対策としては遅れ時間を短縮するために電圧コンパレータのバイアス電流を増やすことである。 Although the overcurrent is prevented in this way, as described in the voltage comparator 111 in the reverse current detection of FIG. 16, the overcurrent detection operation of the voltage comparator 211 of FIG. 17 has no delay time of the voltage comparator itself. In some cases, it can be expected to operate ideally, but in reality, it is inevitable that the voltage comparator has a delay time, and the switch element 214 can be destroyed because it cannot be expected to operate ideally Increases nature. Therefore, it is necessary to take measures to widen the margin, such as lowering the overcurrent setting value by the delay time. One measure to increase the margin is to increase the size of the switch element 214, and another measure is to increase the bias current of the voltage comparator in order to shorten the delay time.
このように現状では電圧コンパレータを用いてインダクタからの逆電流やインダクタの過電流などの異常電流の有無を判定しているが、下記に示す特許文献１では、異常電流の一つである逆電流が流れるのを防止する電流方向検出回路を提案し、この電流方向検出回路を電圧ではなく電流モード（動作を決める信号が電圧ではなく電流）で動作させ、回路規模を小さく且つ遅延を小さくして動作させ得るとしている。 As described above, the presence or absence of an abnormal current such as a reverse current from an inductor or an inductor overcurrent is determined using a voltage comparator. However, in Patent Document 1 shown below, a reverse current is one of the abnormal currents. We propose a current direction detection circuit that prevents current from flowing, and operate this current direction detection circuit not in voltage but in current mode (the signal that determines operation is current, not voltage), reducing the circuit scale and delay. It can be made to work.
上述した従来の電圧コンパレータにおける遅れ時間は、一般にＩＣの製造プロセスに起因する素子特性のバラツキで変動するので、かなりのマージンを取る必要があり、したがって図１６及び図１７に示すスイッチ素子のサイズが必要以上に大きくなってコスト上昇を招くという課題があった。また従来の電圧コンパレータにおける遅れ時間を短縮するためにバイアス電流を増やすようにした場合には、消費電力が増えて効率が低下するという課題があった。 Since the delay time in the above-described conventional voltage comparator generally varies due to variations in element characteristics caused by the IC manufacturing process, it is necessary to take a considerable margin. Therefore, the size of the switch element shown in FIGS. There was a problem that it became larger than necessary and caused an increase in cost. Further, when the bias current is increased in order to shorten the delay time in the conventional voltage comparator, there is a problem that the power consumption is increased and the efficiency is lowered.
さらに上記特許文献１に示された逆流防止機能を有する電流方向検出回路では、特性に与える素子バラツキの影響が大きいため特性が安定しないという課題がある。
そこで本発明は、回路規模が小さくて遅延が少なく、且つ特性に与える素子バラツキの影響が小さいDC-DCコンバータの異常電流防止回路を提供することを目的とする。
Furthermore, the current direction detection circuit having a backflow prevention function disclosed in Patent Document 1 has a problem that the characteristics are not stable because of the large influence of element variations on the characteristics.
Accordingly, an object of the present invention is to provide an abnormal current prevention circuit for a DC-DC converter having a small circuit scale, a small delay, and a small influence of element variations on characteristics.
上記課題を解決するために本発明は、昇圧型DC-DCコンバータにおいて、第一のスイッチ素子である第一のNch MOSFETと、該第一のNch MOSFETと相似形の第二のNch MOSFETとを並列に接続し、該第二のNch MOSFETのソースとグランド間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定し、異常電流と判定された場合には前記第一及び第二のNch MOSFETをオフする異常電流検出回路であって、前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第三のNch MOSFETと、ゲートが該第三のNch MOSFETのゲートに接続された第四のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第三のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第四のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることが望ましい。 In order to solve the above-described problems, the present invention provides a step-up DC-DC converter comprising: a first Nch MOSFET that is a first switch element; and a second Nch MOSFET that is similar to the first Nch MOSFET. Connect in parallel, connect a detection resistor between the source of the second Nch MOSFET and ground, input the voltage across the detection resistor to the current comparator, the current comparator converts the input voltage into a current An abnormal current detection circuit that determines an abnormal current by comparing with a reference current and turns off the first and second Nch MOSFETs when it is determined as an abnormal current. The current comparator is diode-connected. And a diode connected to a first current mirror composed of a third Nch MOSFET whose source is connected to the input terminal and a fourth Nch MOSFET whose gate is connected to the gate of the third Nch MOSFET. First Pch MOSFE T and a second current mirror composed of a second Pch MOSFET whose gate is connected to the gate of the first Pch MOSFET; a drain of the third Nch MOSFET of the first current mirror; A current source for causing the same reference current to flow to the drain of the first Pch MOSFET of the second current mirror, and the drain of the fourth Nch MOSFET of the first current mirror and the first of the second current mirror. The drain of the second Pch MOSFET is connected, and at least one inverter is connected to the connection point. The output of the inverter is connected to the output terminal of the current comparator. It is desirable to determine the output of the current comparator based on the magnitude relationship with the output current of the first current mirror determined by the voltage at the input terminal.
本発明は電流コンパレータにより過電流又は逆電流などの異常電流を防止しているので、例えば過電流防止に使用した場合にはスイッチ素子に流れる異常電流を高速に制限してスイッチ素子の破壊を防ぐとともに、スイッチ素子に無駄なマージンを取る必要性がなくなるので半導体による素子製作上の面積効率が高まりコストを削減することができる。また逆流防止に使用した場合にはインダクタンス電流の逆電流が実質的に流れなくなり、出力電圧の変動が少なく安定した動作が実現できるとともに効率も改善でき低消費電力化に貢献することができる。 In the present invention, an abnormal current such as an overcurrent or a reverse current is prevented by a current comparator. Therefore, for example, when used for overcurrent prevention, the abnormal current flowing through the switch element is limited at a high speed to prevent destruction of the switch element. In addition, since there is no need to take a useless margin for the switch element, the area efficiency in manufacturing the element by the semiconductor increases and the cost can be reduced. In addition, when used for backflow prevention, the reverse current of the inductance current substantially does not flow, so that a stable operation with little fluctuation of the output voltage can be realized and the efficiency can be improved, contributing to low power consumption.
以下、本発明の実施の形態について、実施例および参考例を参照しながら詳細に説明する。
［参考例１］
図１は、本発明の参考例１に係る異常電流防止回路およびそれを含んでなる同期整流(Synchronous Rectification)型降圧(buck)DC-DCコンバータの構成を示す図である。図１において、1は入力電源端子(VIN端子)、2は図示しない負荷に供給される出力電圧(OUTPUT)を抵抗R3(17)と抵抗R2(18)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、3はインダクタL1(15)のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、4はグランド端子(GND端子)、5はクロック信号を出力する発振器(OSC)、6は発振器(OSC)5の出力によりトリガーをかけられてランプ信号Vrampを生成する鋸歯状波発生回路(Ramp Generator)、8は帰還電圧と基準電圧VREF1(7)を比較して誤差信号Verrorを出力する誤差増幅器(Error Amp)、9は誤差増幅器8の出力Verrorと鋸歯状波発生回路6の出力Vrampとを比較して制御信号をパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、10はインダクタL1(15)の充電期間を制御するハイサイド側スイッチ素子(Q31)13とローサイド側スイッチ素子(Q32)14およびスイッチ素子(Q33)19を駆動するドライバ、12はローサイド側のスイッチ素子14,19がオン(ON)している期間にインダクタンス電流が逆流していることを検出する抵抗、16は出力電圧を得るための平滑コンデンサ(Cout)、20はインダクタL1(15)から逆電流が流れている場合にローサイド側のスイッチ素子14,19をオフ（OFF）にするＡＮＤ回路、30は検出抵抗12の電圧を監視して逆電流の有無を判定する電流コンパレータである。
Hereinafter, embodiments of the present invention will be described in detail with reference to Examples and Reference Examples.
[Reference Example 1]
FIG. 1 is a diagram showing a configuration of an abnormal current prevention circuit according to Reference Example 1 of the present invention and a synchronous rectification step-down (buck) DC-DC converter including the circuit. In FIG. 1, 1 is an input power supply terminal (VIN terminal), 2 is a feedback voltage detected by dividing an output voltage (OUTPUT) supplied to a load (not shown) by resistors R3 (17) and R2 (18). The feedback voltage input terminal (FB-IN terminal), 3 is a circuit for controlling energy storage / release of the inductor L1 (15) (hereinafter, energy storage is referred to as 'charging' and energy discharging is referred to as 'discharge'). Output terminal (OUT terminal), 4 is a ground terminal (GND terminal), 5 is an oscillator (OSC) that outputs a clock signal, 6 is a sawtooth that is triggered by the output of the oscillator (OSC) 5 to generate a ramp signal Vramp Ramp generator, 8 is an error amplifier (Error Amp) that compares the feedback voltage with the reference voltage VREF1 (7) and outputs an error signal Verror, 9 is the error amplifier 8 output Verror and sawtooth wave generation PWM (Pulse-Width Modulation) comparator (PWM Comp), 10 that compares the output Vramp of circuit 6 and converts the control signal to pulse width and outputs it A driver for driving the high-side switch element (Q31) 13, the low-side switch element (Q32) 14, and the switch element (Q33) 19 for controlling the charging period of the inductor L1 (15), 12 is a switch element 14 on the low-side side, A resistor that detects that the inductance current is flowing backward while 19 is on (ON), 16 is a smoothing capacitor (Cout) for obtaining the output voltage, and 20 is a reverse current that flows from the inductor L1 (15). An AND circuit 30 that turns off the low-side switch elements 14 and 19 when it is ON, and a current comparator 30 that monitors the voltage of the detection resistor 12 and determines the presence or absence of a reverse current.
図１において、DC-DCコンバータの出力電圧OUTPUTは抵抗R3(17)と抵抗R2(18)で分割されて帰還電圧端子2に印加されている。この帰還電圧と基準電圧VREF1(7)は誤差増幅器8で比較され、誤差信号VerrorとしてPWM比較器9に伝えられる。PWM比較器9は誤差信号Verrorと鋸歯状波発生回路6の出力であるVrampを比較して、Verror＞Vrampのときは、ハイサイド側スイッチ素子13をONに、Verror＜Vrampのときは、ローサイド側のスイッチ素子14,19をONにするような出力信号をドライバ10に送る。ドライバ10はPWM比較器9の出力信号に基づいてスイッチ素子を駆動するが、ハイサイド側スイッチ素子13とローサイド側スイッチ素子14,19を基本的には相補的にON/OFF（両者のON/OFFを逆に）させるとともに、同時にONすることがない（デッドタイムを設ける）ようにNon-Overlap機能を有している。 In FIG. 1, the output voltage OUTPUT of the DC-DC converter is divided by a resistor R3 (17) and a resistor R2 (18) and applied to the feedback voltage terminal 2. The feedback voltage and the reference voltage VREF1 (7) are compared by the error amplifier 8 and transmitted to the PWM comparator 9 as an error signal Verror. The PWM comparator 9 compares the error signal Verror with the output of the sawtooth wave generation circuit 6 Vramp. When Verror> Vramp, the high side switch element 13 is turned ON, and when Verror <Vramp, the low side An output signal is sent to the driver 10 to turn on the switch elements 14 and 19 on the side. The driver 10 drives the switch element based on the output signal of the PWM comparator 9, but basically the high-side switch element 13 and the low-side switch elements 14 and 19 are complementarily turned ON / OFF (both ON / OFF It has a non-overlap function so that it does not turn on at the same time (set dead time).
ハイサイド側スイッチ素子13がONのときには、インダクタL1(15)は電源1より充電され、またローサイド側のスイッチ素子14,19がONのときには、インダクタL1(15)は負荷とローサイド側スイッチ素子14,19を通して放電する。この充放電サイクルにおいて、出力電圧OUTPUTが低い場合には、誤差増幅器8の出力電圧Verrorは高くなり、その結果ハイサイド側スイッチ素子13のONデューティ(Duty)比が大きくなり、ローサイド側のスイッチ素子14,19のON期間は短くなり、出力電圧OUTPUTを上げる方向に作用する。一方、出力電圧OUTPUTが高い場合には逆のことが起こり、ハイサイド側スイッチ素子13のONデューティ(Duty)比は小さくなり、ローサイド側のスイッチ素子14,19のON期間は長くなり、出力電圧OUTPUTを下げる方向に作用する。このサイクルを繰り返すことにより帰還電圧端子2の電圧と基準電圧7が常に等しくなるように制御回路が作用し、出力電圧OUTPUTは上述の式（１）で表される値に制御される。 When the high-side switch element 13 is ON, the inductor L1 (15) is charged from the power supply 1, and when the low-side switch elements 14 and 19 are ON, the inductor L1 (15) is the load and the low-side switch element 14 , Discharge through 19. In this charge / discharge cycle, when the output voltage OUTPUT is low, the output voltage Verror of the error amplifier 8 becomes high. As a result, the ON duty (Duty) ratio of the high-side switch element 13 becomes large, and the low-side switch element The ON period of 14 and 19 is shortened and acts to increase the output voltage OUTPUT. On the other hand, the reverse occurs when the output voltage OUTPUT is high, the ON duty (Duty) ratio of the high-side switch element 13 decreases, the ON period of the low-side switch elements 14 and 19 increases, and the output voltage Acts in the direction of lowering OUTPUT. By repeating this cycle, the control circuit operates so that the voltage of the feedback voltage terminal 2 and the reference voltage 7 are always equal, and the output voltage OUTPUT is controlled to the value expressed by the above-described equation (1).
図１においてローサイド側のスイッチ素子14,19のON期間が長くなった場合に、インダクタ15のエネルギーがなくなると、平滑コンデンサ16からローサイド側スイッチ素子14,19を介してインダクタ15が充電されるようになる。こうなると、インダクタ15のインダクタンス電流は逆に流れることになり逆流が起きる。検出抵抗12の電圧は通常時は負電圧であるが、逆電流が生じた場合には正電圧が現れる。この逆電流が流れることになると、逆電流は平滑コンデンサ16に蓄積された電荷が供給源であるため、平滑コンデンサ16の両端電圧である出力電圧は急速に低下する。平滑コンデンサ16に蓄積された電荷をインダクタ15に逆流させるということは、平滑コンデンサ16に蓄積したエネルギーを捨てることになり、そのままDC-DCコンバータの電力損失となるから、逆電流になるローサイド側スイッチ素子14,19をOFFにして逆電流が流れないようにしなければならない。この役割を果たすのが電流コンパレータ30とＡＮＤ回路20であり、電流コンパレータ30は検出抵抗12の電圧を監視し、検出抵抗12の電圧が負電圧の間はハイ出力をＡＮＤ回路20に送ってドライバ10の出力信号がローサイド側スイッチ素子14,19に伝わるようにし、検出抵抗12の電圧が正電圧になると電流コンパレータ30の出力電圧はローになり、ローサイド側スイッチ素子14,19を強制的にOFFにする。 In FIG. 1, when the ON period of the low-side switch elements 14 and 19 becomes long, the inductor 15 is charged from the smoothing capacitor 16 via the low-side switch elements 14 and 19 when the energy of the inductor 15 is lost. become. In this case, the inductance current of the inductor 15 flows in the reverse direction, and a reverse flow occurs. The voltage of the detection resistor 12 is normally a negative voltage, but a positive voltage appears when a reverse current occurs. When this reverse current flows, since the charge accumulated in the smoothing capacitor 16 is a supply source for the reverse current, the output voltage that is the voltage across the smoothing capacitor 16 rapidly decreases. When the charge accumulated in the smoothing capacitor 16 is caused to flow backward into the inductor 15, the energy accumulated in the smoothing capacitor 16 is discarded, and the power loss of the DC-DC converter is lost. The elements 14 and 19 must be turned off so that no reverse current flows. The current comparator 30 and the AND circuit 20 play this role. The current comparator 30 monitors the voltage of the detection resistor 12, and sends a high output to the AND circuit 20 while the voltage of the detection resistor 12 is negative. The output signal of 10 is transmitted to the low-side switch elements 14 and 19, and when the voltage of the detection resistor 12 becomes a positive voltage, the output voltage of the current comparator 30 becomes low and the low-side switch elements 14 and 19 are forcibly turned off. To.
図２は、図１に示した電流コンパレータ30の具体例を示す回路図である。図３は図２に示した電流コンパレータ30の電流比較動作を説明する図である。図２のIN端子31は図１の検出抵抗R1(12)とスイッチ素子19との接続点に接続され、OUT端子42はＡＮＤ回路20に、VCC端子は電源端子1に、GND端子はGND4にそれぞれ接続される。図２の定電流源I2(32)の電流値は異常電流(ここでは逆電流)が流れたことを判定するための基準電流値に設定される。ここで代表的な値として10μAとする。IN端子31の電位がGNDレベルの場合は、定電流源I2(32)の電流はNch MOSFET Q3(33)とNch MOSFET Q4 (34)で構成される第一のカレントミラー回路43でそのまま折り返されて定電流源I2(32)の電流に等しい電流がNch MOSFET Q4(34)に流れる。また、定電流源I2(32)の電流がPch MOSFET Q5(35)とPch MOSFET Q6(36)で構成される第二のカレントミラー回路44でも折り返されて、定電流源I2(32)の電流に等しい電流がPch MOSFET Q6(36)に流れる。この状態は図３に示すＢ点に当たる。図３はNch MOSFET Q4(34)及びPch MOSFET Q6(36)のドレイン電流Idsとソース・ドレイン間電圧Vdsの関係を示したもので、Nch MOSFET Q4(34)のIdsが破線で、Pch MOSFET Q6(36)のIdsが実線でそれぞれ示されている。いま、Nch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電流Idsは同じ値なので図２のNch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電圧Vo 1(41)は図３のＢ点となる。なお、IN端子31の電位がGNDレベルであるということは検出抵抗R1(12)に電流が流れていないということであり、ローサイド側のスイッチ素子(Q32)14及びスイッチ素子(Q33)19に流れる電流が通常のものから逆電流に切り換わる瞬間に相当する（厳密に言えば、スイッチ素子(Q33)19に10μAの電流が流れていて、逆電流に切り換わる直前の状態である。）。 FIG. 2 is a circuit diagram showing a specific example of the current comparator 30 shown in FIG. FIG. 3 is a diagram for explaining the current comparison operation of the current comparator 30 shown in FIG. The IN terminal 31 in FIG. 2 is connected to the connection point between the detection resistor R1 (12) and the switch element 19 in FIG. 1, the OUT terminal 42 is connected to the AND circuit 20, the VCC terminal is connected to the power supply terminal 1, and the GND terminal is connected to GND4. Each is connected. The current value of the constant current source I2 (32) in FIG. 2 is set to a reference current value for determining that an abnormal current (reverse current in this case) flows. Here, a typical value is 10 μA. When the potential of the IN terminal 31 is at GND level, the current of the constant current source I2 (32) is folded back as it is by the first current mirror circuit 43 composed of Nch MOSFET Q3 (33) and Nch MOSFET Q4 (34). Thus, a current equal to the current of the constant current source I2 (32 ) flows through the Nch MOSFET Q4 (34). The current of constant current source I2 (32) is also folded by second current mirror circuit 44 composed of Pch MOSFET Q5 (35) and Pch MOSFET Q6 (36), and the current of constant current source I2 (32) Equal to is flowing in the Pch MOSFET Q6 (36). This state corresponds to point B shown in FIG. Fig. 3 shows the relationship between the drain current Ids and the source-drain voltage Vds of the Nch MOSFET Q4 (34) and Pch MOSFET Q6 (36). The Ids of the Nch MOSFET Q4 (34) is a broken line, and the Pch MOSFET Q6 The (36) Ids are indicated by solid lines. Since the drain current Ids of the Nch MOSFET Q4 (34) and the Pch MOSFET Q6 (36) is the same value, the drain voltage Vo 1 (41) of the Nch MOSFET Q4 (34) and the Pch MOSFET Q6 (36) in FIG. B point. The fact that the potential of the IN terminal 31 is at the GND level means that no current flows through the detection resistor R1 (12), and it flows through the switch element (Q32) 14 and the switch element (Q33) 19 on the low side. This corresponds to the moment when the current switches from the normal one to the reverse current (strictly speaking, it is the state immediately before switching to the reverse current when a current of 10 μA flows through the switch element (Q33) 19).
次に図１において、ローサイド側のスイッチ素子(Q32)14及びスイッチ素子(Q33)19がONしていて逆電流が流れていない状態では、検出抵抗R1(12) とスイッチ素子19との接続点の電圧はGND電位より低い負電圧状態にあり、従いNch MOSFET Q3(33)ののソース電位は負電圧となっている。一方、Nch MOSFET Q4(34)のソース電位はGND電位であるから、Nch MOSFET Q4(34)のソース・ゲート間電圧(VGS)はNch MOSFET Q3(33)のソース・ゲート間電圧(VGS)（定電流源I2(32)の電流を流すのに必要なソース・ゲート間電圧）より小さくなるので、Nch MOSFET Q4(34)の電流は定電流源I2(32)の電流、すなわちPch MOSFET Q6(36)のドレイン電流より小さくなる。この状態は図３ではＡ点の状態であり、ドレイン電圧Vo 1(41)はハイ(High)で、図２の電流コンパレータ30の出力端子(OUT)42の電圧もハイ(High)である。よって図１でローサイド側のスイッチ素子(Q32)14およびスイッチ素子(Q33)19はONに保たれる。なお、電流コンパレータ30の出力端子(OUT)42は、Pch MOSFET Q7(37)及びNch MOSFET Q8(38)からなる第一のインバータとPch MOSFET Q10(40)及びNch MOSFET Q9(39)からなる第二のインバータとで構成される２段構成のインバータから出力される。具体例では２段構成のインバータを例示しているが、段数はこの例に限定されることなく適宜設定することができる。 Next, in FIG. 1, when the switching element (Q32) 14 and the switching element (Q33) 19 on the low side are ON and no reverse current flows, the connection point between the detection resistor R1 (12) and the switching element 19 Is in a negative voltage state lower than the GND potential, so the source potential of the Nch MOSFET Q3 (33) is a negative voltage. On the other hand, since the source potential of the Nch MOSFET Q4 (34) is the GND potential, the source-gate voltage (VGS) of the Nch MOSFET Q4 (34) is the source-gate voltage (VGS) of the Nch MOSFET Q3 (33) ( Therefore, the current of Nch MOSFET Q4 (34) is the current of constant current source I2 (32), that is, Pch MOSFET Q6 ( It becomes smaller than the drain current of 36). This state is the state at point A in FIG. 3, the drain voltage Vo 1 (41) is high, and the voltage at the output terminal (OUT) 42 of the current comparator 30 in FIG. 2 is also high. Accordingly, in FIG. 1, the low-side switch element (Q32) 14 and the switch element (Q33) 19 are kept ON. The output terminal (OUT) 42 of the current comparator 30 is a first inverter composed of a Pch MOSFET Q7 (37) and an Nch MOSFET Q8 (38), and a first inverter composed of a Pch MOSFET Q10 (40) and an Nch MOSFET Q9 (39). Output from a two-stage inverter composed of two inverters. In the specific example, an inverter having a two-stage configuration is illustrated, but the number of stages is not limited to this example and can be set as appropriate.
図１でローサイド側のスイッチ素子(Q32)14およびスイッチ素子(Q33)19がONしているときにスイッチ素子(Q32)14に異常電流である逆電流が流れると、図３のIN端子31はGND電位より高い電圧となる。これにより、上記とは逆に、Nch MOSFET Q4(34)のソース・ゲート間電圧(VGS)はNch MOSFET Q3(33)のソース・ゲート間電圧(VGS)（定電流源I2(32)の電流を流すのに必要なソース・ゲート間電圧）より大きくなるので、Nch MOSFET Q4(34)の電流は基準電流I2(32) の電流、すなわちPch MOSFET Q6(36)のドレイン電流より大きくなる。この状態が図３ではＣ点の状態であり、ドレイン電圧Vo 1(41)はロー(Low)で、図２の電流コンパレータ30の出力端子(OUT)42の電圧もロー(Low)となって、図１でＡＮＤ回路20にロー(Low)電圧が送られ、ローサイド側のスイッチ素子(Q32)14およびスイッチ素子(Q33)19がOFFとなる。こうして異常電流(逆電流)が流れるのを防止して効率を改善できるとともに、出力電圧の変動が少なく安定した動作が実現できる。 In FIG. 1, when a reverse current, which is an abnormal current, flows through the switch element (Q32) 14 when the switch element (Q32) 14 and the switch element (Q33) 19 on the low side are ON, the IN terminal 31 in FIG. The voltage is higher than the GND potential. Thus, contrary to the above, the source-gate voltage (VGS) of Nch MOSFET Q4 (34) is equal to the source-gate voltage (VGS) of Nch MOSFET Q3 (33) (current of constant current source I2 (32)). Therefore, the current of the Nch MOSFET Q4 (34) becomes larger than the current of the reference current I2 (32), that is, the drain current of the Pch MOSFET Q6 (36). This state is the state of point C in FIG. 3, the drain voltage Vo 1 (41) is low, and the voltage at the output terminal (OUT) 42 of the current comparator 30 in FIG. 2 is also low. In FIG. 1, a low voltage is sent to the AND circuit 20, and the switch element (Q32) 14 and the switch element (Q33) 19 on the low side are turned off. In this way, abnormal current (reverse current) can be prevented from flowing and efficiency can be improved, and stable operation with little fluctuation in output voltage can be realized.
以上の説明から明らかなように、本発明の参考例１に係る異常電流防止回路は、図３に示すように、Nch MOSFET Q4(34)とPch MOSFET Q6(36)の直列回路でそれぞれの電流を直接比較し、その大小関係でNch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電圧Vo 1(41)が定まるため、電圧で比較している図１６および図１７の従来構成の異常電流防止回路と比べて出力電流値を大きくすることができ、異常電流発生の判定に遅延が生じず速度が極めて速くなり、且つ変化幅が格段に大きいという特徴がある。このため上述したように異常電流が流れるのを速やかに防止して効率も改善するとともに、出力電圧の変動が少なく安定した動作が実現できる。 As is apparent from the above description, the abnormal current prevention circuit according to Reference Example 1 of the present invention is configured in a series circuit of Nch MOSFET Q4 (34) and Pch MOSFET Q6 (36) as shown in FIG. Since the drain voltage Vo 1 (41) of the Nch MOSFET Q4 (34) and the Pch MOSFET Q6 (36) is determined by the magnitude relationship, there is an abnormality in the conventional configuration of FIG. 16 and FIG. Compared with the current prevention circuit, the output current value can be increased, the determination of the occurrence of abnormal current is not delayed, the speed is extremely high, and the variation range is remarkably large. For this reason, as described above, it is possible to quickly prevent the abnormal current from flowing and improve the efficiency, and to realize a stable operation with less fluctuation of the output voltage.
ここで本発明の参考例１に係る異常電流防止回路の特性をより明らかにするために、逆流防止機能を実現するシミュレーション回路を設計して示したのが図４である。この図４に示したシミュレーション回路において、各種パラメータ（TT/SS/FF）を変えてMOS Vthバラツキおよび定電流源I2(32)の電流バラツキに対するドレイン電圧Vo1(41)、出力電圧Vout(42)の変化の様子を表示したものが図５である。なお、図５の（Ａ），（Ｂ）に示した波形図は、上から順に、図４に示したシミュレーション回路における、スイッチ素子Q32の電流値I(Q32)14、ポイント21の電流値I(R1)21、ポイント23の電圧値VR2(23)、Vo1（ポイント41）の電圧値Vo1(41)、および出力電圧Vout(42)をプロットしたものである。 Here, in order to clarify the characteristics of the abnormal current prevention circuit according to Reference Example 1 of the present invention, FIG. 4 shows a design of a simulation circuit that realizes a backflow prevention function. In the simulation circuit shown in FIG. 4, the drain voltage Vo1 (41) and the output voltage Vout (42) with respect to the MOS Vth variation and the current variation of the constant current source I2 (32) are changed by changing various parameters (TT / SS / FF). FIG. 5 shows the state of the change. The waveforms shown in FIGS. 5A and 5B are, in order from the top, the current value I (Q32) 14 of the switch element Q32 and the current value I of the point 21 in the simulation circuit shown in FIG. (R1) 21, voltage value VR2 (23) at point 23, voltage value Vo1 (41) at Vo1 (point 41), and output voltage Vout (42) are plotted.
図４に示すシミュレーション回路において、電流源I1(24)の電流は、図１に示した同期整流型降圧DC-DCコンバータのハイサイド側スイッチ素子(Q31)13がオフ、ローサイド側スイッチ素子(Q32)14がオンの時に、インダクタL1(15)に流れる電流を表している。なお、ハイサイド側スイッチ素子(Q31)13がオン、ローサイド側スイッチ素子(Q32)14がオフの場合のシミュレーション回路は本明細書では用意されていない。いまハイサイド側スイッチ素子(Q31)13がオフ、ローサイド側同期整流スイッチ素子(Q32)14および(Q33)19がオンとなっている状態なので、図５の（Ａ），（Ｂ）に示されるようにインダクタ電流I(Q32)（スイッチ素子Q32のゲート幅はスイッチ素子Q33のゲート幅よりはるかに大きいので、スイッチ素子Q32に流れる電流は電流源I1(24)の電流、すなわちインダクタL1(15)に流れる電流にほぼ等しい）は直線的に下がっていく。電流源I1(24)に付してある矢印の方向は、DC-DCコンバータとして正の方向の電流を表している。これと反対方向に流れると、出力電流が逆流することになる。なお、パラメータ（TT/SS/FF）を変化させてMOS Vthバラツキおよび定電流源I2(32)バラツキを観る場合、パラメータ（TT/SS/FF）における記号T,S,FはそれぞれT=Typ、S=Slow、F=Fastの略である。また、TT/SS/FFのように各２つあるのは、シミュレーションに使われているPch MOSFETとNch MOSFETがともにT=Typ、S=SlowまたはF=Fastの場合を示すためである。図５に示すパラメータ値としては、製造ラインのバラツキの範囲の平均値、上限値および下限値が使用されている。図５の（Ａ）に示されるように、パラメータ（TT/SS/FF）を変化させて、MOS Vthバラツキに対するドレイン電圧Vo1(41)、出力端子(OUT)42におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに変動がないことが分かる。また図５の（Ｂ）に示されるように、定電流源I2(32)の電流値のバラツキに対するドレイン電圧Vo1(41)、出力端子(OUT)42におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに変動がないことが分かる。 In the simulation circuit shown in FIG. 4, the current of the current source I1 (24) is generated when the high-side switch element (Q31) 13 of the synchronous rectification step-down DC-DC converter shown in FIG. ) Represents the current flowing through the inductor L1 (15) when 14 is on. Note that a simulation circuit when the high-side switch element (Q31) 13 is on and the low-side switch element (Q32) 14 is off is not prepared in this specification. Since the high-side switch element (Q31) 13 is now off and the low-side synchronous rectifier switch elements (Q32) 14 and (Q33) 19 are on, it is shown in FIGS. 5 (A) and 5 (B). Thus, the inductor current I (Q32) (the gate width of the switch element Q32 is much larger than the gate width of the switch element Q33, so the current flowing through the switch element Q32 is the current of the current source I1 (24), that is, the inductor L1 (15) Is almost equal to the current flowing through The direction of the arrow attached to the current source I1 (24) represents the current in the positive direction as the DC-DC converter. When it flows in the opposite direction, the output current flows backward. When changing the parameter (TT / SS / FF) to observe the MOS Vth variation and the constant current source I2 (32) variation, the symbols T, S, and F in the parameter (TT / SS / FF) are T = Typ , S = Slow, F = Fast. The reason why there are two each like TT / SS / FF is to show the case where both the Pch MOSFET and the Nch MOSFET used in the simulation are T = Typ, S = Slow or F = Fast. As the parameter values shown in FIG. 5, the average value, the upper limit value, and the lower limit value in the range of variation of the production line are used. As shown in FIG. 5A, the parameter (TT / SS / FF) is changed to change the drain voltage Vo1 (41) and the Vout voltage at the output terminal (OUT) 42 with respect to the MOS Vth variation (variation). As you can see, there is no change in both Vo1 and Vout. In addition, as shown in FIG. 5B, when the change in Vout voltage (variation) at the drain voltage Vo1 (41) and the output terminal (OUT) 42 with respect to the variation in the current value of the constant current source I2 (32) is observed. It can be seen that there is no fluctuation in both Vo1 and Vout.
図６は、上記特許文献１で提案された回路における異常電流防止回路の特性をより明らかにするために、逆流防止機能を実現するシミュレーション回路を設計して示したものである。この図６に示したシミュレーション回路において、図５と同様、図７は各種パラメータ（TT/SS/FF）を変えてMOS Vthバラツキおよび定電流源I2(304)の電流（電流コンパレータの基準電流を決める電流）バラツキに対するドレイン電圧Vo1(305)、出力電圧Vout(306)の変化の様子を表示した図である。なお、図７の（Ａ），（Ｂ）に示した波形図は、上から順に図６に示したシミュレーション回路のスイッチ素子Q32の電流値I(Q32)314、ポイント302の電流値I(R1)302、ポイント303の電圧値VR2(303)、Vo1（ポイント305）の電圧値Vo1(305)、および出力電圧Vout(306)をプロットしたものである。パラメータ（TT/SS/FF）における記号T,S,Fは図４、図５と同様であるため、その説明を省略する。 FIG. 6 shows a design of a simulation circuit that realizes a backflow prevention function in order to clarify the characteristics of the abnormal current prevention circuit in the circuit proposed in Patent Document 1. In the simulation circuit shown in FIG. 6, as in FIG. 5, FIG. 7 shows various variations (TT / SS / FF) and changes the MOS Vth variation and the current of the constant current source I2 (304) (the reference current of the current comparator). FIG. 7 is a diagram showing changes in drain voltage Vo1 (305) and output voltage Vout (306) with respect to variation in current to be determined. The waveform diagrams shown in FIGS. 7A and 7B are the current value I (Q32) 314 of the switch element Q32 and the current value I (R1 of the point 302 of the simulation circuit shown in FIG. ) 302, voltage value VR2 (303) of point 303, voltage value Vo1 (305) of Vo1 (point 305), and output voltage Vout (306) are plotted. The symbols T, S, and F in the parameter (TT / SS / FF) are the same as those in FIGS.
図７の（Ａ）に示されるように、パラメータ（TT/SS/FF）を変化させてMOS Vthバラツキに対するドレイン電圧Vo1(305)、出力端子(OUT)306におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに図５と比べてかなりの変動があることが分かる。また図７の（Ｂ）に示されるように、定電流源I2(304)バラツキに対するドレイン電圧Vo1(305)、出力端子(OUT)306におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに図５と比べてかなりの変動があることが分かる。 As shown in FIG. 7A, the parameter (TT / SS / FF) is changed to change the drain voltage Vo1 (305) with respect to the MOS Vth variation and the Vout voltage variation (variation) at the output terminal (OUT) 306. Looking at it, it can be seen that both Vo1 and Vout have considerable fluctuations compared to FIG. Further, as shown in FIG. 7B, when the change in Vout voltage (variation) at the drain voltage Vo1 (305) and the output terminal (OUT) 306 with respect to the constant current source I2 (304) variation is observed, Vo1, Vout It can be seen that there is considerable variation compared to FIG.
図８〜図１１は、図２，図４に示された本発明の参考例１の電流コンパレータで使用される基準電流を供給する定電流源の構成例を示す図である。そして図８〜図１０は、本発明の参考例１に係るフローティング定電流源で当該定電流源を構成した場合の例を示す図であり、一般にFETを用いてフローティング定電流源を実現する原理は、FETのソース・ドレイン間電圧がある程度大きくなると（飽和領域に入って）、FETに流れる電流はソース・ゲート間電圧(VGS)で決まる定電流となる、という知見によっている。そして図８は、ジャンクション(接合形)FETを用いて構成されたフローティング定電流源の構成を示し、図９は、ピンチ抵抗を用いて構成されたフローティング定電流源の構成を示し、図１０は、通常のMOSFETだけを用いて構成されたフローティング定電流源の構成を示している。なお‘フローティング定電流源’という用語は、本明細書では、一端が電源やGNDに接続されている通常の定電流源と区別するために、両端子ともフローティング（電位を固定させずに変動し得る）状態にして定電流性を保つデバイスという意味で用いられる。 8 to 11 are diagrams showing configuration examples of a constant current source for supplying a reference current used in the current comparator of Reference Example 1 of the present invention shown in FIGS. 2 and 4. 8 to 10 are diagrams showing an example of the case where the constant current source is configured with the floating constant current source according to Reference Example 1 of the present invention. In general, the principle of realizing a floating constant current source using an FET is shown. This is based on the knowledge that when the FET source-drain voltage increases to some extent (entering the saturation region), the current flowing through the FET becomes a constant current determined by the source-gate voltage (VGS). 8 shows a configuration of a floating constant current source configured using a junction (junction type) FET, FIG. 9 shows a configuration of a floating constant current source configured using a pinch resistor, and FIG. FIG. 2 shows a configuration of a floating constant current source configured using only ordinary MOSFETs. Note that the term 'floating constant current source' is used in this specification to distinguish both terminals from floating (variable without fixing the potential) in order to distinguish them from ordinary constant current sources whose one end is connected to the power supply or GND. It is used to mean a device that keeps constant current characteristics in the (obtained) state.
図８は、ジャンクションFETを用いて構成された本発明の参考例１に係るフローティング定電流源の構成例を示しているが、ジャンクションFETをデプレッションMOSFETに置き換えて構成することもできる。図８においてジャンクションFET Q11(45)のソースおよびゲートは、Nch MOSFET Q3(33)のドレインに接続され、ジャンクションFET Q11(45)のドレインはPch MOSFET Q5(35)のドレインに接続されている（ジャンクションFETをデプレッションMOSFETに置き換える場合の接続も同じである）。なお、図８でジャンクションFET (Q11)45（またはデプレッションMOSFET）の構成を除けばその余の回路構成は、図４に示した逆流防止機能を実現するシミュレーション回路と同様なのでその説明を省略する。 FIG. 8 shows a configuration example of a floating constant current source according to Reference Example 1 of the present invention configured using a junction FET. However, the junction FET may be replaced with a depletion MOSFET. In FIG. 8, the source and gate of the junction FET Q11 (45) are connected to the drain of the Nch MOSFET Q3 (33), and the drain of the junction FET Q11 (45) is connected to the drain of the Pch MOSFET Q5 (35) ( The connection is the same when the junction FET is replaced with a depletion MOSFET). Except for the configuration of the junction FET (Q11) 45 (or depletion MOSFET) in FIG. 8, the remaining circuit configuration is the same as that of the simulation circuit realizing the backflow prevention function shown in FIG.
図９は、ピンチ抵抗を用いて構成された本発明の参考例１に係るフローティング定電流源の構成例を示している。図９においてピンチ抵抗(R)46の一端は、Nch MOSFET Q3(33)のドレインに接続され、ピンチ抵抗(R)46の他端はPch MOSFET Q5(35)のドレイン接続されている。なお、図９でピンチ抵抗(R)46の構成を除けばその余の回路構成は、図４に示した逆流防止機能を実現するシミュレーション回路と同様なのでその説明を省略する。 FIG. 9 shows a configuration example of a floating constant current source according to Reference Example 1 of the present invention configured using pinch resistors. In FIG. 9, one end of the pinch resistor (R) 46 is connected to the drain of the Nch MOSFET Q3 (33), and the other end of the pinch resistor (R) 46 is connected to the drain of the Pch MOSFET Q5 (35). Except for the configuration of the pinch resistor (R) 46 in FIG. 9, the remaining circuit configuration is the same as the simulation circuit realizing the backflow prevention function shown in FIG.
図８及び図９において、Nch MOSFET Q3(33)から電流検知用の抵抗R2(22)に流れる電流がジャンクションFET(デプレッションMOS) Q11(45)かピンチ抵抗(R)46で決まる電流であり、電流コンパレータとしての出力電圧Vo1(41)を決定するNch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電流Idsが同じ電流源を基にして決まることから、電流源の素子バラツキの影響を受けにくい。これについては後述する。 8 and 9, the current flowing from the Nch MOSFET Q3 (33) to the current detection resistor R2 (22) is determined by the junction FET (depletion MOS) Q11 (45) or the pinch resistor (R) 46. Since the drain current Ids of the Nch MOSFET Q4 (34) and Pch MOSFET Q6 (36) that determine the output voltage Vo1 (41) as the current comparator is determined based on the same current source, the influence of the element variation of the current source is affected. It is hard to receive. This will be described later.
図１０は、通常のMOSFETだけを用いて構成された本発明の参考例１に係るフローティング定電流源の構成例を示している。図１０に示す、通常のMOSFETだけを用いて構成されたフローティング定電流源は、図８、図９に示すフローティング定電流源に比べて複雑な回路構成となる。図１０では、通常の定電流源(IREF)58がPch MOSFET Q25(55)のドレインとGND端子62間に接続されており、図示されている各カレントミラー回路による折り返しにより、定電流I24(=IREF)が出力端子(OUT1)60を介してNch MOSFET Q24(54)のドレインに吸い込まれ、出力端子(OUT2)61に吐き出される。出力端子(OUT1)60が図４のPch MOSFET Q5 (35)のドレインに接続されるとともに、出力端子(OUT2)61が図４のNch MOSFET Q3(33)のドレインに接続される。こうして通常の定電流源(IREF)58および通常のMOSFETだけを用いてフローティング定電流源を実現することもできる。 FIG. 10 shows a configuration example of a floating constant current source according to Reference Example 1 of the present invention configured using only normal MOSFETs. The floating constant current source configured using only normal MOSFETs shown in FIG. 10 has a more complicated circuit configuration than the floating constant current sources shown in FIGS. In FIG. 10, a normal constant current source (IREF) 58 is connected between the drain of the Pch MOSFET Q25 (55) and the GND terminal 62, and constant current I24 (== IREF) is sucked into the drain of the Nch MOSFET Q24 (54) via the output terminal (OUT1) 60 and discharged to the output terminal (OUT2) 61. The output terminal (OUT1) 60 is connected to the drain of the Pch MOSFET Q5 (35) in FIG. 4, and the output terminal (OUT2) 61 is connected to the drain of the Nch MOSFET Q3 (33) in FIG. In this way, a floating constant current source can be realized by using only a normal constant current source (IREF) 58 and a normal MOSFET.
図１１は、図２，図４に示された本発明の参考例１に係る電流コンパレータで使用される基準電流を供給する定電流源の構成例を示す図であり、本例ではフローティング定電流源を用いずに定電流源を構成したものである。図１１に示す定電流源では、Pch MOSFET Q13(47) とPch MOSFET Q14(48)とでカレントミラーを構成し、当該カレントミラーを構成しているPch MOSFET Q13(47)のドレインとGNDの間に通常の定電流源(I2)32’を接続する。またPch MOSFET Q13(47)とPch MOSFET Q6(36)とで別のカレントミラーを構成する。Nch MOSFET Q3(33)とNch MOSFET Q4(34)とで更に別のカレントミラーを構成し、入力端IN(23)は当該カレントミラーを構成しているNch MOSFET Q3(33)のソースに接続される。通常の定電流源(I2)32’に流れる電流に等しい電流がPch MOSFET Q6(36)およびNch MOSFET Q3(33)に流れるため、Pch MOSFET Q6(36)のドレインとNch MOSFET Q4(34)のドレインとの接続点において本電流コンパレータの電流比較が行われる（当該接続点の電位が、Pch MOSFET Q6(36)のドレイン電流とNch MOSFET Q4(34)のドレイン電流との大小関係で定まる）。そしてVo1(41)に得られるドレイン電圧が上述したようにPch MOSFET Q7(37), Nch MOSFET Q8(38)で構成される第一のインバータとPch MOSFET Q10(40), Nch MOSFET Q9(39)で構成される第二のインバータから成る２段のインバータを介して出力端子(OUT)42に導かれる。 FIG. 11 is a diagram showing a configuration example of a constant current source for supplying a reference current used in the current comparator according to Reference Example 1 of the present invention shown in FIGS. 2 and 4. In this example, the floating constant current is shown. A constant current source is configured without using a source. In the constant current source shown in FIG. 11, the Pch MOSFET Q13 (47) and the Pch MOSFET Q14 (48) form a current mirror, and the drain of the Pch MOSFET Q13 (47) constituting the current mirror is connected to the GND. Is connected to a normal constant current source (I2) 32 '. The Pch MOSFET Q13 (47) and the Pch MOSFET Q6 (36) form another current mirror. Nch MOSFET Q3 (33) and Nch MOSFET Q4 (34) constitute another current mirror, and input terminal IN (23) is connected to the source of Nch MOSFET Q3 (33) that constitutes the current mirror. The Since a current equal to the current flowing through the normal constant current source (I2) 32 'flows through the Pch MOSFET Q6 (36) and Nch MOSFET Q3 (33), the drain of the Pch MOSFET Q6 (36) and the Nch MOSFET Q4 (34) The current comparator compares the current at the connection point with the drain (the potential at the connection point is determined by the magnitude relationship between the drain current of the Pch MOSFET Q6 (36) and the drain current of the Nch MOSFET Q4 (34)). The drain voltage obtained at Vo1 (41) is the first inverter composed of Pch MOSFET Q7 (37) and Nch MOSFET Q8 (38) as described above, Pch MOSFET Q10 (40), Nch MOSFET Q9 (39) Is led to an output terminal (OUT) 42 through a two-stage inverter composed of a second inverter.
以上までの説明を踏まえて本発明の参考例１に係る電流コンパレータに用いている基準電流(I2)バラツキに対するNch MOSFET Q4のドレインに流れる出力電流(Iout)の変動について解析的に検討を行う。上記した基準電流(I2)とIoutの関係は、電流検出抵抗R2(22)を含めて、下式のように表される。この場合において、MOSFETのドレイン・ソース間電流Ids、ゲート・ソース間電圧Vgs、閾値電圧Vthの関係を求めるMOSFET動作の飽和時の一般式から求められる。なおβは、Nch MOSFET Q3(33)とNch MOSFET Q4(34)の相互コンダクタンス係数である（Ids=(β/2)*(Vgs−Vth)2 → Vgs=√(Ids*2 /β)+Vth)。なお、簡単化のために、Nch MOSFET Q33(19)に流れる電流はゼロとする。 Based on the above description, the fluctuation of the output current (Iout) flowing through the drain of the Nch MOSFET Q4 with respect to the reference current (I2) variation used in the current comparator according to Reference Example 1 of the present invention will be analyzed analytically. The relationship between the reference current (I2) and Iout is expressed by the following equation including the current detection resistor R2 (22). In this case, it is obtained from a general expression at the time of saturation of the MOSFET operation for obtaining the relationship between the drain-source current Ids, the gate-source voltage Vgs, and the threshold voltage Vth of the MOSFET. Β is the mutual conductance coefficient of Nch MOSFET Q3 (33) and Nch MOSFET Q4 (34) (Ids = (β / 2) * (Vgs−Vth) 2 → Vgs = √ (Ids * 2 / β) + Vth). For simplicity, the current flowing through the Nch MOSFET Q33 (19) is assumed to be zero.
図４に示す本発明の参考例１に係るシミュレーション回路の場合：
Vgs(Q3)+I2*R2=Vgs(Q4) (2)
√(I2*2 /β)+Vth+ I2*R2=√(Iout*2/β)+Vth (3)
√(I2*2/β) + I2*R2=√(Iout*2/β) (4)
ここでIoutはQ4のIdsを示す。
In the case of the simulation circuit according to Reference Example 1 of the present invention shown in FIG.
Vgs (Q3) + I2 * R2 = Vgs (Q4) (2)
√ (I2 * 2 / β) + Vth + I2 * R2 = √ (Iout * 2 / β) + Vth (3)
√ (I2 * 2 / β) + I2 * R2 = √ (Iout * 2 / β) (4)
Here, Iout indicates Ids of Q4.
図６に示す特許文献１に係るシミュレーション回路の場合：
Vgs(Q3)= Vgs(Q4)+Iout*R2 (5)
√(I2*2/β)+Vth=√(Iout*2/β) +Vth +Iout*R2 (6)
√(I2*2/β) =√(Iout*2/β) +Iout*R2 (7)
上記それぞれのシミュレーション回路のI2とIoutの関係式を見ると、図４に示す本発明の参考例１に係るシミュレーション回路の場合は、I2*R2の項が存在するのに対し、図６に示す特許文献１に係るシミュレーション回路の場合は、Iout*R2の項が存在する。これより、図４に示す本発明の参考例１に係るシミュレーション回路の場合はI2の変化がほぼそのままIoutの変化として表出するが、図６に示す特許文献１に係るシミュレーション回路の場合はIout*R2の分だけ負帰還がかかる形になり、Ioutの変化分が少なくなることが分かる。
In the case of the simulation circuit according to Patent Document 1 shown in FIG.
Vgs (Q3) = Vgs (Q4) + Iout * R2 (5)
√ (I2 * 2 / β) + Vth = √ (Iout * 2 / β) + Vth + Iout * R2 (6)
√ (I2 * 2 / β) = √ (Iout * 2 / β) + Iout * R2 (7)
Looking at the relational expression between I2 and Iout of each of the above simulation circuits, the simulation circuit according to Reference Example 1 of the present invention shown in FIG. 4 has the term I2 * R2, whereas FIG. In the case of the simulation circuit according to Patent Document 1, there is a term of Iout * R2. Thus, in the case of the simulation circuit according to Reference Example 1 of the present invention shown in FIG. 4, the change in I2 is almost directly expressed as the change in Iout, but in the case of the simulation circuit according to Patent Document 1 shown in FIG. * It can be seen that negative feedback is applied by the amount of R2, and the change in Iout is reduced.
ここで、上記それぞれのシミュレーション回路を見ると、両方共にPch MOSFET Q6の電流（Ids）と電流検知回路のIoutであるNch MOSFET Q4の電流（Ids）との比較で出力電圧Vo1(41)の値が決まるため、もし上記シミュレーション回路でI2(IREF)の電流値がバラついた場合、Pch MOSFET Q6の電流はI2のバラツキと同じだけ変動するので、Nch MOSFET Q4の電流（Ids）も同じだけ変動すればVo1、Vout（検知レベル）は変化無しとなるはずである。 Here, looking at each of the above simulation circuits, the value of the output voltage Vo1 (41) is compared between the current (Ids) of the Pch MOSFET Q6 and the current (Ids) of the Nch MOSFET Q4 that is Iout of the current detection circuit. Therefore, if the current value of I2 (IREF) varies in the above simulation circuit, the current of Pch MOSFET Q6 varies by the same amount as the variation of I2, so the current (Ids) of Nch MOSFET Q4 also varies by the same amount. Then, Vo1 and Vout (detection level) should be unchanged.
本発明の参考例１に係るシミュレーション回路は上記の式(4)で示すとおりNch MOSFET Q4の電流（Ids）はほぼI2のバラツキと同じ変動となるが、図６に示す特許文献１に係るシミュレーション回路は上記の式(7)で示すとおりNch MOSFET Q4の電流（Ids）はIout*R2の分だけ変動幅が小さくなるため検知レベルが変動する結果となる。 In the simulation circuit according to Reference Example 1 of the present invention, the current (Ids) of the Nch MOSFET Q4 has almost the same fluctuation as the variation of I2 as shown by the above formula (4), but the simulation according to Patent Document 1 shown in FIG. As shown in the above equation (7), the circuit has a result that the detection level fluctuates because the fluctuation width of the current (Ids) of the Nch MOSFET Q4 becomes smaller by Iout * R2.
この結果を反映したのが図５及び図７の波形図であり、本発明の参考例１に係るシミュレーション回路は特許文献１に係るシミュレーション回路に比べて素子バラツキに対し安定な特性が得られているのが分かる。 5 and 7 reflect the results, and the simulation circuit according to Reference Example 1 of the present invention has stable characteristics with respect to element variations compared to the simulation circuit according to Patent Document 1. I can see that
なお、本発明の参考例１に係るシミュレーション回路においても、上記の式(4)に示すI2*R2の分だけわずかに変動する要素が存在する。図１２は、本発明の参考例１に係る逆流防止機能を実現するシミュレーション回路の他の構成例を示す図である。図１２に示すように、Pch MOSFET Q5(35)側にも電流検出抵抗R2(22)と同じ抵抗値の抵抗R3(49)を挿入して上述した変動分を完全に補正したものである。しかし、実用上はこのような抵抗R3(49)が無くても問題は生じない。図１２の回路は、上記抵抗R3(49)の追加構成を除けば、その余の構成は図４に示したものと同じであるためその説明を省略する。また総じて各シミュレーション回路において、W,Lに数値を記入しているがこれらはシミュレーションのための単なる例示であって、これに限定するものではない。
［実施例１］
以上における説明は、降圧(buck)型DC-DCコンバータにおける逆電流防止回路の参考例１について説明したが、図１３に示す昇圧(boost)型のDC-DCコンバータにおける過電流防止回路の場合でも上述した参考例１に示したものと同様の電流コンパレータを適用することが可能である。すなわち図１３は、昇圧(boost)型のDC-DCコンバータにおける過電流防止回路の実施例１を示す図であり、図１７に示した従来の過電流防止回路において、検出抵抗R1(212)の電圧を基準電圧VREF2(221)と比較して過電流の有無を判定する電圧コンパレータ211に代えて、電流検出抵抗R1(12)を流れる電流を所定の基準電流と比較して過電流の有無を判定する電流コンパレータ30を備えている。電流コンパレータ30を用いて過電流を検出する場合は、図４に示す回路において、ポイント23の電圧値VR2(23)が過電流を検出する値になったときにPch MOSFET Q6(36)のドレイン電流とNch MOSFET Q4(34)のドレイン電流が等しくなるよう、両者のサイズのバランスを崩しておけばよい。より具体的にはPch MOSFET Q6(36)より電流が流れやすくするように、Nch MOSFET Q4(34)のサイズ（ゲート幅／ゲート長）を大きくしておく。この構成により、過電流でない状態から過電流状態に移行すると電流コンパレータ30からの出力が切り換わるようになる。
［参考例２］
図１４は、降圧(buck)型のDC-DCコンバータにおける過電流防止回路の参考例２を示す図であり、過電流検出の対象となるハイサイド(Hi-Side)のスイッチ素子(Q31)14’が電源１側に接続されているため、異常電流(過電流)検出抵抗R4(12’)もスイッチ素子(Q34)19’のソースと電源１との間に接続される。なおスイッチ素子(Q31)14’およびスイッチ素子(Q34)19’は上記した図１のスイッチ素子Q32,Q33と異なりPch MOSFETで構成される。そのため電流コンパレータ30の入力端子の位置が上述の昇圧型DC-DCコンバータにおける電流コンパレータと異なり、異常電流(過電流)検出抵抗R4(12’)とスイッチ素子(Q34)19’のソースの接続点に変更される。
In the simulation circuit according to Reference Example 1 of the present invention, there is an element that slightly fluctuates by the amount of I2 * R2 shown in the above equation (4). FIG. 12 is a diagram showing another configuration example of the simulation circuit that realizes the backflow prevention function according to Reference Example 1 of the present invention. As shown in FIG. 12, a resistor R3 (49) having the same resistance value as that of the current detection resistor R2 (22) is also inserted on the Pch MOSFET Q5 (35) side to completely correct the variation described above. However, in practice, no problem arises even without such a resistor R3 (49). Since the circuit of FIG. 12 is the same as that shown in FIG. 4 except for the additional configuration of the resistor R3 (49), the description thereof is omitted. In general, numerical values are written in W and L in each simulation circuit, but these are merely examples for simulation and are not limited thereto.
[Example 1]
In the above description, the reference example 1 of the reverse current prevention circuit in the buck type DC-DC converter has been described. Even in the case of the overcurrent prevention circuit in the boost type DC-DC converter shown in FIG. It is possible to apply a current comparator similar to that shown in Reference Example 1 described above. That is, FIG. 13 is a diagram showing Example 1 of the overcurrent prevention circuit in the boost type DC-DC converter. In the conventional overcurrent prevention circuit shown in FIG. 17, the detection resistor R1 (212) Instead of the voltage comparator 211 that compares the voltage with the reference voltage VREF2 (221) to determine the presence or absence of overcurrent, the current flowing through the current detection resistor R1 (12) is compared with a predetermined reference current to determine whether or not there is an overcurrent. A current comparator 30 for determining is provided. When overcurrent is detected using the current comparator 30, in the circuit shown in FIG. 4, when the voltage value VR2 (23) at the point 23 becomes a value for detecting overcurrent, the drain of the Pch MOSFET Q6 (36) The size balance between the current and the Nch MOSFET Q4 (34) may be balanced so that the drain current is equal. More specifically, the size (gate width / gate length) of the Nch MOSFET Q4 (34) is increased so that current flows more easily than the Pch MOSFET Q6 (36). With this configuration, the output from the current comparator 30 is switched when a transition from a non-overcurrent state to an overcurrent state occurs.
[Reference Example 2]
FIG. 14 is a diagram showing a reference example 2 of an overcurrent prevention circuit in a buck type DC-DC converter, and a high-side switch element (Q31) 14 which is an object of overcurrent detection. Since 'is connected to the power supply 1 side, the abnormal current (overcurrent) detection resistor R4 (12') is also connected between the source of the switch element (Q34) 19 'and the power supply 1. The switch elements (Q31) 14 'and the switch elements (Q34) 19' are composed of Pch MOSFETs, unlike the switch elements Q32 and Q33 of FIG. Therefore, the position of the input terminal of the current comparator 30 is different from the current comparator in the step-up DC-DC converter described above, and the connection point between the abnormal current (overcurrent) detection resistor R4 (12 ') and the source of the switch element (Q34) 19' Changed to
図１５Ａは、降圧(buck)型のDC-DCコンバータの過電流防止に用いる電流コンパレータの構成を示す図である。図１５Ａにおいては、VCC（入力電源端子(VIN端子)1に同じ）とVREGの２種類の電源端子を持って構成する。図１５Ａに示す電流コンパレータは、図１４に示す降圧型のDC-DCコンバータの電源１の電圧が通常6V以上になる場合に使用される。図１４に示す降圧型のDC-DCコンバータの電源電圧が6V以上になる場合は、発振器5からPWM比較器9およびその他のDC-DCコンバータにおける基本制御回路は5V出力のレギュレータ(図示せず)の出力VREGを電源とする場合が多い。このため図１５Ａに示すように電流コンパレータの電流検出部であるPch MOSFET Q30とPch MOSFET Q35だけは6V以上のVCC端子を電源とし、残りの回路は5VのVREGを電源とする。この構成により、Pch MOSFET Q30とPch MOSFET Q35とによって構成される第一のカレントミラー51の出力電流はNch MOSFET Q40とNch MOSFET Q41とで構成される第三のカレントミラー53で折り返され、基準電流32もPch MOSFET Q37とPch MOSFET Q38とによって構成される第二のカレントミラー52で折り返されてPch MOSFET Q38とNch MOSFET Q41のドレインに流れる電流で電流比較を行うようにしている。Pch MOSFETとNch MOSFETが入れ替わっていることと、電源が２つあるためカレントミラーの数を増やしている以外、基本的な動作は図２と同様なので、詳細な説明は省略する。なお、電流コンパレータ31の入力端子INの電圧値が過電流を検出する値になったときにPch MOSFET Q38のドレイン電流とNch MOSFET Q41のドレイン電流が等しくなるよう、両者のサイズのバランスを崩しておくのは実施例１と同様である。 FIG. 15A is a diagram illustrating a configuration of a current comparator used for overcurrent prevention of a buck type DC-DC converter. In FIG. 15A, it has two power supply terminals, VCC (same as input power supply terminal (VIN terminal) 1) and VREG. The current comparator shown in FIG. 15A is used when the voltage of the power source 1 of the step-down DC-DC converter shown in FIG. When the power supply voltage of the step-down DC-DC converter shown in FIG. 14 is 6 V or more, the basic control circuit in the oscillator 5 to the PWM comparator 9 and other DC-DC converters is a regulator of 5 V output (not shown). The output VREG is often used as the power source. For this reason, as shown in FIG. 15A, only the Pch MOSFET Q30 and the Pch MOSFET Q35, which are the current detectors of the current comparator, use the VCC terminal of 6V or more as the power supply, and the remaining circuits use the 5V VREG as the power supply. With this configuration, the output current of the first current mirror 51 composed of the Pch MOSFET Q30 and Pch MOSFET Q35 is folded back by the third current mirror 53 composed of the Nch MOSFET Q40 and Nch MOSFET Q41, and the reference current 32 is also turned back by a second current mirror 52 composed of a Pch MOSFET Q37 and a Pch MOSFET Q38, and a current comparison is performed with the current flowing through the drains of the Pch MOSFET Q38 and the Nch MOSFET Q41. Since the basic operation is the same as in FIG. 2 except that the Pch MOSFET and the Nch MOSFET are interchanged and the number of current mirrors is increased because there are two power supplies, detailed description is omitted. When the voltage value at the input terminal IN of the current comparator 31 reaches a value that detects an overcurrent, the balance between the sizes of the Pch MOSFET Q38 and the Nch MOSFET Q41 must be balanced so that the drain current of the Pch MOSFET Q38 is equal to the drain current of the Nch MOSFET Q41. This is the same as in the first embodiment.
図１５Ｂは、降圧(buck)型のDC-DCコンバータに用いる別の電流コンパレータの構成を示す図である。図１５Ｂにおいては、図１５Ａと異なり、VCCのみの電源端子を持って構成するため、図１５Ａにおける第二のカレントミラー52および第三のカレントミラー53が図１５Ｂにおいては第一のカレントミラー63および第二のカレントミラー64となるだけで、その余の構成は図１５Ａと同じ構成となっている。 FIG. 15B is a diagram showing a configuration of another current comparator used in a buck type DC-DC converter. 15B differs from FIG. 15A in that it has a power supply terminal of only VCC, so that the second current mirror 52 and the third current mirror 53 in FIG. 15A are the first current mirror 63 and Only the second current mirror 64 is provided, and the remaining configuration is the same as that of FIG. 15A.
１ 入力電源端子(VIN端子)
２ 帰還電圧入力端子(FB-IN端子)
３ 出力端子(OUT端子)
４ グランド端子(GND端子)
５ 発振器(OSC)
６ 鋸歯状波発生器(Ramp Gen)
７ 基準電圧(VREF1)
８ 誤差増幅器(Error Amp)
９ PWM比較器(PWM Comp)
10 ドライバ(Driver)/ラッチ(Latch)素子
12、12' 電流検出抵抗
13 ハイサイド側スイッチ素子
14 (ローサイド側)スイッチ素子
15 インダクタ
16 平滑コンデンサ
17 抵抗
18 抵抗
19 (ローサイド側)スイッチ素子
20 ＡＮＤ回路
22 電流検出抵抗
30 電流コンパレータ
1 Input power supply terminal (VIN terminal)
2 Feedback voltage input terminal (FB-IN terminal)
3 Output terminal (OUT terminal)
4 Ground terminal (GND terminal)
5 Oscillator (OSC)
6 Sawtooth generator (Ramp Gen)
7 Reference voltage (VREF1)
8 Error Amp
9 PWM comparator (PWM Comp)
10 Driver / Latch element
12, 12 'current detection resistor
13 High-side switch element
14 (Low side) switch element
15 Inductor
16 Smoothing capacitor
17 Resistance
18 Resistance
19 (Low side) switch element
20 AND circuit
22 Current detection resistor
30 Current comparator
Claims (3)
前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第三のNch MOSFETと、ゲートが該第三のNch MOSFETのゲートに接続された第四のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第三のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第四のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることを特徴とする異常電流防止回路。 In a step-up DC-DC converter, a first Nch MOSFET as a first switch element and a second Nch MOSFET similar to the first Nch MOSFET are connected in parallel, and the second Nch MOSFET A detection resistor is connected between the source and ground, and the voltage across the detection resistor is input to a current comparator. The current comparator converts the input voltage into a current and compares it with a reference current to determine an abnormal current. And an abnormal current prevention circuit that turns off the first and second Nch MOSFETs when it is determined as an abnormal current,
The current comparator includes a first Nch MOSFET having a diode connected and a source connected to the input terminal, and a fourth Nch MOSFET having a gate connected to the gate of the third Nch MOSFET. A second current mirror composed of a diode-connected first Pch MOSFET and a second Pch MOSFET whose gate is connected to the gate of the first Pch MOSFET, and the first current A current source for causing the same reference current to flow through the drain of the third Nch MOSFET of the mirror and the drain of the first Pch MOSFET of the second current mirror, and the fourth Nch of the first current mirror. The drain of the MOSFET and the drain of the second Pch MOSFET of the second current mirror are connected, and at least one inverter is connected to the connection point, and the output of the inverter is connected to the output of the current comparator. The output of the current comparator is determined by the magnitude relationship between the output current of the second current mirror and the output current of the first current mirror determined by the voltage of the input terminal. Abnormal current prevention circuit.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103856055A (en) * | 2014-02-28 | 2014-06-11 | 台达电子企业管理（上海）有限公司 | DC/DC convertor and control method thereof |
| CN106406409A (en) * | 2016-06-03 | 2017-02-15 | 北京大学 | Voltage stabilizing circuit based on dual-way counting control |
| CN107062030A (en) * | 2016-12-08 | 2017-08-18 | 东莞市盛祺照明科技有限公司 | A kind of battery is the flashlight of super capacitor |
| KR20180010673A (en) * | 2016-07-22 | 2018-01-31 | 엘지전자 주식회사 | Converter and home appliances |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102645200B1 (en) | 2018-10-19 | 2024-03-07 | 현대자동차주식회사 | Gate driving apparatus for power semiconductor device |
| JP7035116B2 (en) | 2020-06-08 | 2022-03-14 | 株式会社東芝 | Processing systems, processing methods, programs, and storage media |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324090A (en) * | 1993-05-13 | 1994-11-25 | Matsushita Electric Ind Co Ltd | Comparator |
| JP2005237052A (en) * | 2004-02-17 | 2005-09-02 | Yokogawa Electric Corp | Step-up/down current regulator and step-up/down voltage regulator |
| JP2005237099A (en) * | 2004-02-19 | 2005-09-02 | Rohm Co Ltd | Current direction detecting circuit and switching regulator equipped therewith |
| JP2006094533A (en) * | 2004-09-24 | 2006-04-06 | Samsung Electronics Co Ltd | Differential amplifier circuit in the form of cascode with class ab control terminal |
| JP2007215391A (en) * | 2005-11-08 | 2007-08-23 | Renesas Technology Corp | Switching power supply, semiconductor integrated circuit device and power system |
| JP2007236194A (en) * | 2005-11-25 | 2007-09-13 | Ricoh Co Ltd | Synchronous rectification type switching regulator |
| JP2008131776A (en) * | 2006-11-22 | 2008-06-05 | Nec Electronics Corp | Dc-dc converter |
-
2013
- 2013-02-20 JP JP2013030727A patent/JP5510572B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324090A (en) * | 1993-05-13 | 1994-11-25 | Matsushita Electric Ind Co Ltd | Comparator |
| JP2005237052A (en) * | 2004-02-17 | 2005-09-02 | Yokogawa Electric Corp | Step-up/down current regulator and step-up/down voltage regulator |
| JP2005237099A (en) * | 2004-02-19 | 2005-09-02 | Rohm Co Ltd | Current direction detecting circuit and switching regulator equipped therewith |
| JP2006094533A (en) * | 2004-09-24 | 2006-04-06 | Samsung Electronics Co Ltd | Differential amplifier circuit in the form of cascode with class ab control terminal |
| JP2007215391A (en) * | 2005-11-08 | 2007-08-23 | Renesas Technology Corp | Switching power supply, semiconductor integrated circuit device and power system |
| JP2007236194A (en) * | 2005-11-25 | 2007-09-13 | Ricoh Co Ltd | Synchronous rectification type switching regulator |
| JP2008131776A (en) * | 2006-11-22 | 2008-06-05 | Nec Electronics Corp | Dc-dc converter |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103856055A (en) * | 2014-02-28 | 2014-06-11 | 台达电子企业管理（上海）有限公司 | DC/DC convertor and control method thereof |
| US9559604B2 (en) | 2014-02-28 | 2017-01-31 | Delta Electronics (Shanghai) Co., Ltd | DC/DC converter and control method of DC/DC converter |
| CN106406409A (en) * | 2016-06-03 | 2017-02-15 | 北京大学 | Voltage stabilizing circuit based on dual-way counting control |
| KR20180010673A (en) * | 2016-07-22 | 2018-01-31 | 엘지전자 주식회사 | Converter and home appliances |
| CN107062030A (en) * | 2016-12-08 | 2017-08-18 | 东莞市盛祺照明科技有限公司 | A kind of battery is the flashlight of super capacitor |
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| Publication number | Publication date |
|---|---|
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