JP3614156B2 - Power circuit - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電源回路に関し、特に、ＣＭＯＳ集積回路を用いた同期整流方式の電源集積回路において、消費電力の低減と、負荷変動に対する高速応答が可能な電源回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図１４に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図１４において、電源回路は、ハイサイドトランジスタであるＰＭＯＳ（ＱＰ１）とローサイドトランジスタであるＮＭＯＳ（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ６３と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭ回路６１と、を有して構成されている。
【０００８】
ＰＷＭ回路６１は、互いにほぼ同期した適宜のパルス幅を有する高周波（例えば１ＭＨｚ）パルスＳＨ，ＳＬをＰＷＭ信号として出力し、ＰＭＯＳ（ＱＰ１）とＮＭＯＳ（ＱＮ１）の各ゲートに印加する。高周波パルスＳＨ，ＳＬは図１５（ａ），（ｂ）に示すようなパルスである。入力電圧として直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子２４と基準電位ＶＳＳ（例えば０．３Ｖ）を与える端子２５との間に、ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されており、各トランジスタが上記のほぼ同期した高周波パルスＳＨ，ＳＬにて交互にオン，オフすることにより、接続点である中間ノードＫに図１５（ｃ）に示すような交流電圧ＶＭＡを発生する。ＰＭＯＳ（ＱＰ１）がオフしている期間でＮＭＯＳ（ＱＮ１）がオンしたとき、中間ノード電位ＶＭＡは一旦アンダーシュートして基準電位ＶＳＳよりも低い電位となり、アンダーシュートから戻ってＰ点にてＶＳＳレベルと交差した後、ＶＳＳレベルを越えて上昇している。
【０００９】
なお、図１５（ａ），（ｂ）でＮＭＯＳ（ＱＮ１）のゲートに供給されるゲートパルスＳＬが、ＰＭＯＳ（ＱＰ１）のゲートパルスＳＨに対して若干遅延しているのは、ＰＭＯＳ（ＱＰ１）を確実にオフしてからもう一方のＮＭＯＳ（ＱＮ１）をオンするようにして、ＰＭＯＳ及びＮＭＯＳが同時にオンして電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れることのないようにするためである。また、ＮＭＯＳ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００１０】
中間ノードＫと基準電位ＶＳＳを与える端子２５との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子２７に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴが出力される。そして、出力電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ６３の−端子に帰還され、基準電位ＶＳＳを与える端子２８に接続した基準電圧源Ｅの基準電圧値と比較される。エラーアンプ６３の比較結果である誤差出力はＰＷＭ回路６１に供給され、該誤差出力にてＰＷＭ回路６１が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶＯＵＴ（例えば１．５Ｖ）が常に一定となるように制御されるようになっている。
【００１１】
一方、レギュレータ出力ＶＯＵＴの負荷が急激に変化した場合、スイッチングレギュレータも負荷に応じてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ、パルス幅変調）の制御を行わなければならない。一般的に出力電圧ＶＯＵＴからの帰還をかけた場合その応答性は低い。このため、負荷電流の変化により制御を行うことによって、負荷応答性を高めている。一般的には、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視することが行われている。
【００１２】
例えば、図１６に示すように、コイルＬ１と出力端子２７との間に電流検出用抵抗ＲＳを挿入し、該抵抗ＲＳの両端の電位差を増幅器６２で増幅してエラーアンプ６３の−端子に帰還する。或いは、電流検出用抵抗ＲＳを、ＰＭＯＳ（ＱＮ１）のソースＳと直流電圧ＶＩＮの端子２４との間に挿入し、該抵抗ＲＳの両端の電位差をフィードバックする。
【００１３】
【発明が解決しようとする課題】
ところで、図１４の電源回路では、動作時のＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の中間ノードKの電圧ＶＭＡの波形は、図１５ (c)に示すようになっている。ＰＭＯＳ（ＱＰ 1）がオフしている期間に、ＮＭＯＳ（ＱＮ1）がオンし、ＮＭＯＳ側から負荷に電力は供給される。このとき、中間ノード電圧ＶＭＡの電位は基準電位ＶSSレベルよりも低い電位となり、基準電位ＶSS側から中間ノードＫ側（即ち負荷側）に電流が流れる。
【００１４】
しかしながら、消費される電流が少ない、すなわち軽い負荷の場合、ＮＭＯＳ（ＱＮ 1）がオンしている期間に、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶSSよりも上昇し、中間ノードＫからＶSS側に向って電流が流れ（即ち電流が逆流することになり）、電力消費するという問題がある。このためＮＭＯＳ（ＱＮ 1）をオフさせる制御が必要となる。
【００１５】
一方、負荷電流の変化によりＰＷＭ制御を行うことで、負荷応答性を高めているが、外部のレギュレータ出力段に抵抗等を挿入して電流変化を監視すると、抵抗を挿入することにより、抵抗による部品が大きく部品増を招き，また抵抗での損失による効率低下が発生するという問題がある。
【００１６】
そこで、本発明は、同期整流方式の電源回路などにおいて、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位（中間ノード電位）が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＣＭＯＳインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するもので、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００１８】
本発明のこのような構成によれば、ＣＭＯＳインバータ回路部において、Ｐチャンネルトランジスタがオフした後、Ｎチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらＮチャンネルトランジスタを強制的にオフにする（即ちＮチャンネルトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００１９】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Ｎチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、前記第１のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Ｎチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記Ｐチャンネルトランジスタがオンしている期間にはオンし、前記Ｎチャンネルトランジスタがオンしている期間にはオフする第２のスイッチと、を具備することが好ましい。
【００２０】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにＮチャンネルトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング（ゼロ点位置）が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【００２１】
また、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するＰＷＭ手段と、を具備したものである。
【００２２】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００２３】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給する一方、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２４】
本発明のこのような構成によれば、ＭＯＳインバータ回路部において、Ｐチャンネルトランジスタがオフした後、Ｎチャンネルトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらＮチャンネルトランジスタを強制的にオフにする（即ちＮチャンネルトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００２５】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２６】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００２７】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路と、前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００２８】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドトランジスタのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。
【００２９】
また、本発明において、前記検出回路は、前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第１のスイッチと、前記第１のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第２のスイッチと、を具備することが好ましい。
【００３０】
このような構成によれば、中間ノード電位が前記のアンダーシュートから戻って基準電位を越えて上昇するタイミングをインバータ回路を用いて高速に検出することができ、遅延なく速やかにローサイドトランジスタをオフさせることができる。従って、負荷電流が変化することに起因して、中間ノード電位がアンダーシュートから基準電位に戻るタイミング（ゼロ点位置）が変動した場合であっても、確実にそのタイミングを検出でき、正確かつ高速な動作が可能となる。
【００３１】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路と、前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するＰＷＭ手段と、を具備したものである。
【００３２】
本発明のこのような構成によれば、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００３３】
さらに、本発明による電源回路は、電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路と、前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給する一方、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、を具備したものである。
【００３４】
本発明のこのような構成によれば、ＤＣ−ＤＣ変換回路部において、ハイサイドトランジスタがオフした後、ローサイドトランジスタがオンして中間ノード電位が下降し基準電位より低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位にまで戻って来たらローサイドトランジスタを強制的にオフにする（即ちローサイドのゲート電圧をローレベルにする）ことによって、中間ノード電位がアンダーシュートから戻って基準電位レベルを越えたときに中間ノード側から基準電位側に電流が流れて電力消費するのを防ぐことができる。さらに、従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品の増加を防ぎ、検出用抵抗での電力損失（効率低下）を防ぐことができる。
【００３５】
また、本発明において、前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことが好ましい。
【００３６】
このような構成によれば、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【００３７】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００３８】
図１は本発明の第１の実施の形態の電源回路の構成を示している。本実施の形態は、効率の良い安定化直流電源として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【００３９】
図１において、電源回路は、ハイサイドトランジスタとしてのＰＭＯＳ（ＱＰ１）とローサイドトランジスタとしてのＮＭＯＳ（ＱＮ１）を有し、交互にオン，オフして直流電圧ＶＯＵＴを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧源Ｅの基準電圧値と比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭコントローラ３０と、を有して構成されている。前記ＣＭＯＳインバータ回路は、直流電圧ＶＩＮを入力し、適宜な直流電圧ＶＯＵＴに変換して出力するＤＣ−ＤＣ変換回路を構成している。
【００４０】
ＣＭＯＳインバータ回路は、入力電圧である直流電圧ＶＩＮ（＝電源電圧ＶＤＤ、例えば４Ｖ）が供給される端子１と基準電位ＶＳＳ（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各トランジスタがドレインＤを共通にして直列に接続されている。ＰＭＯＳ（ＱＰ１）のソースは端子１に接続し、ＮＭＯＳ（ＱＮ１）のソースは端子２に接続している。
【００４１】
ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各ゲートには、ＰＷＭコントローラ３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各トランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００４２】
なお、図２（ａ），（ｂ）に示すようにＮＭＯＳ（ＱＮ１）のゲートパルスＳＬを、ＰＭＯＳ（ＱＰ１）のゲートパルスＳＨに対して若干遅延させており、ＰＭＯＳ（ＱＰ１）を確実にオフしてからもう一方のＮＭＯＳ（ＱＮ１）をオンするようにして、ＰＭＯＳ及びＮＭＯＳの同時オンによって電源ＶＩＮ側から基準電位ＶＳＳ側へ貫通電流が流れるのを防いでいる。また、ＮＭＯＳ（ＱＮ１）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるローサイド側ＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００４３】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶＳＳが与えられる端子３との間には、整流用コイルＬ１と安定化容量Ｃ０が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ０で平滑された直流電圧ＶＯＵＴ（例えば１．５Ｖ）が出力され、図示しない負荷に供給される。
【００４４】
そして、出力の直流電圧ＶＯＵＴはフィードバックラインを介してエラーアンプ４０の−端子に帰還されており、基準電位ＶＳＳが与えられる端子５に接続した基準電圧源Ｅの基準電圧値と比較される。
【００４５】
エラーアンプ４０の比較結果である誤差（エラー）電圧はＰＷＭコントローラ３０に供給され、該誤差電圧にてＰＷＭ回路３３が生成するＰＷＭ信号のパルス幅が制御される。
【００４６】
ＰＷＭコントローラ３０は、エラーアンプ４０の誤差出力に基づいてパルス幅が制御されたＰＷＭ信号を生成するＰＷＭ回路３３と、ＰＭＯＳ（ＱＰ１）がオフしている期間でＮＭＯＳ（ＱＮ１）がオンしている時に、前記中間ノードＫの電位ＶＭＡがＶＳＳレベルより低い電位にアンダーシュートした後そのアンダーシュートから戻ってＶＳＳレベルに達し更に上昇したことを検出することによって、検出信号ＮＯＦＦを出力する検出回路３１と、ＣＭＯＳインバータ回路に供給するＰＷＭ信号ＳＨ，ＳＬのうち、ＮＭＯＳ（ＱＮ１）のオン，オフに係わるＰＷＭ信号ＳＬのパルス幅を前記検出信号ＮＯＦＦにより制御して、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンしている時に、ＮＭＯＳ（ＱＮ１）のオン状態をオフさせる制御を行う出力ドライバ３２と、を備えて構成されている。なお、ＰＷＭ回路３３と出力ドライバ３２とは、ＰＷＭ手段を構成している。
【００４７】
次に、図１の回路動作を、図２乃至図４を参照して説明する。
【００４８】
図２は図１におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャートであり、（ａ）はＰＷＭ信号ＳＨ、（ｂ）はＰＷＭ信号ＳＬ、（ｃ）は中間ノード電位ＶＭＡをそれぞれ示している。図３は図２（ｃ）を拡大して示す拡大図である。図４は基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路３１の検出信号ＮＯＦＦとの関係を示すタイミングチャートであり、（ａ）はＰＭＯＳがオフしている期間でＮＭＯＳがオンの時の、基準電位ＶＳＳに対する中間ノード電位ＶＭＡの変化状態（軽負荷時）を示し、（ｂ）はＶＭＡとＶＳＳに基づいて検出回路３１で生成される検出信号ＮＯＦＦを示している。
【００４９】
ＰＭＯＳ（ＱＰ１），ＮＭＯＳ（ＱＮ１）の各ゲートには、ＰＷＭコントローラ３０からＰＷＭ信号として高周波パルスＳＨ，ＳＬが供給され、各ＭＯＳトランジスタは該高周波パルスＳＨ，ＳＬにて交互にオン，オフされる。図２（ｃ）に示すようにＰＭＯＳ（ＱＰ１）がオンし、ＮＭＯＳ（ＱＮ１）がオフしている期間には、電源からの直流電圧ＶＩＮ（＝ＶＤＤ）に基づいた負荷電流がコイルＬ１を介して安定化容量Ｃ０に充電されるので、中間ノード電位ＶＭＡは直流電圧ＶＩＮ（＝ＶＤＤ）となり、ＰＭＯＳ（ＱＰ１）がオフしＮＭＯＳ（ＱＮ１）がオンすると、中間ノード電位ＶＭＡは基準電位ＶＳＳ（＝ＧＮＤ）より若干低いレベルにまで降下した後上昇し、ＶＳＳレベルとＰ点にて交差し、更に上昇してＶＳＳ（＝ＧＮＤ）を越えたレベルにまで上昇する。
【００５０】
ＰＭＯＳ（ＱＰ１）のオフ期間におけるＶＭＡの電圧変化は、図３に示すようになっており、ＰＭＯＳ（ＱＰ１）のオフ期間にＮＭＯＳ（ＱＮ１）がオンした後のＮＭＯＳオン期間Ｔ２においてはＶＳＳレベルより低い電位にアンダーシュートしそのアンダーシュートが戻った後ＶＳＳレベルを越えて上昇している。そして、ＰＭＯＳ（ＱＰ１）がオンしている期間Ｔ１においては、中間ノード電圧ＶＭＡはＶＩＮ（＝ＶＤＤ）一定を保持している。
【００５１】
検出回路３１は、その検出信号ＮＯＦＦとして、図４（ａ），（ｂ）に示すように、上記期間Ｔ２において中間ノード電位ＶＭＡが基準電位ＶＳＳレベルより低いときはハイレベル信号（Ｈ）を出力し、ＶＳＳレベルより上昇したときはローレベル信号（Ｌ）を出力する。
【００５２】
出力ドライバ３２は、期間Ｔ２において、図４（ｂ）の検出信号ＮＯＦＦを受けると、図２（ｂ）のパルスＳＬの２点鎖線にて示すパルス幅をＰ点のタイミングでローレベルに落とし、結果として実線にて示すパルス幅に変化させる。これによりＮＭＯＳ（ＱＮ１）のオンする期間は短くなるが、ＮＭＯＳ（ＱＮ１）がオンし続けることによる中間ノードＫ（従って安定化容量Ｃ０）から基準電位ＶＳＳ側に流れる逆方向電流によって発生する電力損失を防止できる効果が大きい。
【００５３】
図５は上記検出回路３１の構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ３の切換えタイミングを示す図である。ここでは、一段のインバータ（３１１）を用いた例を示している。
【００５４】
検出回路３１は、中間ノード電位ＶＭＡの入力端６と、スイッチＳ１，Ｓ２と、結合コンデンサＣ１と、インバータ３１１と、スイッチＳ３と、ナンドゲート３１４と、インバータ３１５と、検出信号ＮＯＦＦの出力端１０と、を有して構成されている。インバータ３１１は、電源電圧ＶＩＮ（＝ＶＤＤ）と基準電位ＶＳＳと同じ電圧を用いて駆動される。スイッチＳ１，Ｓ２はそれぞれ入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３はオンオフ切換えスイッチであってインバータ３１１の入出力端間に並列に接続されている。
【００５５】
入力端６には中間ノード電位ＶＭＡが入力され、期間Ｔ２においてはスイッチＳ１，Ｓ２を介し、更に結合コンデンサＣ１を介してインバータ３１１の入力点ａに供給される。このときスイッチＳ３は開放であるので、入力点ａの信号は反転されてナンド（ＮＡＮＤ）ゲート３１４の一方の入力端に入力し、もう一方の入力端９に与えられている期間Ｔ２を示すハイレベル信号との間でナンド（ＮＡＮＤ）がとられ、さらにインバータ３１５を介して出力端１０に検出信号ＮＯＦＦとして出力される。また、期間Ｔ１においては、結合コンデンサＣ１の入力端はＶＳＳレベルにされ、上記スイッチＳ３はショートされる。
【００５６】
なお、スイッチＳ１は、期間Ｔ１において入力電圧ＶＭＡがＶＩＮ（＝ＶＤＤ）になったときにスイッチＳ１の出力端を介して後段に電源電圧ＶＩＮの影響が及ばないようにスイッチＳ１の出力端をＶＳＳレベル側にしておくために設けてある。
【００５７】
また、上記のナンドゲート３１４，インバータ３１５は、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３１１で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００５８】
端子６に入力される上記中間ノード電位ＶＭＡと、端子７，８に与えられる基準電位ＶＳＳとの一方が、期間Ｔ２，Ｔ１に対応したスイッチＳ１，Ｓ２の切換えに応じて入力され、結合コンデンサＣ１の入力端に加えられることになる。
【００５９】
従って、まず、期間Ｔ１においては、ＶＳＳが入力とされ、インバータ３１１の入出力はショートしているので、インバータ３１１の入力点ａの実行レベルはＶＩＮ／２（＝Ｖｒｅｆ）に収まっている。この状態に設定して、次に図６に示すように期間Ｔ２のタイミングで、ＮＭＯＳ（ＱＮ１）がオンしたところでＶＭＡはアンダーシュートしてＶＳＳより少し低い電圧になる。これがコンデンサＣ１による容量カップリングにてインバータ３１１の入力点ａに伝送されるので、このときのインバータ３１１の入力点ａではしきい値Ｖｒｅｆ（＝ＶＩＮ／２）より低い入力レベルとなり、インバータ３１１の反転出力はハイ（Ｈ）レベル、その後、ＶＭＡがＶｒｅｆより高くなると、インバータ３１１の反転出力はロー（Ｌ）レベルになる。
【００６０】
即ち、期間Ｔ２において、出力端子１０に得られる検出信号ＮＯＦＦは、ＶＳＳレベルに対するＶＭＡの変化に応じて、Ｈレベル→Ｌレベルの変化となって検出される。
【００６１】
図７は上記検出回路３１のもう一つの構成例を示すもので、（ａ）はその回路図、（ｂ）は（ａ）におけるスイッチＳ１〜Ｓ４の切換えタイミングを示す図である。ここでは、二段のインバータ（３１１，３１２）を用いた例を示している。スイッチＳ１，Ｓ２は入力端Ａ，Ｂを有する２入力切換えスイッチであり、スイッチＳ３はオンオフ切換えスイッチである。
【００６２】
図７の例では、図５におけるインバータ３１１の後段に、結合コンデンサＣ２及びインバータ３１２と、及びインバータ３１３をさらに追加したものであり、インバータ３１２の入出力間にはスイッチＳ４を並列に接続している。インバータ３１２は、インバータ３１１と同様に、電源電圧ＶＩＮ（＝ＶＤＤ）と基準電位ＶＳＳと同じ電圧を用いて駆動される。インバータ３１２と前述のナンドゲート３１４との間に接続されたインバータ３１３は、図５の回路と信号極性の整合とるべくを挿入されている。なお、前述のナンドゲート３１４，インバータ３１５については、図５の場合と同様に、期間Ｔ２においてアナログ信号ＶＭＡの変化をインバータ３１１，３１２で２値化した信号を更にディジタル信号化していくために付加されたゲートである。
【００６３】
従って、図７の回路は、インバータ構成を２段としてゲインを稼いだものであり、動作は図５と同様である。
【００６４】
図８は上記出力ドライバ３２の構成例を示す回路図である。
【００６５】
図８において、出力ドライバ３２は、ＰＷＭ回路３３からのＰＷＭ信号が入力される入力端子１１と、検出回路３１からの検出信号ＮＯＦＦ（図４（ｂ）参照）が入力される入力端子１２と、２入力のナンドゲート３２１と、３入力のナンドゲート３２２と、インバータ３２３，３２４，３２５，３２６，３２７と、ＰＭＯＳ（ＱＰ１）のゲート信号となる高周波パルスＳＨを出力する出力端子１３と、ＮＭＯＳ（ＱＮ１）のゲート信号となる高周波パルスＳＬを出力する出力端子１４と、を有して構成されている。
【００６６】
図８の構成によって、出力端子１３，１４には、図２（ａ），（ｂ）にそれぞれ示したような高周波パルスＳＨ，ＳＬが出力される。高周波パルスＳＨがローレベルからハイレベルに立ち上がった後このＳＨの立ち上がりから若干ディレイして高周波パルスＳＬがハイレベルに立ち上がることによってＮＭＯＳ（ＱＮ１）がオンすると、中間ノード電位ＶＭＡは図２（ｃ）のように電源電圧ＶＩＮ（＝ＶＤＤ）から降下し基準電位ＶＳＳを越えてより低い電位にアンダーシュートする。そして、高周波パルスＳＬは、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミング（交点Ｐのタイミング、即ち検出信号ＮＯＦＦの立下りのタイミング）でローレベルにされ、その結果、ＮＭＯＳ（ＱＮ１）がオフして中間ノードＫとＶＳＳ側間の接続が断となる。これによって、中間ノードＫからＶＳＳ側に向って電流が流れて電力が消費されるのを防ぐことができる。
【００６７】
以上述べた第１の実施の形態によれば、ＣＭＯＳインバータ回路において、ＰＭＯＳ（ＱＰ１）がオフした後、ＮＭＯＳ（ＱＮ１）がオンして中間ノードＫの電位ＶＭＡが下降し基準電位ＶＳＳより低い電位にまでアンダーシュートし、該アンダーシュートがら基準電位ＶＳＳまで戻って来たらそれをトリガにしてＮＭＯＳ（ＱＮ１）をオフにする〔即ちＮＭＯＳ（ＱＮ１）のゲート電圧をローレベルにする〕ことによって、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳレベルを越えたときに中間ノードＫ側からＶＳＳ側に電流が流れて電力消費するのを防止できるとともに、中間ノード電位ＶＭＡがアンダーシュートから戻って基準電位ＶＳＳレベルを越えるタイミングを所定のしきい値を有するインバータ回路を用いて高速に検出することができ、遅延なく速やかにＮＭＯＳ（ＱＮ１）をオフさせることができる。従って、負荷電流が変動することによって中間ノード電位ＶＭＡがアンダーシュートから基準電位ＶＳＳレベルに戻るゼロ点位置が変動した場合（後述する）であっても、確実に中間ノード電位ＶＭＡが基準電位ＶＳＳレベルを越えるタイミングを検出でき、正確かつ高速な動作が可能となる。
【００６８】
ところで、ＰＭＯＳ（ＱＰ１）のオフ期間におけるＶＭＡの電圧変化の仕方は、出力端子４に接続される負荷（図示せず）の大小（即ち負荷電流の大小）に応じて相違し、負荷の大小に応じてＶＭＡがＶＳＳレベルと交差する点（以下、ゼロ点位置という）Ｐが右或いは左に移動する。即ち、図９（ａ）の３本の右上がりの線にて示されるようにＶＳＳレベルと交差する電圧変化部分（期間Ｔ２）が、軽い負荷の場合は高いレベルの変化線（Ｐ１を含む線）に、重い負荷の場合には低いレベルの変化線（Ｐ２を含む線）になる。なお、Ｐ０を含む変化線は、軽負荷と重負荷の中間の負荷の場合を示している。Ｐ点における電位変化を検出した後にＮＭＯＳのゲートパルスＳＬの幅を制御する図１の構成では、ＶＭＡはＰ点以降急激に上昇する波形となる。
【００６９】
従って、ゼロ点位置Ｐ（例えばＰ０，Ｐ１，Ｐ２）を検出して、そのゼロ点位置の検出信号ＮＯＦＦ’（図９（ｂ）参照）に基づいて電流帰還信号を生成しエラーアンプ４０に対して帰還をかければ、急激な負荷の変動に対しても速い応答でフィードバック制御を行うことが可能となる。或いは、ゼロ点位置Ｐ（ＶＳＳレベルとの交差点）を検出する代わりに、図９（ａ）に示したＰＭＯＳ（ＱＰ１）のオフ期間における時間Ｔ１１，Ｔ１２の比を算出することで負荷の大小を検出してもよい。
【００７０】
図１０は本発明の第２の実施の形態の電源回路の構成を示している。
【００７１】
本実施の形態は、主要部分は図１の実施の形態と同様な構成を有しており、図１と異なる点のみ説明する。図１と同一部分には同一符号を付してある。
【００７２】
図１０では、負荷電流の変化を検出して、これに基づいてＰＷＭ回路に帰還をかける電流帰還制御の手段として、図１における検出回路３１の検出結果〔図４（ｂ）のＮＯＦＦ〕に基づいて上述したゼロ点位置を検出する〔図９（ｂ） の検出信号ＮＯＦＦ’を得る〕ことで負荷電流の大小を検出し、エラーアンプ４０を介してＰＷＭ回路３３に電流帰還をかけるようにしたものである。
【００７３】
図１０で図１と異なる点は、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンした時に、中間ノード電位ＶＭＡが電源電圧ＶＩＮ（＝ＶＤＤ）から降下し基準電位ＶＳＳを越えてより低い電位にアンダーシュートし、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミング（ゼロ点位置）を検出し〔或いは、前述したように図９（ａ）に示したＰＭＯＳ（ＱＰ１）のオフ期間における時間Ｔ１１とＴ１２の時間比を検出してもよい〕、少なくともこのゼロ点位置検出信号ＮＯＦＦ’を出力する検出回路３１Ａを設けたことと、このゼロ点位置検出信号ＮＯＦＦ’に基づいて負荷の大小に応じた電流帰還信号を生成する電流帰還回路５０を設けたことである。これにより、図１の電源回路は、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなる。
【００７４】
或いは、上記電流帰還回路５０は、ゼロ点位置検出信号ＮＯＦＦ’を用いて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行う機能を有したものであっても良い。これにより、図１の電源回路は、負荷電流が所定値を越えた場合にのみ電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなり、簡易な帰還制御を実現することができる。
【００７５】
更に、前記検出回路３１Ａは、図１における検出回路３１と同じ機能をさらに備えたものであっても良い。即ち、前記検出回路３１Ａは、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ１）がオンした時に、前記中間ノードＫの電位ＶＭＡがＶＳＳレベルより一旦低いレベルにアンダーシュートした後そのアンダーシュートが戻ってＶＳＳレベルより上昇したことを検出し、検出信号ＮＯＦＦ（図４（ｂ）参照）を出力する一方、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶＳＳに戻ったタイミングを検出し、ゼロ点位置検出信号ＮＯＦＦ’を出力するものであっても良い。これにより、図１０の電源回路は、ＮＭＯＳ（ＱＮ１）のオン時に、出力ドライバ３２を制御してＮＭＯＳ（ＱＮ１）をオフして電力消費を抑える機能と、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能（或いは負荷電流が所定値を越えた場合にのみた電流帰還信号を生成してレギュレータ出力の変動を抑える機能）と、の両方の機能を有したものとなる。
【００７６】
上記電流帰還回路５０は、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’を用いてＰＳＷ／ＮＳＷ信号（図１２（ｃ），（ｄ）参照）を生成する図１１に示すような第１の回路５１と、そのＰＳＷ／ＮＳＷ信号（図１２（ｃ），（ｄ）参照）を用いて、負荷電流の変化を検出する図１３に示すような第２の回路５２とを備えて構成されている。
【００７７】
図１１に示す第１の回路５１は、前記ＰＷＭ回路３３からのＰＷＭ信号（高周波パルスＳＨとほぼ同じ信号）を入力する入力端子１５と、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’〔図９（ｂ）参照〕を入力する入力端子１６と、２つの２入力ノア（ＮＯＲ）ゲート５１１，５１２と、２入力ナンドゲート５１３と、インバータ５１４と、インバータ５１５と、ＰＭＯＳ（ＱＰ１）のオフ期間の開始からゼロ点位置までの期間を示すＰＳＷ信号を出力する出力端子１７と、ゼロ点位置からＰＭＯＳ（ＱＰ１）のオフ期間の終了までの期間を示すＮＳＷ信号を出力する出力端子１８と、を備えて構成されている。上記ノア（ＮＯＲ）ゲート５１１，５１２は、互いにその出力を他のノアゲートの入力として帰還しており、Ｒ−Ｓ ＮＯＲラッチを構成している。
【００７８】
図１２は、ＣＭＯＳインバータ回路へ入力するスイッチングパルスＳＨ，ＳＬと、図１１の回路５１にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャートである。図１２（ａ），（ｂ）は図２（ａ），（ｂ）と同様の波形を示しており、ゼロ点位置ＰにおいてパルスＳＬがローレベルに落ちた状態となっている。図１２（ｃ）はパルスＳＨの立ち上がり点からゼロ点位置Ｐまでの期間がローレベルで、その他の期間がハイレベルを有するＰＳＷ信号を示し、図１２（ｄ）はゼロ点位置ＰからパルスＳＨの立ち下がり点までの期間がハイレベルで、その他の期間がローレベルを有するＮＳＷ信号を示している。
【００７９】
図１３に示す回路５２は、直流電圧ＶＩＮ（＝電源電圧ＶＤＤ）が供給される入力端子１９と、図１１の回路５１からのＰＳＷ信号〔図１２（ｃ）参照〕が入力する入力端子２０と、図１１の回路５１からのＮＳＷ信号〔図１２（ｄ）参照〕が入力する入力端子２１と、基準電位ＶＳＳが供給される入力端子２２と、定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ２），ＰＭＯＳ（ＱＰ３）と、ＰＭＯＳ（ＱＰ２）と共に定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ４）と、定電流源Ｑ０と、定電流回路（カレントミラー）を構成するＮＭＯＳ（ＱＮ２），ＮＭＯＳ（ＱＮ４）と、上記ＰＭＯＳ（ＱＰ４）と上記ＮＭＯＳ（ＱＮ４）との間に直列に接続されたＰＭＯＳ（ＱＰ５）とＮＭＯＳ（ＱＮ３）で形成されたＣＭＯＳインバータと、このＣＭＯＳインバータのＰＭＯＳとＮＭＯＳの直列接続点とＶＳＳライン間に接続された抵抗Ｒ１，コンデンサＣ３から成る積分回路と、この積分回路の出力を入力とし、ＶＩＮラインとＶＳＳライン間に直列に接続されたＰＭＯＳ（ＱＰ６）とＮＭＯＳ（ＱＮ５）で形成された出力段のＣＭＯＳインバータと、ＰＭＯＳ（ＱＰ６）とＮＭＯＳ（ＱＮ５）の共通ドレインに接続され、負荷の大小に対応したパルス幅の電流帰還信号をエラーアンプ４０に出力するための出力端子２３と、を備えて構成されている。
【００８０】
以上述べた第２の実施の形態によれば、図１６の従来例の回路のように電流検出用抵抗が不要となり、大きな抵抗部品増を防ぎ、検出用抵抗の電力損失による効率低下を防ぐことができる。
【００８１】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００８２】
尚、以上述べた実施の形態では、ハイサイドトランジスタをＰＭＯＳ、ローサイドトランジスタをＮＭＯＳとしたＣＭＯＳ集積回路について説明したが、本発明はこれに限定されず、ハイサイド，ローサイドの両トランジスタともＮＭＯＳとしパルスＳＨを反転させる構成としても良く、またハイサイド，ローサイドの両トランジスタともＰＭＯＳとしパルスＳＬを反転させる構成としても良い。
【００８３】
【発明の効果】
以上述べたように本発明によれば、ＣＭＯＳ集積回路を用いた同期整流方式の電源回路において、電力消費の低減と、部品増や効率低下を伴うことなく負荷変動に対する高速応答が可能な電源回路を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の電源回路の構成を示す図。
【図２】図１におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図３】図２（ｃ）を拡大して示す拡大図。
【図４】基準電位ＶＳＳ及び中間ノード電位ＶＭＡと、検出回路の検出信号ＮＯＦＦとの関係を示すタイミングチャート。
【図５】検出回路の構成例を示す図。
【図６】図５における検出信号ＮＯＦＦを示す図。
【図７】検出回路の他の構成例を示す図。
【図８】出力力ドライバの構成例を示す回路図。
【図９】中間ノード電圧ＶＭＡの変化と負荷の大小との関係、及びゼロ点位置検出信号を示す図。
【図１０】本発明の第２の実施の形態の電源回路の構成を示す図。
【図１１】図１０における電流帰還回路を構成する第１の回路を示す回路図。
【図１２】ＣＭＯＳインバータ回路へ入力するＰＷＭ信号ＳＨ，ＳＬと、図１１の回路にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャート。
【図１３】図１０における電流帰還回路を構成する第２の回路を示す回路図。
【図１４】従来の電源回路の構成を示す図。
【図１５】図１４におけるＰＷＭ信号ＳＨ，ＳＬ及び中間ノード電位ＶＭＡの変化を示すタイミングチャート。
【図１６】他の従来例の電源回路の構成を示す図。
【符号の説明】
１…電源入力端子
２…基準電位入力端子
４…出力端子
３１，３１Ａ…検出回路
３２…出力ドライバ（ＰＷＭ手段）
３３…ＰＷＭ回路（ＰＷＭ手段）
４０…エラーアンプ（誤差検出手段）
５０…電流帰還回路
ＱＰ１…ＰＭＯＳ（Ｐチャンネルトランジスタ）
ＱＮ１…ＮＭＯＳ（Ｎチャンネルトランジスタ）
Ｌ１…整流用コイル
Ｃ０…安定化容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power supply circuit, and more particularly to a power supply circuit capable of reducing power consumption and responding quickly to load fluctuations in a synchronous rectification type power supply integrated circuit using a CMOS integrated circuit.
[0002]
[Prior art]
In recent years, mobile devices such as mobile phones have become widespread, and the opportunity to drive a circuit serving as a load with a battery has increased, and it is indispensable that the power consumption of a power supply circuit is small. In addition, it is indispensable for the power supply circuit to be able to respond to load fluctuations at high speed.
[0003]
In particular, with the widespread use of electronic devices using integrated circuits, a stabilized DC power source with low voltage and low power consumption is required.
[0004]
If the power supply is stabilized by switching on and off the transistor in accordance with the load and input fluctuations, the power consumption is wasted, so that the efficiency of the power supply becomes very good. In other words, the power supply can be stabilized by changing the on-period (or on-duty) of the transistor. As such an efficient power supply circuit, there is a synchronous rectification type switching regulator using a CMOS integrated circuit.
[0005]
A CMOS integrated circuit is configured by combining two types of MOS transistors, an N-channel transistor (hereinafter abbreviated as NMOS) and a P-channel transistor (hereinafter abbreviated as PMOS). It has become mainstream.
[0006]
FIG. 14 shows a configuration of a synchronous rectification type switching regulator using a CMOS integrated circuit.
[0007]
In FIG. 14, the power supply circuit has a PMOS (QP1) which is a high side transistor and an NMOS (QN1) which is a low side transistor, and is a synchronous rectification type CMOS inverter circuit which alternately turns on and off and outputs a DC voltage VOUT. And an error amplifier 63 for obtaining an error signal by comparing the output voltage of the CMOS inverter circuit with a reference voltage value of a reference voltage source E, and controlling the pulse width of the PWM signal based on the error signal, whereby the CMOS inverter And a PWM circuit 61 for controlling the output of the circuit to be constant.
[0008]
The PWM circuit 61 outputs high-frequency (for example, 1 MHz) pulses SH and SL having appropriate pulse widths substantially synchronized with each other as PWM signals, and applies them to the gates of the PMOS (QP1) and NMOS (QN1). The high frequency pulses SH and SL are pulses as shown in FIGS. 15 (a) and 15 (b). The PMOS (QP1) and NMOS (QN1) are connected between a terminal 24 to which a DC voltage VIN (= power supply voltage VDD, for example 4V) is supplied as an input voltage and a terminal 25 to which a reference potential VSS (for example 0.3V) is applied. Each transistor is connected in series with a common drain D, and each transistor is alternately turned on and off by the substantially synchronized high-frequency pulses SH and SL, whereby an intermediate node K as a connection point is connected to the intermediate node K shown in FIG. An AC voltage VMA as shown in (c) is generated. When the NMOS (QN1) is turned on while the PMOS (QP1) is turned off, the intermediate node potential VMA once undershoots to a potential lower than the reference potential VSS, returns from the undershoot, and reaches the VSS level at the point P. After crossing, it has risen above the VSS level.
[0009]
Note that the gate pulse SL supplied to the gate of the NMOS (QN1) in FIGS. 15A and 15B is slightly delayed with respect to the gate pulse SH of the PMOS (QP1). Is turned off and the other NMOS (QN1) is turned on so that the PMOS and NMOS are turned on at the same time so that no through current flows from the power supply VIN side to the reference potential VSS side. is there. In addition, a Schottky diode SD is connected between the source and drain of the NMOS (QN1) to perform NMOS overvoltage protection and backup of power supply when the NMOS is off.
[0010]
A rectifying coil L1 and a stabilizing capacitor C0 are connected in series between the intermediate node K and a terminal 25 for supplying a reference potential VSS, and the output terminal 27 connected to the series connection point is smoothed by the stabilizing capacitor C0. DC voltage VOUT is output. Then, the output voltage VOUT is fed back to the negative terminal of the error amplifier 63 via the feedback line, and compared with the reference voltage value of the reference voltage source E connected to the terminal 28 that supplies the reference potential VSS. The error output as a comparison result of the error amplifier 63 is supplied to the PWM circuit 61, and the pulse width of the PWM signal generated by the PWM circuit 61 is controlled by the error output. By this feedback control, an output voltage VOUT (for example, 1.5 V) supplied to a load (not shown) is controlled to be always constant.
[0011]
On the other hand, when the load of the regulator output VOUT changes abruptly, the switching regulator must also perform PWM (Pulse Width Modulation, pulse width modulation) control according to the load. In general, when feedback from the output voltage VOUT is applied, the response is low. For this reason, load responsiveness is enhanced by performing control by changing the load current. In general, a current change is monitored by inserting a resistor or the like in an external regulator output stage.
[0012]
For example, as shown in FIG. 16, a current detection resistor RS is inserted between the coil L1 and the output terminal 27, and the potential difference between both ends of the resistor RS is amplified by the amplifier 62 and fed back to the negative terminal of the error amplifier 63. To do. Alternatively, the current detection resistor RS is inserted between the source S of the PMOS (QN1) and the terminal 24 of the DC voltage VIN, and the potential difference between both ends of the resistor RS is fed back.
[0013]
[Problems to be solved by the invention]
By the way, in the power supply circuit of FIG. 14, the waveform of the voltage VMA at the intermediate node K of the PMOS (QP1) and NMOS (QN1) during operation is as shown in FIG. PMOS (QP 1) Is off, the NMOS (QN1) is turned on, and power is supplied from the NMOS side to the load. At this time, the potential of the intermediate node voltage VMA becomes lower than the reference potential VSS level, and a current flows from the reference potential VSS side to the intermediate node K side (that is, the load side).
[0014]
However, for low current consumption, ie light load, NMOS (QN 1) Is turned on, the intermediate node potential VMA returns from the undershoot and rises above the reference potential VSS, and a current flows from the intermediate node K toward VSS (that is, the current flows backward). There is a problem of power consumption. This is why NMOS (QN 1) Must be turned off.
[0015]
On the other hand, the load responsiveness is improved by performing the PWM control by the change of the load current. However, when the current change is monitored by inserting a resistor or the like in the external regulator output stage, the resistance is increased by inserting the resistor. There is a problem that the number of parts greatly increases and the efficiency is reduced due to resistance loss.
[0016]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a power supply circuit capable of high-speed response to load fluctuations without reducing power consumption and increasing the number of components or reducing efficiency in a synchronous rectification type power supply circuit or the like.
[0017]
[Means for Solving the Problems]
A power supply circuit according to the present invention has a P-channel transistor and an N-channel transistor connected in series between a power supply voltage and a reference potential, and is alternately turned on and off by a PWM signal input to the gate of each transistor. A period of which is controlled and a CMOS inverter circuit capable of outputting a DC voltage to a load via a stabilizing capacitor; and when the N-channel transistor is turned on during an off-period of the P-channel transistor, A detection circuit for outputting a detection signal indicating that the undershoot has exceeded the reference potential after the potential at the connection point of the N-channel transistor (intermediate node potential) has undershooted to a level lower than the reference potential; The output of the CMOS inverter circuit is a predetermined reference An error detection means for obtaining an error signal by comparing with the pressure value, and a PWM signal whose pulse width is controlled by the error signal is generated and supplied to each gate of the CMOS inverter circuit, which is supplied to the CMOS inverter circuit PWM means for controlling the PWM signal supplied to the gate of the N channel transistor among the PWM signals to be controlled by the detection signal of the detection circuit to turn off the ON state of the N channel transistor.
[0018]
According to such a configuration of the present invention, in the CMOS inverter circuit section, after the P-channel transistor is turned off, the N-channel transistor is turned on, the intermediate node potential is lowered and undershoots to a potential lower than the reference potential, When the undershoot returns to the reference potential, the N-channel transistor is forcibly turned off (that is, the gate voltage of the N-channel transistor is set to the low level), so that the intermediate node potential returns from the undershoot to the reference potential level. Therefore, it is possible to prevent current from flowing from the intermediate node side to the reference potential side to consume power.
[0019]
In the present invention, the detection circuit can selectively switch the intermediate node potential and the reference potential, and selects and outputs the intermediate node potential while the N-channel transistor is on. A first switch, a coupling capacitor connected in series to the output terminal of the first switch, a series connection to the output terminal of the coupling capacitor, and using the same voltage as the power supply voltage and the reference potential An inverter that is driven and inputs and inverts the intermediate node potential and outputs it as a detection signal while the N-channel transistor is on, and is connected in parallel to the input / output terminal of the inverter. A second switch that is on during the on period and off during the period when the N-channel transistor is on; Preferably having a.
[0020]
According to such a configuration, the timing at which the intermediate node potential returns from the undershoot and rises above the reference potential can be detected at high speed using the inverter circuit, and the N-channel transistor can be quickly turned off without delay. Can be made. Therefore, even when the timing at which the intermediate node potential returns from the undershoot to the reference potential (zero point position) fluctuates due to the change in the load current, the timing can be detected reliably and accurately and quickly. Operation becomes possible.
[0021]
The power supply circuit according to the present invention includes a P-channel transistor and an N-channel transistor connected in series between a power supply voltage and a reference potential, and is alternately turned on and off by a PWM signal input to the gate of each transistor. A CMOS inverter circuit capable of outputting a DC voltage to a load via a stabilizing capacitor, and a P channel transistor when the N channel transistor is turned on during an off period of the P channel transistor. And the timing at which the undershoot returns to the reference potential after the potential at the connection point of the N channel transistor undershoots to a level lower than the reference potential (zero point position), and at least indicates this zero point position. A detection circuit for outputting a detection signal, and the zero point position; A current feedback circuit that generates a current feedback signal according to the magnitude of the load current based on the detected signal, error detection means for comparing the current feedback signal with a predetermined reference voltage value to obtain an error signal, and the error signal PWM means for generating a PWM signal having a controlled pulse width and supplying the PWM signal to each gate of the CMOS inverter circuit.
[0022]
According to such a configuration of the present invention, a current detection resistor is not required as in the conventional circuit, and an increase in large resistance components can be prevented, and power loss (decrease in efficiency) in the detection resistor can be prevented. .
[0023]
Furthermore, the power supply circuit according to the present invention has a P-channel transistor and an N-channel transistor connected in series between a power supply voltage and a reference potential, and is alternately turned on and off by a PWM signal input to the gate of each transistor. A CMOS inverter circuit capable of outputting a DC voltage to a load via a stabilizing capacitor, and a P channel transistor when the N channel transistor is turned on during an off period of the P channel transistor. And a first detection signal indicating that the undershoot exceeds the reference potential after the potential at the connection point of the N channel transistor undershoots to a level lower than the reference potential. After undershooting to a level lower than the reference potential A detection circuit for detecting a timing (zero point position) at which the shooter returns to the reference potential and outputting at least a second detection signal indicating the zero point position; and a second detection signal indicating the zero point position. A current feedback circuit that generates a current feedback signal according to the magnitude of the load current, an error detection means for obtaining an error signal by comparing the current feedback signal with a predetermined reference voltage value, and a pulse width controlled by the error signal The generated PWM signal is supplied to each gate of the CMOS inverter circuit, and among the PWM signals supplied to the CMOS inverter circuit, the PWM signal supplied to the gate of the N-channel transistor is And PWM means for controlling the ON state of the N-channel transistor to be turned off by controlling with the detection signal of 1.
[0024]
According to such a configuration of the present invention, in the MOS inverter circuit portion, after the P-channel transistor is turned off, the N-channel transistor is turned on, the intermediate node potential is lowered, and undershoots to a potential lower than the reference potential. When the undershoot returns to the reference potential, the N-channel transistor is forcibly turned off (that is, the gate voltage of the N-channel transistor is set to the low level), so that the intermediate node potential returns from the undershoot to the reference potential level. Therefore, it is possible to prevent current from flowing from the intermediate node side to the reference potential side to consume power. Furthermore, unlike the conventional circuit, a current detection resistor is not required, and an increase in large resistance components can be prevented, and power loss (decrease in efficiency) in the detection resistor can be prevented.
[0025]
Furthermore, the power supply circuit according to the present invention has a high-side transistor and a low-side transistor connected in series between a power supply voltage and a reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period And a DC-DC conversion circuit capable of outputting a DC voltage to a load via a stabilizing capacitor, and when the low-side transistor is turned on during an off period of the high-side transistor, the high-side transistor and the A detection circuit that outputs a detection signal indicating that the intermediate node potential has exceeded the reference potential after the intermediate node potential at the connection point of the low-side transistor undershoots to a level lower than the reference potential; and the DC -Among the PWM signals supplied to the DC conversion circuit, the low side A PWM signal supplied to the gate of the register is controlled by a detection signal of the detection circuit, in which anda PWM means for turning off the ON state of the low side transistor.
[0026]
According to such a configuration of the present invention, in the DC-DC conversion circuit unit, after the high-side transistor is turned off, the low-side transistor is turned on, the intermediate node potential is lowered and undershoots to a potential lower than the reference potential, When the undershoot returns to the reference potential, the low side transistor is forcibly turned off (that is, the gate voltage of the low side transistor is set to the low level), so that the intermediate node potential returns from the undershoot and the reference potential level is lowered. It is possible to prevent the current from flowing from the intermediate node side to the reference potential side and consuming power when exceeding the power consumption.
[0027]
Furthermore, the power supply circuit according to the present invention has a high-side transistor and a low-side transistor connected in series between a power supply voltage and a reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period And a DC-DC conversion circuit capable of outputting a DC voltage to a load via a stabilizing capacitor, and when the low-side transistor is turned on during an off period of the high-side transistor, the high-side transistor and the A detection circuit that outputs a detection signal indicating that the intermediate node potential has exceeded the reference potential after the intermediate node potential at the connection point of the low-side transistor undershoots to a level lower than the reference potential; and the DC -The output of the DC conversion circuit is compared with a predetermined reference voltage value to obtain an error signal A difference detection means and a PWM signal whose pulse width is controlled by the error signal are generated and supplied to each gate of the DC-DC conversion circuit. Of the PWM signals supplied to the DC-DC conversion circuit, PWM means for controlling the PWM signal supplied to the gate of the low-side transistor with the detection signal of the detection circuit to turn off the on-state of the low-side transistor.
[0028]
According to such a configuration of the present invention, in the DC-DC conversion circuit unit, after the high-side transistor is turned off, the low-side transistor is turned on, the intermediate node potential is lowered and undershoots to a potential lower than the reference potential, When the undershoot returns to the reference potential, the low side transistor is forcibly turned off (that is, the gate voltage of the low side transistor is set to the low level), so that the intermediate node potential returns from the undershoot and the reference potential level is lowered. It is possible to prevent the current from flowing from the intermediate node side to the reference potential side and consuming power when exceeding the power consumption.
[0029]
In the present invention, the detection circuit can selectively switch the intermediate node potential and the reference potential, and selects and outputs the intermediate node potential while the low-side transistor is on. A first switch, a coupling capacitor connected in series to the output end of the first switch, and a series connected to the output end of the coupling capacitor, driven using the same voltage as the power supply voltage and the reference potential The intermediate node potential is input and inverted while the low side transistor is on, and is output as a detection signal and connected in parallel to the input / output terminal of the inverter, and the high side transistor is turned on. A second switch that is on during a period during which the low side transistor is on and is off during a period during which the low-side transistor is on. Rukoto is preferable.
[0030]
According to such a configuration, the timing at which the intermediate node potential returns from the undershoot and rises above the reference potential can be detected at high speed using the inverter circuit, and the low-side transistor is quickly turned off without delay. be able to. Therefore, even when the timing at which the intermediate node potential returns from the undershoot to the reference potential (zero point position) fluctuates due to the change in the load current, the timing can be detected reliably and accurately and quickly. Operation becomes possible.
[0031]
Furthermore, the power supply circuit according to the present invention has a high-side transistor and a low-side transistor connected in series between a power supply voltage and a reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period And a DC-DC conversion circuit capable of outputting a DC voltage to a load via a stabilizing capacitor, and when the low-side transistor is turned on during an off period of the high-side transistor, the high-side transistor and the Detects the timing (hereinafter referred to as zero point position) at which the undershoot returns to the reference potential after the potential at the connection point of the low-side transistor has undershooted to a level lower than the reference potential, and at least indicates this zero point position. A detection circuit for outputting a signal, and a detection signal indicating the zero point position A current feedback circuit that generates a current feedback signal according to the magnitude of the load current, an error detection means for obtaining an error signal by comparing the current feedback signal with a predetermined reference voltage value, and a pulse width controlled by the error signal PWM means for generating the supplied PWM signal and supplying the PWM signal to each gate of the DC-DC conversion circuit.
[0032]
According to such a configuration of the present invention, a current detection resistor is not required as in the conventional circuit, and an increase in large resistance components can be prevented, and power loss (decrease in efficiency) in the detection resistor can be prevented. .
[0033]
Furthermore, the power supply circuit according to the present invention has a high-side transistor and a low-side transistor connected in series between a power supply voltage and a reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period And a DC-DC conversion circuit capable of outputting a DC voltage to a load via a stabilizing capacitor, and when the low-side transistor is turned on during an off period of the high-side transistor, the high-side transistor and the After the potential at the connection point of the low-side transistor undershoots to a level lower than the reference potential, a first detection signal indicating that the undershoot exceeds the reference potential is output, while the first detection signal is output from the reference potential. After undershooting to a low level, the undershoot A detection circuit that detects the timing of returning to the potential (hereinafter, zero point position) and outputs at least a second detection signal indicating the zero point position, and a load based on the second detection signal indicating the zero point position A current feedback circuit for generating a current feedback signal corresponding to the magnitude of the current; an error detection means for obtaining an error signal by comparing the current feedback signal with a predetermined reference voltage value; and a PWM whose pulse width is controlled by the error signal A signal is generated and supplied to each gate of the DC-DC conversion circuit. Among PWM signals supplied to the DC-DC conversion circuit, a PWM signal supplied to the gate of the low-side transistor is And PWM means for controlling the on-state of the low-side transistor to be turned off by controlling with a detection signal of 1.
[0034]
According to such a configuration of the present invention, in the DC-DC conversion circuit unit, after the high-side transistor is turned off, the low-side transistor is turned on, the intermediate node potential is lowered and undershoots to a potential lower than the reference potential, When the undershoot returns to the reference potential, the low-side transistor is forcibly turned off (ie, the low-side gate voltage is set to the low level), so that the intermediate node potential returns from the undershoot and exceeds the reference potential level. It is possible to prevent current from flowing from the intermediate node side to the reference potential side and consuming power. Furthermore, unlike the conventional circuit, a current detection resistor is not required, and an increase in large resistance components can be prevented, and power loss (decrease in efficiency) in the detection resistor can be prevented.
[0035]
In the present invention, it is preferable that the current feedback circuit performs current feedback by generating a current feedback signal only when the load current is larger than a predetermined value based on the detection signal indicating the zero point position.
[0036]
According to such a configuration, the current feedback signal is generated only when the load current exceeds a predetermined value and the function of suppressing the fluctuation of the regulator output is provided, and simple feedback control can be realized.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the invention will be described with reference to the drawings.
[0038]
FIG. 1 shows the configuration of a power supply circuit according to the first embodiment of the present invention. This embodiment shows a configuration of a synchronous rectification type switching regulator using a CMOS integrated circuit as an efficient stabilized DC power supply.
[0039]
In FIG. 1, the power supply circuit has a PMOS (QP1) as a high-side transistor and an NMOS (QN1) as a low-side transistor, and alternately turns on and off to output a DC voltage VOUT. And an error amplifier 40 for obtaining an error signal by comparing the output voltage of the CMOS inverter circuit with a reference voltage value of a reference voltage source E, and controlling the pulse width of the PWM signal based on the error signal, whereby the CMOS inverter And a PWM controller 30 for controlling the output of the circuit to be constant. The CMOS inverter circuit constitutes a DC-DC conversion circuit that receives the DC voltage VIN, converts it to an appropriate DC voltage VOUT, and outputs it.
[0040]
The CMOS inverter circuit includes a terminal 1 to which a DC voltage VIN (= power supply voltage VDD, for example, 4V) as an input voltage is supplied and a terminal 2 to which a reference potential VSS (= ground potential GND, for example, 0.3V) is applied. Between the transistors, PMOS (QP1) and NMOS (QN1) are connected in series with a common drain D. The source of the PMOS (QP1) is connected to the terminal 1, and the source of the NMOS (QN1) is connected to the terminal 2.
[0041]
High frequency pulses SH and SL are supplied as PWM signals from the PWM controller 30 to the gates of the PMOS (QP1) and NMOS (QN1), and the transistors are alternately turned on and off by the high frequency pulses SH and SL. As a result, an AC voltage VMA is generated at the intermediate node K which is a connection point between the two transistors.
[0042]
As shown in FIGS. 2A and 2B, the gate pulse SL of the NMOS (QN1) is slightly delayed with respect to the gate pulse SH of the PMOS (QP1), so that the PMOS (QP1) is surely turned off. Then, the other NMOS (QN1) is turned on to prevent a through current from flowing from the power supply VIN side to the reference potential VSS side by simultaneously turning on the PMOS and NMOS. In addition, a Schottky diode SD is connected between the source and drain of the NMOS (QN1) to perform overvoltage protection of the low-side NMOS and backup of power supply when the NMOS is off.
[0043]
A rectifying coil L1 and a stabilizing capacitor C0 are connected in series between the intermediate node K where the AC voltage VMA is generated and the terminal 3 to which the reference potential VSS is applied, and the output terminal 4 connected to the series connection point. DC voltage VOUT (for example, 1.5 V) smoothed by the stabilization capacitor C0 is output to a load (not shown).
[0044]
The output DC voltage VOUT is fed back to the negative terminal of the error amplifier 40 via a feedback line, and is compared with the reference voltage value of the reference voltage source E connected to the terminal 5 to which the reference potential VSS is applied.
[0045]
An error (error) voltage, which is a comparison result of the error amplifier 40, is supplied to the PWM controller 30, and the pulse width of the PWM signal generated by the PWM circuit 33 is controlled by the error voltage.
[0046]
The PWM controller 30 generates a PWM signal whose pulse width is controlled based on the error output of the error amplifier 40, and the NMOS (QN1) is on while the PMOS (QP1) is off. Sometimes, the detection circuit 31 outputs the detection signal NOFF by detecting that the potential VMA of the intermediate node K undershoots to a potential lower than the VSS level, then returns from the undershoot, reaches the VSS level, and further rises. Of the PWM signals SH and SL supplied to the CMOS inverter circuit, the pulse width of the PWM signal SL related to on / off of the NMOS (QN1) is controlled by the detection signal NOFF, and the NMOS is turned off during the off period of the PMOS (QP1). When (QN1) is on, turn off the NMOS (QN1) And it is configured to include an output driver 32 which performs control of, a. Note that the PWM circuit 33 and the output driver 32 constitute PWM means.
[0047]
Next, the circuit operation of FIG. 1 will be described with reference to FIGS.
[0048]
2 is a timing chart showing changes in the PWM signals SH and SL and the intermediate node potential VMA in FIG. 1. FIG. 2A shows the PWM signal SH, FIG. 2B shows the PWM signal SL, and FIG. 2C shows the intermediate node potential VMA. Each is shown. FIG. 3 is an enlarged view showing FIG. FIG. 4 is a timing chart showing the relationship between the reference potential VSS and the intermediate node potential VMA and the detection signal NOFF of the detection circuit 31, and FIG. 4A is a reference when the NMOS is on while the PMOS is off. A change state of the intermediate node potential VMA with respect to the potential VSS (when lightly loaded) is shown, and (b) shows a detection signal NOFF generated by the detection circuit 31 based on VMA and VSS.
[0049]
High frequency pulses SH and SL are supplied as PWM signals from the PWM controller 30 to the gates of the PMOS (QP1) and NMOS (QN1), and the MOS transistors are alternately turned on and off by the high frequency pulses SH and SL. . As shown in FIG. 2C, during the period in which the PMOS (QP1) is turned on and the NMOS (QN1) is turned off, a load current based on the DC voltage VIN (= VDD) from the power supply is passed through the coil L1. Since the stabilization capacitor C0 is charged, the intermediate node potential VMA becomes the DC voltage VIN (= VDD). When the PMOS (QP1) is turned off and the NMOS (QN1) is turned on, the intermediate node potential VMA is changed to the reference potential VSS (= It rises after falling to a level slightly lower than GND), crosses the VSS level at the point P, further rises to a level exceeding VSS (= GND).
[0050]
The voltage change of the VMA during the off period of the PMOS (QP1) is as shown in FIG. 3. In the NMOS on period T2 after the NMOS (QN1) is turned on during the off period of the PMOS (QP1), the voltage change from the VSS level. After undershooting to a low potential and returning to the undershoot, it rises above the VSS level. In the period T1 in which the PMOS (QP1) is on, the intermediate node voltage VMA is kept constant at VIN (= VDD).
[0051]
As shown in FIGS. 4A and 4B, the detection circuit 31 outputs a high level signal (H) as the detection signal NOFF when the intermediate node potential VMA is lower than the reference potential VSS level in the period T2. When the voltage rises above the VSS level, a low level signal (L) is output.
[0052]
When the output driver 32 receives the detection signal NOFF in FIG. 4B during the period T2, the output driver 32 drops the pulse width indicated by the two-dot chain line of the pulse SL in FIG. As a result, the pulse width shown by the solid line is changed. As a result, the period during which the NMOS (QN1) is turned on is shortened, but the power loss caused by the reverse current flowing from the intermediate node K (and hence the stabilization capacitor C0) to the reference potential VSS side due to the NMOS (QN1) being kept on. The effect which can prevent is great.
[0053]
FIGS. 5A and 5B show a configuration example of the detection circuit 31. FIG. 5A is a circuit diagram thereof, and FIG. 5B is a diagram showing switching timings of the switches S1 to S3 in FIG. Here, an example using a single-stage inverter (311) is shown.
[0054]
The detection circuit 31 includes an input terminal 6 for the intermediate node potential VMA, switches S1 and S2, a coupling capacitor C1, an inverter 311, a switch S3, a NAND gate 314, an inverter 315, and an output terminal 10 for the detection signal NOFF. , And is configured. The inverter 311 is driven using the same voltage as the power supply voltage VIN (= VDD) and the reference potential VSS. The switches S1 and S2 are 2-input changeover switches having input ends A and B, respectively. The switch S3 is an on / off changeover switch and is connected in parallel between the input and output ends of the inverter 311.
[0055]
The intermediate node potential VMA is input to the input terminal 6, and is supplied to the input point a of the inverter 311 through the switches S1 and S2 and further through the coupling capacitor C1 in the period T2. Since the switch S3 is open at this time, the signal at the input point a is inverted and input to one input terminal of the NAND gate 314, and the high level indicating the period T2 given to the other input terminal 9 NAND (NAND) is taken between the signal and the level signal, and is further output as a detection signal NOFF to the output terminal 10 via the inverter 315. In the period T1, the input terminal of the coupling capacitor C1 is set to the VSS level, and the switch S3 is short-circuited.
[0056]
Note that the switch S1 sets the output terminal of the switch S1 to VSS so that the power supply voltage VIN does not affect the subsequent stage via the output terminal of the switch S1 when the input voltage VMA becomes VIN (= VDD) in the period T1. It is provided to keep it on the level side.
[0057]
The NAND gate 314 and the inverter 315 are gates added to further convert the signal obtained by binarizing the change in the analog signal VMA by the inverter 311 in the period T2 into a digital signal.
[0058]
One of the intermediate node potential VMA input to the terminal 6 and the reference potential VSS applied to the terminals 7 and 8 is input according to switching of the switches S1 and S2 corresponding to the periods T2 and T1, and the coupling capacitor C1 Will be added to the input terminal.
[0059]
Therefore, first, during the period T1, VSS is input, and the input / output of the inverter 311 is short-circuited, so that the execution level of the input point a of the inverter 311 is within VIN / 2 (= Vref). When this state is set and the NMOS (QN1) is turned on at the timing of the period T2, as shown in FIG. 6, the VMA undershoots and becomes a voltage slightly lower than VSS. Since this is transmitted to the input point a of the inverter 311 by capacitive coupling by the capacitor C1, the input point a of the inverter 311 at this time becomes an input level lower than the threshold value Vref (= VIN / 2), and the inverter 311 The inverted output is at a high (H) level, and then when VMA is higher than Vref, the inverted output of the inverter 311 is at a low (L) level.
[0060]
That is, in the period T2, the detection signal NOFF obtained at the output terminal 10 is detected as a change from the H level to the L level in accordance with the change in the VMA with respect to the VSS level.
[0061]
FIGS. 7A and 7B show another example of the configuration of the detection circuit 31. FIG. 7A is a circuit diagram thereof, and FIG. Here, an example using two-stage inverters (311 and 312) is shown. The switches S1 and S2 are two-input changeover switches having input terminals A and B, and the switch S3 is an on / off changeover switch.
[0062]
In the example of FIG. 7, a coupling capacitor C2, an inverter 312 and an inverter 313 are further added after the inverter 311 in FIG. 5, and a switch S4 is connected in parallel between the input and output of the inverter 312. Yes. The inverter 312 is driven using the same voltage as the power supply voltage VIN (= VDD) and the reference potential VSS, similarly to the inverter 311. An inverter 313 connected between the inverter 312 and the NAND gate 314 is inserted to match the signal polarity with the circuit of FIG. Note that the NAND gate 314 and the inverter 315 are added to further digitize the signal obtained by binarizing the change of the analog signal VMA in the inverter 311 and 312 in the period T2, as in the case of FIG. Gate.
[0063]
Therefore, the circuit of FIG. 7 has gained gain by using two stages of inverter configurations, and the operation is the same as that of FIG.
[0064]
FIG. 8 is a circuit diagram showing a configuration example of the output driver 32.
[0065]
8, the output driver 32 includes an input terminal 11 to which a PWM signal from the PWM circuit 33 is input, an input terminal 12 to which the detection signal NOFF (see FIG. 4B) from the detection circuit 31 is input, Two-input NAND gate 321, three-input NAND gate 322, inverters 323, 324, 325, 326, and 327, output terminal 13 that outputs a high-frequency pulse SH serving as a gate signal of PMOS (QP 1), and NMOS (QN 1) And an output terminal 14 for outputting a high frequency pulse SL serving as a gate signal.
[0066]
With the configuration of FIG. 8, high-frequency pulses SH and SL as shown in FIGS. 2A and 2B are output to the output terminals 13 and 14, respectively. When the high frequency pulse SH rises from the low level to the high level and then the high frequency pulse SL rises to the high level with a slight delay from the rise of the SH, and the NMOS (QN1) is turned on, the intermediate node potential VMA becomes as shown in FIG. As described above, the voltage drops from the power supply voltage VIN (= VDD), exceeds the reference potential VSS, and undershoots to a lower potential. The high-frequency pulse SL is set to the low level at the timing when the intermediate node potential VMA returns from the undershoot to the reference potential VSS (the timing of the intersection P, that is, the falling timing of the detection signal NOFF). QN1) is turned off and the connection between the intermediate node K and the VSS side is broken. As a result, it is possible to prevent current from flowing from the intermediate node K toward the VSS side to consume power.
[0067]
According to the first embodiment described above, in the CMOS inverter circuit, after the PMOS (QP1) is turned off, the NMOS (QN1) is turned on, the potential VMA of the intermediate node K is lowered, and is lower than the reference potential VSS. Undershoot until the reference potential VSS is returned to the reference potential VSS, and the NMOS (QN1) is turned off by using it as a trigger (that is, the gate voltage of the NMOS (QN1) is set to a low level). When the node potential VMA returns from the undershoot and exceeds the reference potential VSS level, it is possible to prevent the current from flowing from the intermediate node K side to the VSS side to consume power, and the intermediate node potential VMA returns from the undershoot to the reference. An inverter circuit having a predetermined threshold when the potential exceeds the VSS level. There can be detected at high speed, it can be turned off promptly NMOS (QN1) without delay. Therefore, even if the zero point position where the intermediate node potential VMA returns from the undershoot to the reference potential VSS level due to the change in the load current varies (described later), the intermediate node potential VMA is surely at the reference potential VSS level. It is possible to detect the timing exceeding the threshold value and to perform an accurate and high-speed operation.
[0068]
By the way, the manner in which the voltage of the VMA changes during the off period of the PMOS (QP1) differs depending on the size of the load (not shown) connected to the output terminal 4 (that is, the size of the load current). Accordingly, a point P (hereinafter referred to as a zero point position) P where the VMA crosses the VSS level moves to the right or left. That is, as shown by three right-up lines in FIG. 9A, the voltage change portion (period T2) crossing the VSS level is a high-level change line (a line including P1) when the load is light. ), In the case of a heavy load, it becomes a low level change line (a line including P2). Note that the change line including P0 indicates the case of a load between the light load and the heavy load. In the configuration of FIG. 1 in which the width of the NMOS gate pulse SL is controlled after the potential change at the point P is detected, the VMA has a waveform that rapidly increases after the point P.
[0069]
Therefore, the zero point position P (for example, P0, P1, P2) is detected, and a current feedback signal is generated based on the detection signal NOFF ′ (see FIG. 9B) of the zero point position to the error amplifier 40. If feedback is applied, feedback control can be performed with a quick response to a sudden load fluctuation. Alternatively, instead of detecting the zero point position P (intersection with the VSS level), the ratio of the times T11 and T12 in the off period of the PMOS (QP1) shown in FIG. It may be detected.
[0070]
FIG. 10 shows the configuration of a power supply circuit according to the second embodiment of the present invention.
[0071]
The main part of the present embodiment has the same configuration as that of the embodiment of FIG. 1, and only differences from FIG. 1 will be described. The same parts as those in FIG. 1 are denoted by the same reference numerals.
[0072]
In FIG. 10, as a means for current feedback control that detects a change in load current and applies feedback to the PWM circuit based on this change, the detection result of the detection circuit 31 in FIG. 1 (NOFF in FIG. 4B) is used. Thus, the magnitude of the load current is detected by detecting the above-described zero point position (obtaining the detection signal NOFF ′ in FIG. 9B), and current feedback is applied to the PWM circuit 33 via the error amplifier 40. Is.
[0073]
10 differs from FIG. 1 in that when the NMOS (QN1) is turned on during the off period of the PMOS (QP1), the intermediate node potential VMA drops from the power supply voltage VIN (= VDD) and exceeds the reference potential VSS and is lower. The timing (zero point position) at which the intermediate node potential VMA returns to the reference potential VSS from the undershoot is detected [or, as described above, the PMOS (QP1) shown in FIG. The time ratio between the times T11 and T12 in the off period may be detected.] Based on the provision of at least the detection circuit 31A for outputting the zero point position detection signal NOFF ′ and the zero point position detection signal NOFF ′ That is, a current feedback circuit 50 for generating a current feedback signal corresponding to the size of the load is provided. As a result, the power supply circuit of FIG. 1 has a function of generating a current feedback signal according to the size of the load to suppress fluctuations in the regulator output.
[0074]
Alternatively, the current feedback circuit 50 may have a function of generating a current feedback signal and performing current feedback only when the load current is larger than a predetermined value using the zero point position detection signal NOFF ′. good. As a result, the power supply circuit of FIG. 1 has a function of generating a current feedback signal only when the load current exceeds a predetermined value and suppressing fluctuations in the regulator output, thereby realizing simple feedback control. it can.
[0075]
Further, the detection circuit 31A may further have the same function as the detection circuit 31 in FIG. That is, when the NMOS (QN1) is turned on while the PMOS (QP1) is turned off, the detection circuit 31A undershoots the potential VMA of the intermediate node K to a level lower than the VSS level and then returns to the undershoot. Detects that the voltage has risen above the VSS level and outputs a detection signal NOFF (see FIG. 4B), while detecting the timing at which the intermediate node potential VMA returns from the undershoot to the reference potential VSS to detect the zero point position. A signal NOFF ′ may be output. Thus, when the NMOS (QN1) is turned on, the power supply circuit of FIG. 10 controls the output driver 32 to turn off the NMOS (QN1) and suppress the power consumption, and a current feedback signal corresponding to the size of the load. A function that generates and suppresses fluctuations in the regulator output (or a function that suppresses fluctuations in the regulator output by generating a current feedback signal only when the load current exceeds a predetermined value) and Become.
[0076]
The current feedback circuit 50 generates a PSW / NSW signal (see FIGS. 12C and 12D) using the zero point position detection signal NOFF ′ from the detection circuit 31A. 1 and a second circuit 52 as shown in FIG. 13 for detecting a change in load current using the PSW / NSW signal (see FIGS. 12C and 12D). Has been.
[0077]
The first circuit 51 shown in FIG. 11 includes an input terminal 15 for inputting a PWM signal (substantially the same signal as the high frequency pulse SH) from the PWM circuit 33, and the zero point position detection signal NOFF ′ from the detection circuit 31A. [Refer to FIG. 9B] Input terminal 16, two two-input NOR gates 511 and 512, two-input NAND gate 513, inverter 514, inverter 515, and PMOS (QP1) off An output terminal 17 that outputs a PSW signal indicating a period from the start of the period to the zero point position, an output terminal 18 that outputs an NSW signal indicating a period from the zero point position to the end of the off period of the PMOS (QP1), It is configured with. The NOR (NOR) gates 511 and 512 feed back their outputs as inputs to the other NOR gates to constitute an R-S NOR latch.
[0078]
FIG. 12 is a timing chart showing the relationship between the switching pulses SH and SL input to the CMOS inverter circuit and the PSW / NSW signal created by the circuit 51 of FIG. 12A and 12B show waveforms similar to those in FIGS. 2A and 2B, and the pulse SL is in a low level at the zero point position P. FIG. FIG. 12C shows a PSW signal in which the period from the rising point of the pulse SH to the zero point position P is at a low level and the other period is at a high level, and FIG. 12D shows the pulse SH from the zero point position P to the pulse SH. The NSW signal has a high level during the period up to the falling point of and a low level during the other periods.
[0079]
A circuit 52 shown in FIG. 13 includes an input terminal 19 to which a DC voltage VIN (= power supply voltage VDD) is supplied, and an input terminal 20 to which a PSW signal (see FIG. 12C) from the circuit 51 in FIG. 11, an input terminal 21 to which an NSW signal (see FIG. 12D) from the circuit 51 in FIG. 11 is input, an input terminal 22 to which a reference potential VSS is supplied, and a PMOS (constant current circuit (current mirror)) QP2), PMOS (QP3), PMOS (QP4) that constitutes a constant current circuit (current mirror) together with PMOS (QP2), constant current source Q0, and NMOS (QN2) that constitutes a constant current circuit (current mirror) , NMOS (QN4) and C formed by PMOS (QP5) and NMOS (QN3) connected in series between the PMOS (QP4) and the NMOS (QN4). An integrating circuit composed of an OS inverter, a resistor R1 and a capacitor C3 connected between the PMOS and NMOS series connection point of the CMOS inverter and the VSS line, and an output of the integrating circuit as an input, between the VIN line and the VSS line. A CMOS inverter in the output stage formed of PMOS (QP6) and NMOS (QN5) connected in series, and a common drain of PMOS (QP6) and NMOS (QN5), with a pulse width corresponding to the magnitude of the load And an output terminal 23 for outputting a current feedback signal to the error amplifier 40.
[0080]
According to the second embodiment described above, a current detection resistor is not required as in the conventional circuit of FIG. 16, and a large increase in resistance components is prevented, and a reduction in efficiency due to power loss of the detection resistor is prevented. Can do.
[0081]
The present invention is not limited to the embodiment described above, and can be implemented by appropriately changing each embodiment without departing from the scope of the present invention.
[0082]
In the embodiment described above, the CMOS integrated circuit in which the high-side transistor is PMOS and the low-side transistor is NMOS has been described. However, the present invention is not limited to this, and both the high-side and low-side transistors are NMOS. The configuration may be such that SH is inverted, and both the high-side and low-side transistors are PMOSs and the pulse SL is inverted.
[0083]
【The invention's effect】
As described above, according to the present invention, in a synchronous rectification type power supply circuit using a CMOS integrated circuit, a power supply circuit capable of reducing power consumption and responding quickly to load fluctuations without increasing the number of components and reducing efficiency. Can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a power supply circuit according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing changes in PWM signals SH and SL and intermediate node potential VMA in FIG. 1;
FIG. 3 is an enlarged view showing FIG.
FIG. 4 is a timing chart showing the relationship between a reference potential VSS, an intermediate node potential VMA, and a detection signal NOFF of the detection circuit.
FIG. 5 is a diagram showing a configuration example of a detection circuit.
6 is a diagram showing a detection signal NOFF in FIG.
FIG. 7 is a diagram showing another configuration example of the detection circuit.
FIG. 8 is a circuit diagram showing a configuration example of an output force driver.
FIG. 9 is a diagram showing a relationship between a change in the intermediate node voltage VMA and the magnitude of a load, and a zero point position detection signal.
FIG. 10 is a diagram showing a configuration of a power supply circuit according to a second embodiment of the present invention.
11 is a circuit diagram showing a first circuit constituting the current feedback circuit in FIG. 10;
12 is a timing chart showing a relationship between PWM signals SH and SL input to a CMOS inverter circuit and a PSW / NSW signal created by the circuit of FIG.
13 is a circuit diagram showing a second circuit constituting the current feedback circuit in FIG.
FIG. 14 is a diagram showing a configuration of a conventional power supply circuit.
15 is a timing chart showing changes in PWM signals SH and SL and intermediate node potential VMA in FIG. 14;
FIG. 16 is a diagram showing a configuration of another conventional power supply circuit.
[Explanation of symbols]
1 ... Power input terminal
2 ... Reference potential input terminal
4 ... Output terminal
31, 31A ... detection circuit
32 ... Output driver (PWM means)
33 ... PWM circuit (PWM means)
40: Error amplifier (error detection means)
50 ... Current feedback circuit
QP1 ... PMOS (P channel transistor)
QN1 ... NMOS (N-channel transistor)
L1 ... Rectifying coil
C0: Stabilization capacity

Claims (10)

電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、
各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位（以下、中間ノード電位）が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す検出信号を出力する検出回路であって、第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続されたインバータと、前記インバータの入出力端に並列に接続された第２のスイッチと、を含む前記検出回路と、
前記ＣＭＯＳインバータ回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するもので、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。A P-channel transistor and an N-channel transistor connected in series between a power supply voltage and a reference potential;
A CMOS inverter circuit which is alternately turned on and off by a PWM signal inputted to the gate of each transistor, and whose on period is controlled, and which can output a DC voltage to a load via a stabilizing capacitor;
When the N-channel transistor is turned on during the off-period of the P-channel transistor, the potential at the connection point between the P-channel transistor and the N-channel transistor (hereinafter referred to as an intermediate node potential) undershoots to a level lower than the reference potential. A detection circuit for outputting a detection signal indicating that the undershoot is in a state exceeding the reference potential, and a first switch and a coupling capacitor connected in series to the output terminal of the first switch The detection circuit including: an inverter connected in series to the output terminal of the coupling capacitor; and a second switch connected in parallel to the input / output terminal of the inverter;
Error detection means for comparing the output of the CMOS inverter circuit with a predetermined reference voltage value to obtain an error signal;
A PWM signal whose pulse width is controlled by the error signal is generated and supplied to each gate of the CMOS inverter circuit. Of the PWM signals supplied to the CMOS inverter circuit, supplied to the gate of the N-channel transistor. PWM means for controlling the PWM signal to be controlled by the detection signal of the detection circuit to turn off the ON state of the N-channel transistor;
A power supply circuit comprising: 前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記Ｎチャンネルトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、
前記第1のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記Ｎチャンネルトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記Ｐチャンネルトランジスタがオンしている期間にはオンし、前記Ｎチャンネルトランジスタがオンしている期間にはオフする第２のスイッチと、
を具備したことを特徴とする請求項１に記載の電源回路。The detection circuit includes:
A first switch that selectively switches between the intermediate node potential and the reference potential, and selects and outputs the intermediate node potential during a period in which the N-channel transistor is on;
A coupling capacitor connected in series to the output end of the first switch;
It is connected in series to the output terminal of the coupling capacitor, driven using the same voltage as the power supply voltage and the reference potential, and the intermediate node potential is input and inverted while the N-channel transistor is on, An inverter that outputs as a detection signal;
A second switch connected in parallel to the input / output terminal of the inverter and turned on when the P-channel transistor is on, and turned off when the N-channel transistor is on;
The power supply circuit according to claim 1, further comprising: 電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路であって、第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続されたインバータと、前記インバータの入出力端に並列に接続された第２のスイッチと、を含む前記検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給するＰＷＭ手段と、
を具備したことを特徴とする電源回路。It has a P-channel transistor and an N-channel transistor connected in series between the power supply voltage and the reference potential, and is alternately turned on and off by the PWM signal input to the gate of each transistor, and its on period is controlled and stabilized A CMOS inverter circuit capable of outputting a DC voltage to a load via a capacitor;
When the N-channel transistor is turned on during the off-period of the P-channel transistor, the potential at the connection point of the P-channel transistor and the N-channel transistor undershoots to a level lower than the reference potential, and then the undershoot becomes the reference A detection circuit that detects a timing (hereinafter referred to as a zero point position) that returns to a potential, and outputs at least a detection signal indicating the zero point position, and is connected in series with a first switch and an output terminal of the first switch. A detection circuit comprising: a coupling capacitor connected to the inverter; an inverter connected in series to an output terminal of the coupling capacitor; and a second switch connected in parallel to the input / output terminal of the inverter;
A current feedback circuit that generates a current feedback signal according to the magnitude of the load current based on the detection signal indicating the zero point position;
Error detection means for comparing the current feedback signal with a predetermined reference voltage value to obtain an error signal;
PWM means for generating a PWM signal whose pulse width is controlled by the error signal and supplying the PWM signal to each gate of the CMOS inverter circuit;
A power supply circuit comprising: 電源電圧と基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によって交互にオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＣＭＯＳインバータ回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路であって、第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続されたインバータと、前記インバータの入出力端に並列に接続された第２のスイッチと、を含む前記検出回路と、
前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＣＭＯＳインバータ回路の各ゲートに供給する一方、前記ＣＭＯＳインバータ回路に供給するＰＷＭ信号のうち、前記Ｎチャンネルトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記Ｎチャンネルトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。It has a P-channel transistor and an N-channel transistor connected in series between the power supply voltage and the reference potential, and is alternately turned on and off by the PWM signal input to the gate of each transistor, and its on period is controlled and stabilized A CMOS inverter circuit capable of outputting a DC voltage to a load via a capacitor;
When the N-channel transistor is turned on during the off-period of the P-channel transistor, the potential at the connection point of the P-channel transistor and the N-channel transistor undershoots to a level lower than the reference potential, and then the undershoot is the reference While outputting a first detection signal indicating that the potential has been exceeded, the timing at which the undershoot returns to the reference potential after undershooting to a level lower than the reference potential (hereinafter referred to as the zero point position). A detection circuit for detecting and outputting a second detection signal indicating at least the position of the zero point, the first switch, a coupling capacitor connected in series to an output terminal of the first switch, and the coupling An inverter connected in series to the output terminal of the capacitor, and an input / output terminal of the inverter A second switch connected to the column, and the detection circuit including,
A current feedback circuit that generates a current feedback signal according to the magnitude of the load current based on the second detection signal indicating the zero point position;
Error detection means for comparing the current feedback signal with a predetermined reference voltage value to obtain an error signal;
A PWM signal whose pulse width is controlled by the error signal is generated and supplied to each gate of the CMOS inverter circuit, while the PWM signal supplied to the CMOS inverter circuit is supplied to the gate of the N-channel transistor. PWM means for controlling the PWM signal with the first detection signal of the detection circuit to turn off the ON state of the N-channel transistor;
A power supply circuit comprising: 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路であって、第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続されたインバータと、前記インバータの入出力端に並列に接続された第２のスイッチと、を含む前記検出回路と、
前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。It has a high-side transistor and a low-side transistor connected in series between the power supply voltage and the reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period is controlled via a stabilization capacitor. A DC-DC conversion circuit capable of outputting a DC voltage to the load,
When the low side transistor is turned on during the off period of the high side transistor, the intermediate node potential at the connection point of the high side transistor and the low side transistor undershoots to a level lower than the reference potential, and then the intermediate node potential is A detection circuit that outputs a detection signal indicating that a state has exceeded a reference potential, the first switch, a coupling capacitor connected in series to the output terminal of the first switch, and the coupling capacitor The detection circuit comprising: an inverter connected in series to an output end; and a second switch connected in parallel to the input / output end of the inverter;
PWM means for controlling the PWM signal supplied to the gate of the low-side transistor among the PWM signals supplied to the DC-DC conversion circuit by the detection signal of the detection circuit to turn off the low-side transistor,
A power supply circuit comprising: 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の中間ノード電位が、前記基準電位より低いレベルにアンダーシュートした後前記中間ノード電位が該基準電位を越える状態になったことを示す検出信号を出力する検出回路であって、第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続されたインバータと、前記インバータの入出力端に並列に接続された第２のスイッチと、を含む前記検出回路と、
前記ＤＣ−ＤＣ変換回路の出力を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するもので、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。It has a high-side transistor and a low-side transistor connected in series between the power supply voltage and the reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period is controlled via a stabilization capacitor. A DC-DC conversion circuit capable of outputting a DC voltage to the load,
When the low side transistor is turned on during the off period of the high side transistor, the intermediate node potential at the connection point of the high side transistor and the low side transistor undershoots to a level lower than the reference potential, and then the intermediate node potential is A detection circuit that outputs a detection signal indicating that a state has exceeded a reference potential, the first switch, a coupling capacitor connected in series to the output terminal of the first switch, and the coupling capacitor The detection circuit comprising: an inverter connected in series to an output end; and a second switch connected in parallel to the input / output end of the inverter;
Error detection means for comparing the output of the DC-DC conversion circuit with a predetermined reference voltage value to obtain an error signal;
A PWM signal whose pulse width is controlled by the error signal is generated and supplied to each gate of the DC-DC conversion circuit. Of the PWM signals supplied to the DC-DC conversion circuit, the low-side transistor PWM means for controlling the PWM signal supplied to the gate by the detection signal of the detection circuit to turn off the low-side transistor,
A power supply circuit comprising: 前記検出回路は、
前記中間ノード電位と前記基準電位を選択的に切り換えることが可能で、前記ローサイドトランジスタがオンしている期間には前記中間ノード電位を選択して出力する第1のスイッチと、
前記第1のスイッチの出力端に直列に接続された結合コンデンサと、
前記結合コンデンサの出力端に直列に接続され、前記電源電圧及び前記基準電位と同じ電圧を用いて駆動され、前記ローサイドトランジスタがオンしている期間に前記中間ノード電位を入力して反転させ、検出信号として出力するインバータと、
このインバータの入出力端に並列に接続され、前記ハイサイドトランジスタがオンしている期間にはオンし、前記ローサイドトランジスタがオンしている期間にはオフする第２のスイッチと、
を具備したことを特徴とする請求項５又は６に記載の電源回路。The detection circuit includes:
A first switch that selectively switches between the intermediate node potential and the reference potential, and selects and outputs the intermediate node potential during a period when the low-side transistor is on;
A coupling capacitor connected in series to the output end of the first switch;
Connected in series to the output terminal of the coupling capacitor, driven using the same voltage as the power supply voltage and the reference potential, and the intermediate node potential is input and inverted while the low-side transistor is on, and detected. An inverter that outputs as a signal;
A second switch connected in parallel to the input / output terminal of the inverter and turned on when the high-side transistor is on, and turned off when the low-side transistor is on;
The power supply circuit according to claim 5 or 6, further comprising: 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す検出信号を出力する検出回路であって、第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続されたインバータと、前記インバータの入出力端に並列に接続された第２のスイッチと、を含む前記検出回路と、
前記ゼロ点位置を示す検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給するＰＷＭ手段と、
を具備したことを特徴とする電源回路。It has a high-side transistor and a low-side transistor connected in series between the power supply voltage and the reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period is controlled via a stabilization capacitor. A DC-DC conversion circuit capable of outputting a DC voltage to the load,
When the low side transistor is turned on during the off period of the high side transistor, the potential at the connection point of the high side transistor and the low side transistor undershoots to a level lower than the reference potential, and then the undershoot becomes the reference potential. A detection circuit that detects the return timing (hereinafter referred to as zero point position) and outputs at least a detection signal indicating the zero point position, and is connected in series to the first switch and the output terminal of the first switch. The detection circuit comprising: a coupled capacitor; an inverter connected in series to an output terminal of the coupling capacitor; and a second switch connected in parallel to an input / output terminal of the inverter;
A current feedback circuit that generates a current feedback signal according to the magnitude of the load current based on the detection signal indicating the zero point position;
Error detection means for comparing the current feedback signal with a predetermined reference voltage value to obtain an error signal;
PWM means for generating a PWM signal whose pulse width is controlled by the error signal and supplying the PWM signal to each gate of the DC-DC conversion circuit;
A power supply circuit comprising: 電源電圧と基準電位間に直列に接続されたハイサイドトランジスタとローサイドトランジスタを有し、各トランジスタのゲートに入力するＰＷＭ信号によってオン，オフすると共に、そのオン期間が制御され、安定化容量を介して負荷に直流電圧を出力することが可能なＤＣ−ＤＣ変換回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位を越える状態になったことを示す第１の検出信号を出力する一方、前記基準電位より低いレベルにアンダーシュートした後そのアンダーシュートが該基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示す第２の検出信号を出力する検出回路であって、第1のスイッチと、前記第1のスイッチの出力端に直列に接続された結合コンデンサと、前記結合コンデンサの出力端に直列に接続されたインバータと、前記インバータの入出力端に並列に接続された第２のスイッチと、を含む前記検出回路と、
前記ゼロ点位置を示す第２の検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号を所定の基準電圧値と比較し誤差信号を得る誤差検出手段と、
前記誤差信号によってパルス幅が制御されたＰＷＭ信号を生成して、前記ＤＣ−ＤＣ変換回路の各ゲートに供給する一方、前記ＤＣ−ＤＣ変換回路に供給するＰＷＭ信号のうち、前記ローサイドトランジスタのゲートに供給するＰＷＭ信号を前記検出回路の第１の検出信号により制御して、前記ローサイドトランジスタのオン状態をオフさせるＰＷＭ手段と、
を具備したことを特徴とする電源回路。It has a high-side transistor and a low-side transistor connected in series between the power supply voltage and the reference potential, and is turned on and off by a PWM signal input to the gate of each transistor, and its on period is controlled via a stabilization capacitor. A DC-DC conversion circuit capable of outputting a DC voltage to the load,
When the low side transistor is turned on during the off period of the high side transistor, the potential at the connection point of the high side transistor and the low side transistor undershoots to a level lower than the reference potential, and then the undershoot reduces the reference potential. The first detection signal indicating that the state has been exceeded is output, while the timing at which the undershoot returns to the reference potential after being undershooted to a level lower than the reference potential (hereinafter referred to as the zero point position) is detected. A detection circuit for outputting a second detection signal indicating at least the zero point position, wherein the first switch, a coupling capacitor connected in series to the output terminal of the first switch, An inverter connected in series to the output terminal and a parallel connection to the input / output terminal of the inverter Said detection circuit including a second switch, a
A current feedback circuit that generates a current feedback signal according to the magnitude of the load current based on the second detection signal indicating the zero point position;
Error detection means for comparing the current feedback signal with a predetermined reference voltage value to obtain an error signal;
A PWM signal whose pulse width is controlled by the error signal is generated and supplied to each gate of the DC-DC conversion circuit, and among the PWM signals supplied to the DC-DC conversion circuit, the gate of the low-side transistor PWM means for controlling the PWM signal supplied to the first detection signal of the detection circuit to turn off the low-side transistor,
A power supply circuit comprising: 前記電流帰還回路は、前記ゼロ点位置を示す検出信号に基づいて負荷電流が所定値より大きい場合にのみ、電流帰還信号を生成して電流帰還を行うことを特徴とする請求項３，４，８，９のいずれか１つに記載の電源回路。The current feedback circuit generates a current feedback signal and performs current feedback only when a load current is larger than a predetermined value based on a detection signal indicating the zero point position. The power supply circuit according to any one of 8 and 9.
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