JP2014023269A - Semiconductor integrated circuit and method of operating the same - Google Patents

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俊夫 長澤
Ryotaro Kudo
良太郎 工藤
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Abstract

PROBLEM TO BE SOLVED: To reduce a loss in a light load condition and recharge a bootstrap capacitor in a discontinuous conduction mode (DCM) in the light load condition.SOLUTION: A high side driver 2 and a low side driver 3 drive a high side switch Q1 and a low side switch Q2. A boot terminal BOOT of the high side driver 2 is connected to one end of a bootstrap capacitor C, and a switching node SW connected with both elements Q1, Q2 is connected to the other end of the capacitor C. When a reverse current detection circuit 5 connected to the low side element Q2 generates a reverse current detection signal of the detection of generation of a reverse current of an inductor current Iflowing through an inductor L, both drivers 2, 3 control both elements Q1, Q2 to an off state. When a voltage observed between the terminal BOOT and the node SW in the off period of both elements Q1, Q2 falls below a predetermined reference voltage Vref, a force-charging circuit 7 charges the capacitor C.

Description

本発明は、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路およびその動作方法に関し、特に軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電するのに有効な技術に関するものである。   The present invention relates to a semiconductor integrated circuit used for a DC-DC converter of a switching regulator type and an operation method thereof, and more particularly to reduce a loss at a light load and a bootstrap capacity in a discontinuous mode (DCM) at a light load. The present invention relates to a technique effective for recharging the battery.

ノートＰＣ(Personal Computer)等の電池駆動の電子機器には、ＡＣアダプタまたは電池からのＤＣ電圧をノートＰＣの中央処理ユニット(ＣＰＵ)、すなわちマイクロプロセッサである負荷に供給されるＤＣ電圧に変換するＤＣ−ＤＣコンバータが使用される。   In a battery-driven electronic device such as a notebook PC (Personal Computer), a DC voltage from an AC adapter or a battery is converted into a DC voltage supplied to a load that is a central processing unit (CPU) of the notebook PC, that is, a microprocessor. A DC-DC converter is used.

近年、地球規模の環境問題対策として省エネルギー化が重要視されており、種々の電子機器に使用されるスイッチング電源の高効率化・低消費電力化、特に待機消費電力の低減がクローズアップされている。   In recent years, energy saving has been emphasized as a countermeasure for global environmental problems, and high efficiency and low power consumption of switching power supplies used in various electronic devices, especially reduction of standby power consumption, has been highlighted. .

従来から、ＤＣ−ＤＣコンバータは、ＰＷＭ(Pulse Width Modulation)制御やＰＦＭ(Pulse Frequency Modulation)制御等を実行するスイッチングレギュレータを使用することで、高い変換効率を実現するものである。すなわち、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、負荷に供給されるＤＣ電圧を所定の目標値に維持するように、半導体スイッチのオン・オフ制御をフィードバック制御するものである。   Conventionally, a DC-DC converter achieves high conversion efficiency by using a switching regulator that performs PWM (Pulse Width Modulation) control, PFM (Pulse Frequency Modulation) control, and the like. That is, the switching regulator type DC-DC converter performs feedback control of on / off control of the semiconductor switch so as to maintain the DC voltage supplied to the load at a predetermined target value.

下記特許文献１の図３１とそれに関係する開示には、エラーアンプとコンパレータと三角波発生回路とドライバ回路とハイサイドスイッチ素子とローサイドスイッチ素子とインダクタとコンデンサとを具備する電圧モード型のＤＣ−ＤＣコンバータが記載されている。   FIG. 31 of the following Patent Document 1 and related disclosure include a voltage mode type DC-DC including an error amplifier, a comparator, a triangular wave generation circuit, a driver circuit, a high side switch element, a low side switch element, an inductor, and a capacitor. A converter is described.

エラーアンプの非反転入力端子には基準電圧が供給され、エラーアンプの反転入力端子にはインダクタとコンデンサの接続ノードの出力電圧が供給される。コンパレータの非反転入力端子にはエラーアンプの出力電圧が供給され、コンパレータの反転入力端子には三角波発生回路から発生される三角波信号が供給され、コンパレータの出力信号はドライバ回路に供給される。ドライバ回路はハイサイドスイッチ素子とローサイドスイッチ素子を相補的に駆動するので、ハイサイドスイッチ素子のオン・オフ動作とローサイドスイッチ素子のオン・オフ動作とは逆動作となる。尚、下記特許文献１に対応する米国特許は、ＵＳ６，４２０，８５８Ｂ１である。   The reference voltage is supplied to the non-inverting input terminal of the error amplifier, and the output voltage of the connection node between the inductor and the capacitor is supplied to the inverting input terminal of the error amplifier. The output voltage of the error amplifier is supplied to the non-inverting input terminal of the comparator, the triangular wave signal generated from the triangular wave generating circuit is supplied to the inverting input terminal of the comparator, and the output signal of the comparator is supplied to the driver circuit. Since the driver circuit drives the high side switch element and the low side switch element in a complementary manner, the on / off operation of the high side switch element and the on / off operation of the low side switch element are reversed. A US patent corresponding to the following Patent Document 1 is US 6,420,858B1.

下記非特許文献１には、外部端子のモード設定によって重負荷時のＰＷＭ動作と軽負荷時のパルス周波数変調(ＰＦＭ)動作とを自動的に切り換えるＤＣ−ＤＣコントローラが記載されている。すなわち、スキップ端子を接地電位に接続した場合には、負荷電流が負荷電流の最大値の約３０％を超えると、パルススキップ動作からＰＷＭ動作に自動的に切り換わるとしている。スキップ動作は、良く知られているように、スイッチング電源の出力電圧をウィンドウの電圧下限から電圧上限に向けて固定デューティのパルスでオン・オフ制御して増大する一方、電圧上限から電圧下限に向けてスイッチング動作の停止で出力電圧を減少するので、軽負荷時のスイッチング損失を低減して電圧変換効率を改善するものである。   Non-Patent Document 1 below describes a DC-DC controller that automatically switches between a PWM operation at heavy load and a pulse frequency modulation (PFM) operation at light load by mode setting of an external terminal. That is, when the skip terminal is connected to the ground potential, the pulse skip operation is automatically switched to the PWM operation when the load current exceeds about 30% of the maximum value of the load current. As is well known, the skip operation increases the output voltage of the switching power supply from the lower voltage limit of the window to the upper voltage limit by on / off control with a fixed duty pulse, while it increases from the upper voltage limit to the lower voltage limit. Since the output voltage is reduced by stopping the switching operation, the switching loss at light load is reduced and the voltage conversion efficiency is improved.

下記非特許文献２には、シャットダウン制御端子とスキップ端子の２個の外部端子のモード設定によって固定周波数パルス幅変調(ＰＦＭ)動作モードと軽負荷時のアイドルモード動作(高効率パルススキッピング) とを自動的に切り換えるステップダウンコントローラが記載されている。   Non-Patent Document 2 below describes a fixed frequency pulse width modulation (PFM) operation mode and an idle mode operation (high-efficiency pulse skipping) at a light load by mode setting of two external terminals, a shutdown control terminal and a skip terminal. A step-down controller for automatic switching is described.

下記非特許文献３には、ハイサイドスイッチの電流を検出する電流検出回路を内蔵して、中負荷から重負荷に対して固定周波数のＰＷＭ動作を行い、軽負荷に対しては自動的に周波数が低下されたヒステリシス・モードに切り換わるスイッチング・レギュレータが記載されている。   Non-Patent Document 3 below incorporates a current detection circuit that detects the current of the high-side switch, performs a fixed-frequency PWM operation from a medium load to a heavy load, and automatically performs a frequency for a light load. A switching regulator is described that switches to a reduced hysteresis mode.

下記非特許文献４には、ハイサイドスイッチのＮチャネルパワーＭＯＳＦＥＴとローサイドスイッチのＮチャネルパワーＭＯＳＦＥＴの共通接続点のスイッングノードとハイサイドスイッチを駆動するハイサイド・ゲート・ドライバの間にブースト・コンデンサ(ブートストラップ容量)が接続されて軽負荷時にパルススキップ動作が選択可能なＤＣ／ＤＣコントローラが記載されている。このＤＣ／ＤＣコントローラは、ローサイドスイッチのＮチャネルパワーＭＯＳＦＥＴが１０サイクルの間にオフ状態となった場合には、ハイサイドスイッチのＮチャネルパワーＭＯＳＦＥＴをオフ状態に制御してローサイドスイッチのＮチャネルパワーＭＯＳＦＥＴをオン状態に制御するブースト・コンデンサのリフレッシュ・タイムアウト方式が採用されている。   Non-Patent Document 4 below describes a boost circuit between a switching node at a common connection point between an N-channel power MOSFET of a high-side switch and an N-channel power MOSFET of a low-side switch and a high-side gate driver that drives the high-side switch. A DC / DC controller is described in which a capacitor (bootstrap capacitance) is connected and a pulse skip operation can be selected at a light load. This DC / DC controller controls the N-channel power MOSFET of the low-side switch by turning off the N-channel power MOSFET of the high-side switch when the N-channel power MOSFET of the low-side switch is turned off during 10 cycles. A boost-capacitor refresh-timeout method that controls the MOSFET to be in an ON state is employed.

このブースト・コンデンサは、ハイサイド・ゲート・ドライバに供給される電源電圧ＶDDからハイサイドトランジスタのゲート・ソース電圧間ＶGSを減算した電圧値ＶDD−ＶGSによってスイッチングノードのハイレベル電圧が決定されないようにする機能を有するものである。すなわち、ブースト・コンデンサが不使用の場合には、スイッチングノードのハイレベル電圧は電圧値ＶDD−ＶGSによって決定され、ハイサイドトランジスタのドレインに供給される入力電源電圧ＶINをスイッチングノードに伝達することが不可能となる。それに対して、ブースト・コンデンサの使用によって、入力電源電圧ＶINをスイッチングノードに伝達することが可能となるものである。スイッチング動作によってハイサイドトランジスタのオフ状態でローサイドトランジスタのオン状態である期間に、ブースト・コンデンサの両端間に電源電圧ＶDDが充電される。その後のスイッチング動作でハイサイドトランジスタのオン状態となってローサイドトランジスタのオフ状態となると、スイッチングノードの電圧レベルは接地電位ＧＮＤから電源電圧ＶDDに向かって上昇する。この時にブースト・コンデンサの両端間に電源電圧ＶDDが充電されていたので、ハイサイドトランジスタのゲート駆動電圧はＶIN＋ＶDDのレベルにプルアップされる。その結果、ハイサイドトランジスタのドレイン・ソース間電圧は極めてゼロボルトに近い電圧となるので、入力電源電圧ＶINの電圧レベルがスイッチングノードに伝達されることが可能となる。 In this boost capacitor, the high level voltage of the switching node is set by a voltage value V DD -V GS obtained by subtracting the gate-source voltage V GS of the high side transistor from the power supply voltage V DD supplied to the high side gate driver. It has a function to prevent it from being determined. That is, when the boost capacitor is not used, the high level voltage of the switching node is determined by the voltage value V DD -V GS , and the input power supply voltage V IN supplied to the drain of the high side transistor is transmitted to the switching node. It becomes impossible to do. On the other hand, the input power supply voltage V IN can be transmitted to the switching node by using the boost capacitor. The power supply voltage V DD is charged across the boost capacitor during the period in which the high-side transistor is off and the low-side transistor is on by the switching operation. When the high side transistor is turned on and the low side transistor is turned off in the subsequent switching operation, the voltage level of the switching node rises from the ground potential GND toward the power supply voltage V DD . At this time, since the power supply voltage V DD is charged across the boost capacitor, the gate drive voltage of the high side transistor is pulled up to the level of V IN + V DD . As a result, the drain-source voltage of the high-side transistor becomes a voltage very close to zero volts, so that the voltage level of the input power supply voltage VIN can be transmitted to the switching node.

下記特許文献２の図１７と図１８とそれに関係する開示には、ハイサイドトランジスタとローサイドトランジスタとＰＷＭ制御ユニットとを具備して、ＰＷＭ制御ユニットが逆電流検出回路と制御論理回路・ドライバ回路を含んだ電源装置の構成と動作が記載されている。   17 and 18 of the following Patent Document 2 and the related disclosure include a high-side transistor, a low-side transistor, and a PWM control unit. The PWM control unit includes a reverse current detection circuit, a control logic circuit, and a driver circuit. The configuration and operation of the included power supply are described.

ハイサイドトランジスタのドレインに入力電源電圧が供給され、ハイサイドトランジスタのソースとローサイドトランジスタのドレインとはインダクタの一端に共通接続され、インダクタの他端は出力電圧端子となって、この出力電圧端子は容量の一端と負荷の一端とに接続され、容量の他端と負荷の他端とは接地電位に接続される。ローサイドトランジスタのドレインには逆電流検出回路の入力端子に接続され、逆電流検出回路の出力信号は制御論理回路・ドライバ回路に供給され、制御論理回路・ドライバ回路はハイサイドトランジスタのゲートとローサイドトランジスタのゲートとを駆動する。   An input power supply voltage is supplied to the drain of the high-side transistor, and the source of the high-side transistor and the drain of the low-side transistor are commonly connected to one end of the inductor, and the other end of the inductor serves as an output voltage terminal. One end of the capacitor and one end of the load are connected, and the other end of the capacitor and the other end of the load are connected to the ground potential. The drain of the low side transistor is connected to the input terminal of the reverse current detection circuit, and the output signal of the reverse current detection circuit is supplied to the control logic circuit / driver circuit. The control logic circuit / driver circuit includes the gate of the high side transistor and the low side transistor. Drive with the gate.

制御論理回路・ドライバ回路のゲート駆動によって、ハイサイドトランジスタはオン状態となって、ローサイドトランジスタはオフ状態となると、インダクタの電流は増大する。その後の制御論理回路・ドライバ回路のゲート駆動によって、ハイサイドトランジスタはオフ状態となって、ローサイドトランジスタはオン状態となると、インダクタの電流は減少しながらローサイドトランジスタを介して接地電位から流れ続ける。   When the high-side transistor is turned on and the low-side transistor is turned off by gate driving of the control logic circuit / driver circuit, the inductor current increases. When the high-side transistor is turned off and the low-side transistor is turned on by the subsequent gate driving of the control logic circuit / driver circuit, the current of the inductor continues to flow from the ground potential via the low-side transistor while decreasing.

軽負荷時に、インダクタの電流が０Ａ(ゼロ・アンペア)以下に低下することによって、この電流の方向はインダクタの電流が０Ａ(ゼロ・アンペア)以上の電流方向と反対となって、逆流が発生しようとする。この状態は逆電流検出回路により検出され、逆電流検出回路の検出出力信号に応答して制御論理回路・ドライバ回路はハイサイドトランジスタとローサイドトランジスタの両者をオフ状態に制御する。従って、重負荷時の連続モード(ＣＣＭ：Continuous Conduction Mode)と軽負荷時の不連続モード(ＤＣＭ：Discontinuous Conduction Mode)とを実現できるので、軽負荷時の不連続モード(ＤＣＭ)によりスイッチング周波数を低減でき、軽負荷時のスイッチング損失を低減することが可能となる。   At light load, when the inductor current drops below 0A (zero ampere), this current direction will be opposite to the current direction when the inductor current is 0A (zero ampere) or more, and reverse current will occur. And This state is detected by the reverse current detection circuit, and in response to the detection output signal of the reverse current detection circuit, the control logic circuit / driver circuit controls both the high-side transistor and the low-side transistor to the OFF state. Therefore, continuous mode at heavy load (CCM: Continuous Conduction Mode) and discontinuous mode at light load (DCM: Discontinuous Conduction Mode) can be realized. It is possible to reduce the switching loss at light load.

更に下記特許文献２の図１とそれに関係する開示には、外部端子を介してモード設定信号ＳＭＯＤが供給されローサイドトランジスタのドレインに接続された逆流検出回路を具備する電源装置が記載されている。モード設定信号ＳＭＯＤによって活性化された逆流検出回路はローサイドトランジスタのドレイン・ソース電流経路に流れるインダクタ電流の逆流の発生を検出して、逆電流検出信号を生成する。   Further, FIG. 1 of Patent Document 2 below and the related disclosure disclose a power supply apparatus including a backflow detection circuit that is supplied with a mode setting signal SMOD via an external terminal and connected to the drain of a low-side transistor. The backflow detection circuit activated by the mode setting signal SMOD detects the occurrence of backflow of the inductor current flowing in the drain / source current path of the low-side transistor, and generates a reverse current detection signal.

ハイサイドトランジスタのゲートを駆動するハイサイド・ゲート・ドライバとローサイドトランジスタのゲートを駆動するローサイド・ゲート・ドライバとは制御論理回路によって制御され、ハイサイドトランジスタとローサイドトランジスタとは制御論理回路によってスイッチング制御される。逆流検出回路の逆電流検出信号に応答して制御論理回路はローサイドトランジスタをオフ状態に制御するので、ローサイドトランジスタの逆流の発生が防止されることが可能となる。   The high-side gate driver that drives the gate of the high-side transistor and the low-side gate driver that drives the gate of the low-side transistor are controlled by the control logic circuit, and the high-side transistor and the low-side transistor are controlled by the control logic circuit. Is done. In response to the reverse current detection signal of the reverse current detection circuit, the control logic circuit controls the low side transistor to the OFF state, so that it is possible to prevent the reverse flow of the low side transistor.

下記特許文献３には、ハイサイドスイッチとローサイドスイッチの両者のＮチャネルＭＯＳＦＥＴの共通接続点のスイッングノードとハイサイドスイッチを駆動するハイサイド・ゲート・ドライバの間に接続されたブートストラップコンデンサが長時間の休止期間に放電してもスイッチング休止状態から通常状態にスムーズに復帰可能なＤＣ−ＤＣコンバータが記載されている。ハイレベルの休止信号に応答して制御回路から生成されるローレベルのイネーブル信号によってハイサイドスイッチとローサイドスイッチとの両者はオフ状態に制御されて、休止信号がハイレベルからローレベルに変化してイネーブル信号がローレベルからハイレベルに変化することで、制御回路はハイサイドスイッチとローサイドスイッチをスイッチング制御する。   In Patent Document 3 below, a bootstrap capacitor connected between a switching node at a common connection point of N-channel MOSFETs of both the high-side switch and the low-side switch and a high-side gate driver that drives the high-side switch is disclosed. A DC-DC converter is described that can smoothly return from a switching resting state to a normal state even when discharged during a long resting period. Both the high-side switch and the low-side switch are controlled to be turned off by the low-level enable signal generated from the control circuit in response to the high-level pause signal, so that the pause signal changes from the high level to the low level. When the enable signal changes from the low level to the high level, the control circuit performs switching control of the high side switch and the low side switch.

休止信号のハイレベルからローレベルへの変化に応答して、トリガ回路は一定時間においてハイレベルの制御信号を生成して制御回路に供給するので、制御回路は一定時間にハイサイドスイッチをオフ状態に制御してローサイドスイッチをオン状態に制御され、休止期間にブートストラップコンデンサが充電されるものである。一定時間の経過後に制御信号がハイレベルからローレベルに変化するので、イネーブル信号がローレベルからハイレベルに変化して、制御回路によるハイサイドスイッチとローサイドスイッチとのスイッチング制御が再開される。この際に、ブートストラップコンデンサが充電されているので、ＤＣ−ＤＣコンバータはスムーズに通常状態に復帰することができるとしている。   In response to the change of the pause signal from the high level to the low level, the trigger circuit generates a high level control signal at a certain time and supplies it to the control circuit, so that the control circuit turns off the high side switch at the certain time. And the low side switch is controlled to be in an ON state, and the bootstrap capacitor is charged during the idle period. Since the control signal changes from the high level to the low level after the lapse of a certain time, the enable signal changes from the low level to the high level, and switching control between the high side switch and the low side switch by the control circuit is resumed. At this time, since the bootstrap capacitor is charged, the DC-DC converter can smoothly return to the normal state.

特開２０００−１９７３４８号 公報JP 2000-197348 A 特開２０１１−１０９８６７号 公報JP 2011-109867 A 特開２０１１−１０１４５２号 公報JP, 2011-101442, A

データ・シート “ＭＡＸＩＭ 高効率、ＰＷＭ、ステップダウン ＤＣ−ＤＣコントローラ、１６ピンＱＳＯＰパッケージ”， ｐｐ．１〜２８．ｈｔｔｐ：／／ｄａｔａｓｈｅｅｔｓ．ｍａｘｉｍ−ｉｃ．ｃｏｍ／ｊｐ／ｄｓ／ＭＡＸ１６５２−ＭＡＸ１６５５＿ｊｐ．ｐｄｆ[平成２４年０５月２９日検索]Data sheet "MAXIM high efficiency, PWM, step-down DC-DC controller, 16-pin QSOP package", pp. 1-28. http: // datasheets. maxim-ic. com / jp / ds / MAX1652-MAX1655_jp. pdf [Search May 29, 2012] データ・シート “ＭＡＸＩＭ 同期整流型ＣＰＵ電源用ステップダウンコントローラ ＭＡＸ７９６／７９７／７９９”， ｐｐ．１〜３２．ｈｔｔｐ：／／ｄａｔａｓｈｅｅｔｓ．ｍａｘｉｍ−ｉｃ．ｃｏｍ／ｊｐ／ｄｓ／ＭＡＸ７９６−ＭＡＸ７９９＿ｊｐ．ｐｄｆ[平成２４年０５月２９日検索]Data sheet “MAXIM synchronous rectification type CPU power supply step-down controller MAX796 / 797/799”, pp. 1-32. http: // datasheets. maxim-ic. com / jp / ds / MAX796-MAX799_jp. pdf [Search May 29, 2012] データ・シート “ＬＭ２６５１ １．５Ａ高効率同期整流型スイッチング・レギュレータ”， ｐｐ．１〜１１．ｈｔｔｐ：／／ｗｗｗ．ｎａｔｉｏｎａｌ．ｃｏｍ／ＪＰＮ／ｄｓ／ＬＭ／ＬＭ２６５１．ｐｄｆ＃ｓｅａｒｃｈ＝´ＬＭ２６５１´[平成２４年０５月２９日検索]Data sheet “LM2651 1.5A High Efficiency Synchronous Switching Regulator”, pp. 1-11. http: // www. national. com / JPN / ds / LM / LM2651. pdf # search = 'LM2651' [searched on May 29, 2012] データ・シート “ＬＴＣ３８２２−１ ＮＯ ＲＳＥＮＳＥＴＭ、低入力電圧 同期整流式 降圧ＤＣ／ＤＣコントローラ”， ｐｐ．１〜２４．ｈｔｔｐ：／／ｃｄｓ．ｌｉｎｅａｒ．ｃｏｍ／ｄｏｃｓ／Ｊａｐａｎｅｓｅ％２０Ｄａｔａｓｈｅｅｔ／ｊ３８２２１ｆ．ｐｄｆ＃ｓｅａｒｃｈ＝´ＬＴＣ３８２２１´ [平成２４年０５月２９日検索]Data sheet “LTC3822-1 NO RSENSETM, Low Input Voltage Synchronous Step-Down DC / DC Controller”, pp. 1-24. http: // cds. linear. com / docs / Japan% 20 Datasheet / j38221f. pdf # search = 'LTC38221' [searched on May 29, 2012]

本発明者等は本発明に先立って、軽負荷時の電力効率を向上したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の開発に従事した。この半導体集積回路は、ハイサイドトランジスタとローサイドトランジスタと制御・ドライバユニットとを具備する。具体的には、ハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、ローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、制御・ドライバユニットを構成するＣＭＯＳ半導体集積回路の半導体チップが、１個の樹脂パッケージに封止された半導体デバイスである。この半導体デバイスは、半導体業界でシステム・イン・パッケージ(ＳＩＰ：System In Package)またはマルチ・チップ・モジュール(ＭＣＰ：Multi-Chip Module)と呼ばれるハイブリッド型半導体集積回路である。   Prior to the present invention, the present inventors engaged in the development of a semiconductor integrated circuit used for a DC-DC converter of a switching regulator system that improved power efficiency at light load. This semiconductor integrated circuit includes a high-side transistor, a low-side transistor, and a control / driver unit. Specifically, an N-channel power MOS transistor semiconductor chip constituting a high-side transistor, an N-channel power MOS transistor semiconductor chip constituting a low-side transistor, and a CMOS semiconductor integrated circuit semiconductor chip constituting a control / driver unit Is a semiconductor device sealed in one resin package. This semiconductor device is a hybrid type semiconductor integrated circuit called a system in package (SIP) or a multi-chip module (MCP) in the semiconductor industry.

図７は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。   FIG. 7 is a diagram showing a configuration of a switching regulator type DC-DC converter studied by the present inventors prior to the present invention.

図７に示したように、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、制御ユニットＣＮＴとハイブリッド型半導体集積回路ＩＣとブートストラップ容量ＣBOOTとローパスフィルタＬＰＦによって構成されている。 As shown in FIG. 7, the switching regulator type DC-DC converter includes a control unit CNT, a hybrid semiconductor integrated circuit IC, a bootstrap capacitor CBOOT, and a low-pass filter LPF.

ハイブリッド型半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、ハイサイドドライバ２と、ローサイドドライバ３と、ＰＷＭ制御部４と、逆電流検出回路５と、ブートストラップ容量充電回路６によって構成されている。   The hybrid semiconductor integrated circuit IC includes a switch circuit 1 including a high side transistor Q1 and a low side transistor Q2, a high side driver 2, a low side driver 3, a PWM control unit 4, a reverse current detection circuit 5, a boot circuit The strap capacitor charging circuit 6 is used.

ハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、それぞれＮチャネルパワーＭＯＳトランジスタのトランジスタチップによって構成されている。またハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６は、制御駆動ＣＭＯＳ半導体集積回路のＩＣチップに集積化されている。ハイサイドドライバ２のブート端子ＢＯＯＴにはブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１を介して制御電源電圧ＶCINが供給されて、ローサイドドライバ３にも制御電源電圧ＶCINが供給される。尚、略５ボルトの制御電源電圧ＶCINは、ハイブリッド型半導体集積回路ＩＣに内蔵されたオンチップレギュレータもしくは外部のボルテージ・レギュレータから供給される。 The high-side transistor Q1 and the low-side transistor Q2 are each constituted by an N-channel power MOS transistor transistor chip. The high side driver 2, the low side driver 3, the PWM control unit 4, the reverse current detection circuit 5, and the bootstrap capacitor charging circuit 6 are integrated on an IC chip of a control drive CMOS semiconductor integrated circuit. The boot terminal BOOT of high-side driver 2 is supplied with the control power supply voltage V CIN via a Schottky barrier diode SBD1 the bootstrap capacitor charging circuit 6, a control power supply voltage V CIN is supplied to the low-side driver 3. The control power supply voltage V CIN of about 5 volts is supplied from an on-chip regulator built in the hybrid semiconductor integrated circuit IC or an external voltage regulator.

ハイサイドドライバ２とローサイドドライバ３とは、下記に説明する制御ユニットＣＮＴから生成されるＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートとを駆動する。   The high side driver 2 and the low side driver 3 drive the gate of the high side transistor Q1 and the gate of the low side transistor Q2 in response to a PWM signal PWM_SG generated from a control unit CNT described below.

ハイサイドトランジスタＱ１のドレインには略１２ボルトの入力電源電圧ＶINが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に接続されて、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続され、容量Ｃの他端と負荷ＬＯＡＤの他端とは接地電位ＧＮＤに接続される。また、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子から、負荷ＬＯＡＤに供給される出力電圧ＶOUTが生成される。 An input power supply voltage VIN of approximately 12 volts is supplied to the drain of the high side transistor Q1, and a common connection point between the source of the high side transistor Q1 and the drain of the low side transistor Q2 is a switching node SW. The switching node SW is connected to one end of the inductor L of the low-pass filter LPF, the other end of the inductor L is an output voltage terminal, and the output voltage terminal is connected to one end of the capacitor C and one end of the load LOAD. The other end of the capacitor C and the other end of the load LOAD are connected to the ground potential GND. An output voltage V OUT supplied to the load LOAD is generated from the output voltage terminal at the other end of the inductor L of the low-pass filter LPF.

制御ユニットＣＮＴは、負荷信号受信部２０と誤差増幅器２１とＰＷＭ変調部２２によって構成される。   The control unit CNT includes a load signal receiving unit 20, an error amplifier 21, and a PWM modulation unit 22.

制御ユニットＣＮＴの負荷信号受信部２０には、負荷ＬＯＡＤであるＣＰＵ等の能動デバイスがスリープ状態(軽負荷状態)かアクティブ状態(重負荷状態)かを示す負荷状態信号ＬＤ＿ＳＧが供給される。その結果、負荷信号受信部２０は、負荷ＬＯＡＤが軽負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、逆電流検出動作の活性化を示すハイレベルのモード信号ＳＭＯＤを半導体集積回路ＩＣの逆電流検出回路５に供給する。それと反対に、負荷信号受信部２０は、負荷ＬＯＡＤが重負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、逆電流検出動作の非活性化を示すローレベルのモード信号ＳＭＯＤを半導体集積回路ＩＣの逆電流検出回路５に供給する。   The load signal receiver 20 of the control unit CNT is supplied with a load state signal LD_SG indicating whether an active device such as a CPU that is a load LOAD is in a sleep state (light load state) or an active state (heavy load state). As a result, in response to the load state signal LD_SG indicating that the load LOAD is in a light load state, the load signal receiving unit 20 outputs a high level mode signal SMOD indicating activation of the reverse current detection operation to the semiconductor integrated circuit IC. To the reverse current detection circuit 5. On the contrary, the load signal receiving unit 20 responds to the load state signal LD_SG indicating that the load LOAD is in a heavy load state, and outputs a low-level mode signal SMOD indicating inactivation of the reverse current detection operation to the semiconductor integrated circuit. This is supplied to the reverse current detection circuit 5 of the circuit IC.

ローサイドトランジスタＱ２のドレインは、逆電流検出回路５の入力端子に供給されている。その結果、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下することによって、この電流ＩLの方向はインダクタＬの電流ＩLが０Ａ(ゼロ・アンペア)以上のローサイドトランジスタＱ２の電流の方向と反対となって、逆流電流が発生しようとする。この状態はハイレベルのモード信号ＳＭＯＤによって逆電流検出動作が活性化された逆電流検出回路５によって検出され、逆電流検出回路５の検出出力信号に応答して、ローサイドドライバ３はローサイドトランジスタＱ２をオフ状態に制御することによって、逆流電流の発生を防止する。モード信号ＳＭＯＤがローレベルである場合には、逆電流検出回路５の逆電流検出動作は非活性化され、ローサイドドライバ３によるローサイドトランジスタＱ２の逆流電流の発生防止動作も非活性化される。 The drain of the low-side transistor Q2 is supplied to the input terminal of the reverse current detection circuit 5. As a result, by the inductor current I L flowing through the inductor L of the low-pass filter LPF is reduced below 0A (zero ampere), the direction of the current I L current I L of the inductor L is 0A (zero ampere) or A reverse current is going to be generated in the direction opposite to the current direction of the low-side transistor Q2. This state is detected by the reverse current detection circuit 5 in which the reverse current detection operation is activated by the high level mode signal SMOD. In response to the detection output signal of the reverse current detection circuit 5, the low side driver 3 turns the low side transistor Q2 on. By controlling to the off state, generation of a backflow current is prevented. When the mode signal SMOD is at the low level, the reverse current detection operation of the reverse current detection circuit 5 is deactivated, and the operation for preventing the reverse current from occurring in the low side transistor Q2 by the low side driver 3 is also deactivated.

制御ユニットＣＮＴの誤差増幅器２１の一方の入力端子に出力電圧ＶOUTを決定する基準電圧Ｖrefが供給され、誤差増幅器２１の他方の入力端子に出力電圧端子の出力電圧ＶOUTがフィードバック信号として供給され、誤差増幅器２１の出力信号はＰＷＭ変調部２２の入力端子に供給される。ＰＷＭ変調部２２は、誤差増幅器２１の出力信号に応答して、ＬＰＦのインダクタＬの出力電圧端子の出力電圧ＶOUTが基準電圧Ｖrefと一致するようなハイサイドトランジスタＱ１のオン期間とローサイドトランジスタＱ２のオン期間のデューティを有するＰＷＭ信号ＰＷＭ＿ＳＧを生成する。 Reference voltage Vref which determines one output voltage V OUT to the input terminal of the error amplifier 21 of the control unit CNT is supplied, the output voltage V OUT of the output voltage terminal to the other input terminal of the error amplifier 21 is supplied as a feedback signal The output signal of the error amplifier 21 is supplied to the input terminal of the PWM modulator 22. In response to the output signal of the error amplifier 21, the PWM modulation unit 22 turns on the high-side transistor Q1 so that the output voltage V OUT of the output voltage terminal of the inductor L of the LPF matches the reference voltage Vref, and the low-side transistor Q2. A PWM signal PWM_SG having a duty of ON period is generated.

ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の一方の入力端子と他方の入力端子に、逆電流検出回路５から生成される検出出力信号と制御ユニットＣＮＴのＰＷＭ変調部２２から生成されるＰＷＭ信号ＰＷＭ＿ＳＧとがそれぞれ供給される。   The detection output signal generated from the reverse current detection circuit 5 and the PWM modulation unit 22 of the control unit CNT are input to one input terminal and the other input terminal of the NOR logic circuit 41 of the PWM control unit 4 of the hybrid semiconductor integrated circuit IC. Each of the generated PWM signals PWM_SG is supplied.

更に、ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の他方の入力端子に供給されるＰＷＭ変調部２２のＰＷＭ信号ＰＷＭ＿ＳＧは、ハイサイドドライバ２の入力端子に直接供給されている。従って、ハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子には、ハイレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１がオン状態のタイミングにおいては、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２はオフ状態に制御される。   Further, the PWM signal PWM_SG of the PWM modulation unit 22 supplied to the other input terminal of the NOR logic circuit 41 of the PWM control unit 4 of the hybrid semiconductor integrated circuit IC is directly supplied to the input terminal of the high side driver 2. . Accordingly, in response to the high-level PWM signal PWM_SG, a high-level high-side gate drive voltage is generated at the output terminal of the high-side driver 2, so that the N-channel power MOS transistor of the high-side transistor Q1 is turned on. Controlled. At the timing when the high-side N-channel power MOS transistor Q1 is on, the low-side N-channel power MOS transistor Q2 is controlled to be off.

制御ユニットＣＮＴの負荷信号受信部２０から逆電流検出回路５の逆電流検出動作の非活性化を示すローレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もローレベルとなる。従って、ノア論理回路４１の一方の入力端子と他方の入力端子とにそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧとに応答して、ハイレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にハイレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。尚、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２がオン状態のタイミングにおいては、ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１はオフ状態に制御される。   When the low-level mode signal SMOD indicating the deactivation of the reverse current detection operation of the reverse current detection circuit 5 is supplied from the load signal receiving unit 20 of the control unit CNT to the semiconductor integrated circuit IC, the PWM control unit 4 The detection output signal supplied from the reverse current detection circuit 5 to one input terminal of the NOR logic circuit 41 is also at a low level. Therefore, in response to the low level detection output signal of the reverse current detection circuit 5 and the low level PWM signal PWM_SG of the PWM modulator 22 supplied to one input terminal and the other input terminal of the NOR logic circuit 41, respectively. Thus, a high level output signal is supplied from the NOR logic circuit 41 to the input terminal of the low side driver 3. Accordingly, since a high-level low-side gate drive voltage is generated at the output terminal of the low-side driver 3, the N-channel power MOS transistor of the low-side transistor Q2 is controlled to be on. At the timing when the low-side N-channel power MOS transistor Q2 is turned on, the high-side N-channel power MOS transistor Q1 is controlled to be turned off.

制御ユニットＣＮＴの負荷信号受信部２０から逆電流検出回路５の逆電流検出動作の活性化を示したハイレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もハイレベルとなる。従って、ノア論理回路４１の一方の入力端子と他方の入力端子とにそれぞれ供給される逆電流検出回路５のハイレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧとに応答して、ローレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にローレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。その結果、ローサイドトランジスタＱ２の逆流電流の発生を防止することが可能となる。   When the high level mode signal SMOD indicating activation of the reverse current detection operation of the reverse current detection circuit 5 is supplied from the load signal receiving unit 20 of the control unit CNT to the semiconductor integrated circuit IC, the PWM control unit 4 The detection output signal supplied from the reverse current detection circuit 5 to one input terminal of the NOR logic circuit 41 is also at a high level. Therefore, in response to the high-level detection output signal of the reverse current detection circuit 5 and the low-level PWM signal PWM_SG of the PWM modulator 22 supplied to one input terminal and the other input terminal of the NOR logic circuit 41, respectively. Thus, the low level output signal is supplied from the NOR logic circuit 41 to the input terminal of the low side driver 3. Therefore, since a low-level low-side gate drive voltage is generated at the output terminal of the low-side driver 3, the N-channel power MOS transistor of the low-side transistor Q2 is controlled to be turned off. As a result, it is possible to prevent the reverse current of the low side transistor Q2 from being generated.

尚、スイッチングノードＳＷとハイサイドドライバ２のブート端子ＢＯＯＴとの間に接続されたブートストラップ容量ＣBOOTは、下記の機能を有する。すなわち、この容量は、ブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１を介して供給される制御電源電圧ＶCINからハイサイドトランジスタＱ１のゲート・ソース電圧ＶGSQ1を減算した電圧値ＶCIN−ＶGSQ1によってスイッチングノードＳＷのハイレベル電圧が決定されないようにする機能を有するものである。すなわち、ブートストラップ容量ＣBOOTが不使用の場合には、スイッチングノードＳＷのハイレベル電圧は電圧値ＶCIN−ＶGSQ1により決定され、ハイサイドトランジスタＱ１のドレインの入力電源電圧ＶINをスイッチングノードＳＷに伝達することが不可能となる。それに対して、ブートストラップ容量ＣBOOTを使用することによって、入力電源電圧ＶINをスイッチングノードＳＷに伝達することが可能となるものである。スイッチ回路１のスイッチング動作によりハイサイドトランジスタＱ１がオフ状態でローサイドトランジスタＱ２がオン状態の期間には、ブートストラップ容量ＣBOOTの両端間に略制御電源電圧ＶCINが充電される。スイッチ回路１のその後のスイッチング動作によりハイサイドトランジスタＱ１のオン状態となりローサイドトランジスタＱ２のオフ状態となると、スイッチングノードＳＷの電圧レベルは接地電位ＧＮＤから制御電源電圧ＶCINに向かって上昇する。この時には、ブートストラップ容量ＣBOOTの両端間に略制御電源電圧ＶCINが充電されていたので、ハイサイドトランジスタＱ１のゲート駆動電圧は、略２倍の略制御電源電圧ＶCINのレベルにプルアップされる。従って、ハイサイドトランジスタＱ１のドレイン・ソース間電圧ＶDSは極めてゼロ・ボルトに近い電圧となるので、ハイサイドトランジスタＱ１のドレインの入力電源電圧ＶINの電圧レベルがスイッチングノードＳＷに伝達されることが可能となる。 The bootstrap capacitor C BOOT connected between the switching node SW and the boot terminal BOOT of the high side driver 2 has the following function. That is, this capacitance is a voltage value V CIN −V GSQ1 obtained by subtracting the gate-source voltage V GSQ1 of the high-side transistor Q1 from the control power supply voltage V CIN supplied via the Schottky barrier diode SBD1 of the bootstrap capacitance charging circuit 6. Therefore, the high level voltage of the switching node SW is not determined. That is, when the bootstrap capacitor C BOOT is not used, the high level voltage of the switching node SW is determined by the voltage value V CIN −V GSQ1 , and the input power supply voltage V IN at the drain of the high side transistor Q1 is changed to the switching node SW. It becomes impossible to communicate to. On the other hand, the input power supply voltage V IN can be transmitted to the switching node SW by using the bootstrap capacitor C BOOT . During the period when the high-side transistor Q1 is off and the low-side transistor Q2 is on by the switching operation of the switch circuit 1, the control power supply voltage V CIN is charged across the bootstrap capacitor CBOOT . When the high-side transistor Q1 is turned on and the low-side transistor Q2 is turned off by the subsequent switching operation of the switch circuit 1, the voltage level of the switching node SW rises from the ground potential GND toward the control power supply voltage V CIN . At this time, since the control power supply voltage V CIN is charged across the bootstrap capacitor C BOOT , the gate drive voltage of the high side transistor Q1 is pulled up to the level of the control power supply voltage V CIN that is approximately double. Is done. Therefore, since the drain-source voltage V DS of the high side transistor Q1 is very close to zero volts, the voltage level of the input power supply voltage V IN at the drain of the high side transistor Q1 is transmitted to the switching node SW. Is possible.

図８は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの他の構成を示す図である。   FIG. 8 is a diagram showing another configuration of a switching regulator type DC-DC converter studied by the present inventors prior to the present invention.

図８に示した本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが図７に示したＤＣ−ＤＣコンバータと相違するのは、下記の点である。   The switching regulator type DC-DC converter studied by the present inventors prior to the present invention shown in FIG. 8 is different from the DC-DC converter shown in FIG. 7 in the following points.

すなわち、図８に示したＤＣ−ＤＣコンバータの制御ユニットＣＮＴでは、図７の制御ユニットＣＮＴに含まれていたＰＷＭ変調部２２が省略され、その代わりにクロック信号ＣＬＫを生成する発振器２３が図８の制御ユニットＣＮＴに含まれている。   That is, in the control unit CNT of the DC-DC converter shown in FIG. 8, the PWM modulator 22 included in the control unit CNT of FIG. 7 is omitted, and an oscillator 23 that generates the clock signal CLK is used instead. Included in the control unit CNT.

更に、図８に示したハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４は、ノア論理回路４１だけではなく、ＰＷＭコンパレ−タ４２と制御フリップフロップ４３とを含んでいる。   Furthermore, the PWM control unit 4 of the hybrid semiconductor integrated circuit IC shown in FIG. 8 includes not only a NOR logic circuit 41 but also a PWM comparator 42 and a control flip-flop 43.

半導体集積回路ＩＣのＰＷＭ制御部４のＰＷＭコンパレ−タ４２の一方の入力端子と他方の入力端子には、ハイサイドドライバ２から生成される電流検出信号Ｃ＿ＤＥＴと制御ユニットＣＮＴの誤差増幅器２１からの誤差増幅出力信号ＥＯとがそれぞれ供給される。またハイサイドドライバ２から生成される電流検出信号Ｃ＿ＤＥＴは、ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１のドレイン電流の電流値と比例した電流値を有するものである。ＰＷＭコンパレ−タ４２の出力端子の出力信号は制御フリップフロップ４３のリセット入力端子Ｒに供給され、制御フリップフロップ４３のセット入力端子Ｓには制御ユニットＣＮＴの発振器２３から生成されるクロック信号ＣＬＫが供給される。   One input terminal and the other input terminal of the PWM comparator 42 of the PWM control unit 4 of the semiconductor integrated circuit IC are connected to the current detection signal C_DET generated from the high-side driver 2 and the error amplifier 21 of the control unit CNT. An error amplification output signal EO is supplied. The current detection signal C_DET generated from the high side driver 2 has a current value proportional to the current value of the drain current of the high side N-channel power MOS transistor Q1. The output signal of the output terminal of the PWM comparator 42 is supplied to the reset input terminal R of the control flip-flop 43, and the clock signal CLK generated from the oscillator 23 of the control unit CNT is supplied to the set input terminal S of the control flip-flop 43. Supplied.

例えば、セット入力端子Ｓに供給されるクロック信号ＣＬＫのローレベルからハイレベルへの立ち上がりエッジに応答して、制御フリップフロップ４３がセット状態となるので、データ出力端子ＱのＰＷＭ信号ＰＷＭ＿ＳＧがローレベルからハイレベルに変化する。従って、ハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子にハイレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。   For example, since the control flip-flop 43 is set in response to the rising edge of the clock signal CLK supplied to the set input terminal S from the low level to the high level, the PWM signal PWM_SG of the data output terminal Q is at the low level. Changes from high to low. Accordingly, in response to the high-level PWM signal PWM_SG, a high-level high-side gate drive voltage is generated at the output terminal of the high-side driver 2, so that the N-channel power MOS transistor of the high-side transistor Q1 is controlled to be on. Is done.

制御ユニットＣＮＴからローレベルのモード信号ＳＭＯＤが生成されて逆電流検出回路５からローレベルの検出出力信号が生成される状態を想定する。この状態では、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号と制御フリップフロップ４３のデータ出力端子ＱのハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ローレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にローレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。   Assume that a low level mode signal SMOD is generated from the control unit CNT and a low level detection output signal is generated from the reverse current detection circuit 5. In this state, the low level detection output signal of the reverse current detection circuit 5 supplied to one input terminal and the other input terminal of the NOR logic circuit 41 and the high level PWM of the data output terminal Q of the control flip-flop 43, respectively. In response to the signal PWM_SG, a low-level output signal is supplied from the NOR logic circuit 41 to the input terminal of the low-side driver 3. Therefore, since a low-level low-side gate drive voltage is generated at the output terminal of the low-side driver 3, the N-channel power MOS transistor of the low-side transistor Q2 is controlled to be turned off.

その結果、スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２とはオン状態とオフ状態にそれぞれ制御されるので、インダクタ電流ＩLが増大を開始する。従って、インダクタ電流ＩLの増大に応答して、ハイサイドドライバ２から生成される電流検出信号Ｃ＿ＤＥＴの信号レベルも増大する。増大した電流検出信号Ｃ＿ＤＥＴの信号レベルが制御ユニットＣＮＴの誤差増幅器２１から供給される誤差増幅出力信号ＥＯのレベルを超過すると、ＰＷＭコンパレ−タ４２の出力端子の出力信号はローレベルからハイレベルに変化する。従って、制御フリップフロップ４３のデータ出力端子ＱのＰＷＭ信号ＰＷＭ＿ＳＧがハイレベルからローレベルに変化する。従って、ローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子にローレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。 As a result, each of which is controlled in an ON state and an OFF state and the high-side transistor Q1 and the low-side transistor Q2 of the switching circuit 1, the inductor current I L begins to increase. Thus, in response to an increase of the inductor current I L, the signal level of the current detection signal C_DET generated from the high-side driver 2 also increases. When the increased signal level of the current detection signal C_DET exceeds the level of the error amplification output signal EO supplied from the error amplifier 21 of the control unit CNT, the output signal of the output terminal of the PWM comparator 42 changes from low level to high level. Change. Accordingly, the PWM signal PWM_SG at the data output terminal Q of the control flip-flop 43 changes from the high level to the low level. Accordingly, in response to the low-level PWM signal PWM_SG, a low-level high-side gate drive voltage is generated at the output terminal of the high-side driver 2, so that the N-channel power MOS transistor of the high-side transistor Q1 is controlled to be off. Is done.

制御ユニットＣＮＴからローレベルのモード信号ＳＭＯＤが生成されて逆電流検出回路５からローレベルの検出出力信号が生成される状態を想定する。この状態では、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号と制御フリップフロップ４３のデータ出力端子ＱのローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にハイレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。   Assume that a low level mode signal SMOD is generated from the control unit CNT and a low level detection output signal is generated from the reverse current detection circuit 5. In this state, the low-level detection output signal of the reverse current detection circuit 5 and the low-level PWM of the data output terminal Q of the control flip-flop 43 supplied to one input terminal and the other input terminal of the NOR logic circuit 41, respectively. In response to the signal PWM_SG, a high level output signal is supplied from the NOR logic circuit 41 to the input terminal of the low side driver 3. Accordingly, since a high-level low-side gate drive voltage is generated at the output terminal of the low-side driver 3, the N-channel power MOS transistor of the low-side transistor Q2 is controlled to be on.

図９は、図７および図８に示した本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの基本的な構成を示す図である。   FIG. 9 shows a basic configuration of a hybrid type semiconductor integrated circuit IC for constituting a switching regulator type DC-DC converter examined by the present inventors prior to the present invention shown in FIGS. FIG.

図９に示したハイブリッド型半導体集積回路ＩＣは、図７に示したハイブリッド型半導体集積回路ＩＣと全く同様に、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、ハイサイドドライバ２と、ローサイドドライバ３と、ＰＷＭ制御部４と、逆電流検出回路５と、ブートストラップ容量充電回路６によって構成されている。   The hybrid semiconductor integrated circuit IC shown in FIG. 9 has a switch circuit 1 including a high side transistor Q1 and a low side transistor Q2, and a high side driver 2 just like the hybrid semiconductor integrated circuit IC shown in FIG. And a low-side driver 3, a PWM control unit 4, a reverse current detection circuit 5, and a bootstrap capacitor charging circuit 6.

しかし、図９に示したハイブリッド型半導体集積回路ＩＣでは、ハイサイドドライバ２はハイサイドトランジスタＱ１のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含むものであり、ローサイドドライバ３もローサイドトランジスタＱ２のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含むものである。   However, in the hybrid semiconductor integrated circuit IC shown in FIG. 9, the high side driver 2 includes the function of an analog circuit in addition to the function of generating the gate drive voltage of the high side transistor Q1, and the low side driver 3 is also low side. In addition to the function of generating the gate drive voltage of the transistor Q2, the function of the analog circuit is included.

図９には詳細に図示していないが、ハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６が集積化された制御駆動ＣＭＯＳ半導体集積回路のＩＣチップには、それ以外にも種々のアナログ回路の機能が集積化されている。すなわち、この機能は、過電流保護回路(ＯＣＰ：Over Current Protection)と過温度保護回路(ＯＴＰ：Over Temperature Protection)と過電圧保護回路(ＯVＰ：Over Voltage Protection)と図８で説明したＰＷＭ制御のためのハイサイドドライバ２での電流検出信号Ｃ＿ＤＥＴの生成等を含むものである。   Although not shown in detail in FIG. 9, a control-driven CMOS semiconductor integrated circuit in which the high-side driver 2, the low-side driver 3, the PWM control unit 4, the reverse current detection circuit 5, and the bootstrap capacitor charging circuit 6 are integrated. Various other analog circuit functions are integrated in the IC chip. That is, this function is for the over current protection circuit (OCP: Over Current Protection), the over temperature protection circuit (OTP: Over Temperature Protection), the over voltage protection circuit (OVP: Over Voltage Protection), and the PWM control described in FIG. Including generation of a current detection signal C_DET in the high-side driver 2.

図１０は、図９に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。   FIG. 10 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC for constituting the switching regulator type DC-DC converter studied by the present inventors prior to the present invention shown in FIG. It is.

図１０には、ＰＷＭ制御部４のＰＷＭ信号ＰＷＭ＿ＳＧと、ハイサイドトランジスタＱ１のゲート駆動電圧ＧＨと、ローサイドトランジスタＱ２のゲート駆動電圧ＧＬと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、逆電流検出回路５に供給されるモード信号ＳＭＯＤと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流ＩLが示されている。 In FIG. 10, the PWM signal PWM_SG of the PWM control unit 4, the gate drive voltage GH of the high side transistor Q1, the gate drive voltage GL of the low side transistor Q2, the voltage SW of the switching node SW of the switch circuit 1, and the reverse current a mode signal SMOD supplied to the detection circuit 5, the inductor current I L flowing through the inductor L of the low-pass filter LPF is shown.

また、図１０の左側には重負荷時の連続モード(ＣＣＭ：Continuous Conduction Mode)の動作波形が示され、図１０の右側には軽負荷時の不連続モード(ＤＣＭ：Discontinuous Conduction Mode)の動作波形が示されたものである。   In addition, the operation waveform of the continuous mode (CCM: Continuous Conduction Mode) at the time of heavy load is shown on the left side of FIG. 10, and the operation of the discontinuous mode (DCM) at the time of light load is shown on the right side of FIG. The waveform is shown.

図１０の左側の重負荷時の連続モード(ＣＣＭ)では、上述したように負荷ＬＯＡＤが重負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、モード信号ＳＭＯＤはローレベルに設定されるので逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作は非活性化される。   In the continuous mode (CCM) during heavy load on the left side of FIG. 10, the mode signal SMOD is set to low level in response to the load state signal LD_SG indicating that the load LOAD is in the heavy load state as described above. Therefore, the reverse current detection preventing operation by the reverse current detection circuit 5 and the low side driver 3 is deactivated.

この連続モード(ＣＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧのハイレベル期間でゲート駆動電圧ＧＨはハイレベルとなりゲート駆動電圧ＧＬはローレベルとなるので、ハイサイドトランジスタＱ１はオン状態となってローサイドトランジスタＱ２はオフ状態となる。従って、この期間では、スイッチングノードＳＷの電圧ＳＷは、ハイサイドトランジスタＱ１のドレインの入力電源電圧ＶINの電圧レベルに設定され、インダクタ電流ＩLは直線的に増加する。 Since the gate drive voltage GH becomes high level and the gate drive voltage GL becomes low level during the high level period of the PWM signal PWM_SG in the continuous mode (CCM), the high side transistor Q1 is turned on and the low side transistor Q2 is turned off. It becomes. Therefore, in this period, the voltage SW switching node SW is set to the voltage level of the input supply voltage V IN of the drain of the high-side transistor Q1, the inductor current I L increases linearly.

この連続モード(ＣＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧのローレベル期間でゲート駆動電圧ＧＨはローレベルとなりゲート駆動電圧ＧＬはハイレベルとなるので、ハイサイドトランジスタＱ１はオフ状態となってローサイドトランジスタＱ２はオン状態となる。従って、この期間では、スイッチングノードＳＷの電圧ＳＷは、接地電位のゼロ・ボルトの電圧レベルに設定され、インダクタ電流ＩLは直線的に減少する。 Since the gate drive voltage GH becomes low level and the gate drive voltage GL becomes high level during the low level period of the PWM signal PWM_SG in the continuous mode (CCM), the high side transistor Q1 is turned off and the low side transistor Q2 is turned on. It becomes. Therefore, during this period, the voltage SW of the switching node SW is set to the voltage level of zero volt of the ground potential, and the inductor current I L decreases linearly.

従って、この連続モード(ＣＣＭ)では、上述したＰＷＭ信号ＰＷＭ＿ＳＧのハイレベル期間の動作とＰＷＭ信号ＰＷＭ＿ＳＧのローレベル期間とが反復されて、安定な出力電圧ＶOUTが負荷ＬＯＡＤに供給されるものである。 Therefore, in the continuous mode (CCM), the operation during the high level period of the PWM signal PWM_SG and the low level period of the PWM signal PWM_SG described above are repeated, and a stable output voltage VOUT is supplied to the load LOAD. is there.

図１０の右側の軽負荷時の不連続モード(ＤＣＭ)では、上述のように負荷ＬＯＡＤが軽負荷状態であることを示す負荷状態信号ＬＤ＿ＳＧに応答して、モード信号ＳＭＯＤはハイレベルに設定されるので逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作は活性化される。   In the discontinuous mode (DCM) at light load on the right side of FIG. 10, the mode signal SMOD is set to the high level in response to the load state signal LD_SG indicating that the load LOAD is in the light load state as described above. Therefore, the reverse current generation preventing operation by the reverse current detection circuit 5 and the low side driver 3 is activated.

この不連続モード(ＤＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧの短いハイレベル期間でゲート駆動電圧ＧＨはハイレベルとなりゲート駆動電圧ＧＬはローレベルとなるので、ハイサイドトランジスタＱ１はオン状態となりローサイドトランジスタＱ２はオフ状態となる。その結果、この期間でも、スイッチングノードＳＷの電圧ＳＷは、ハイサイドトランジスタＱ１のドレインの入力電源電圧ＶINの電圧レベルに設定され、インダクタ電流ＩLは直線的に増加する。 Since the gate drive voltage GH becomes high level and the gate drive voltage GL becomes low level during the short high level period of the PWM signal PWM_SG in the discontinuous mode (DCM), the high side transistor Q1 is turned on and the low side transistor Q2 is turned off. It becomes. As a result, even in this period, the voltage SW switching node SW, is set to the voltage level of the input supply voltage V IN of the drain of the high-side transistor Q1, the inductor current I L increases linearly.

この不連続モード(ＤＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧの長いローレベル期間の前半期間でゲート駆動電圧ＧＨはローレベルとなりゲート駆動電圧ＧＬはハイレベルとなるので、ハイサイドトランジスタＱ１はオフ状態となってローサイドトランジスタＱ２はオン状態となる。従って、この期間では、スイッチングノードＳＷの電圧ＳＷは、接地電位のゼロ・ボルトの電圧レベルに設定され、インダクタ電流ＩLは直線的に減少する。 In the first half of the long low level period of the PWM signal PWM_SG in the discontinuous mode (DCM), the gate drive voltage GH becomes low level and the gate drive voltage GL becomes high level, so that the high side transistor Q1 is turned off and low side Transistor Q2 is turned on. Therefore, during this period, the voltage SW of the switching node SW is set to the voltage level of zero volt of the ground potential, and the inductor current I L decreases linearly.

この不連続モード(ＤＣＭ)のＰＷＭ信号ＰＷＭ＿ＳＧの長いローレベル期間の後半期間では、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３とによる逆流の発生防止動作によってゲート駆動電圧ＧＨはローレベルとなりゲート駆動電圧ＧＬもローレベルとなる。従って、この後半期間は、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態による逆流防止期間Ｔｏｆｆとなり、ローパスフィルタＬＰＦのインダクタＬのインダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下することが防止される。その結果、インダクタ電流逆流の発生防止動作を有する軽負荷時の不連続モード(ＤＣＭ)によってスイッチング周波数を低減することができるので、軽負荷時のスイッチング損失を低減することが可能となる。尚、この後半期間の逆流防止期間ＴｏｆｆではハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態であるので、スイッチングノードＳＷの電圧ＳＷは、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子の出力電圧ＶOUTの電圧レベルに設定される。 In the second half of the long low level period of the PWM signal PWM_SG in the discontinuous mode (DCM), the reverse current detection circuit 5 and the low side driver 3 prevent backflow from occurring in response to the mode signal SMOD set to the high level. The gate drive voltage GH becomes low level, and the gate drive voltage GL also becomes low level. Therefore, this latter period is that the high-side transistor Q1 and the low-side transistor Q2 both backflow prevention period Toff next due to the off state of, the inductor current I L of the inductor L of the low pass filter LPF falls below 0A (zero ampere) Is prevented. As a result, the switching frequency can be reduced by the discontinuous mode (DCM) at the time of light load having an operation for preventing the occurrence of reverse current of the inductor, so that the switching loss at the time of light load can be reduced. Since the high-side transistor Q1 and the low-side transistor Q2 are both in the off state in the backflow prevention period Toff of the latter half period, the voltage SW of the switching node SW is the output voltage terminal of the other end of the inductor L of the low-pass filter LPF. The voltage level of the output voltage V OUT is set.

更に、この不連続モード(ＤＣＭ)でも、上述したＰＷＭ信号ＰＷＭ＿ＳＧの短いハイレベル期間の動作とＰＷＭ信号ＰＷＭ＿ＳＧの長いローレベル期間の前半期間および後半期間とが反復されて、安定な出力電圧ＶOUTが負荷ＬＯＡＤに供給されるものである。 Further, even in the discontinuous mode (DCM), the operation of the short high level period of the PWM signal PWM_SG and the first half period and the second half period of the long low level period of the PWM signal PWM_SG are repeated, so that the stable output voltage V OUT Is supplied to the load LOAD.

しかし、本発明に先立った本発明者等による検討によって、図９に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、軽負荷時の不連続モード(ＤＣＭ)において、スイッチングノードＳＷとブート端子ＢＯＯＴとの間に接続されたブートストラップ容量ＣBOOTによる昇圧動作が停止されると言う問題が明らかとされた。すなわち、ブートストラップ容量ＣBOOTによる昇圧動作が停止されると、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作が停止されるので、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子の出力電圧ＶOUTの電圧レベルがゼロ・ボルトまで低下してしまう。 However, as a result of studies by the present inventors prior to the present invention, the switching regulator type DC-DC converter shown in FIG. 9 has the switching node SW and the boot terminal BOOT in the discontinuous mode (DCM) at light load. The problem that the boosting operation by the bootstrap capacitor C BOOT connected between the two is stopped is clarified. That is, when the step-up operation by the bootstrap capacitor C BOOT is stopped, the operation of the switching regulator type DC-DC converter is stopped, so the output voltage V OUT of the output voltage terminal at the other end of the inductor L of the low-pass filter LPF. Voltage level will drop to zero volts.

その結果、負荷ＬＯＡＤであるＣＰＵ等の能動デバイスがスリープ状態からアクティブ状態へ復帰する際に動作電源電圧であるＤＣ−ＤＣコンバータの出力電圧ＶOUTの電圧レベルが不十分であるだけではなく、負荷ＬＯＡＤであるＣＰＵ等の能動デバイスがリセットされ再起動されてしまうものである。 As a result, when the active device such as the CPU that is the load LOAD returns from the sleep state to the active state, the voltage level of the output voltage VOUT of the DC-DC converter that is the operation power supply voltage is not sufficient, but the load An active device such as a CPU that is LOAD is reset and restarted.

本発明者等は、この問題が発生するメカニズムを本発明に先立って更に検討したものである。   The inventors of the present invention have further studied the mechanism of occurrence of this problem prior to the present invention.

図１１は、図１０の右側に示した軽負荷時の不連続モード(ＤＣＭ)における図９に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。   11 is a diagram showing waveforms for explaining the operation of the switching regulator type DC-DC converter shown in FIG. 9 in the discontinuous mode (DCM) at the time of light load shown on the right side of FIG.

図１１には、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流ＩLと、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。最初に、ブート端子ＢＯＯＴの電圧ＢＯＯＴは、制御電源電圧ＶCINの略５ボルトからブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１の順方向電圧の０．３ボルト分低い４．７ボルトの電圧レベルに維持されている。 11, the boot terminal and BOOT voltage BOOT, the voltage SW switching node SW of the switch circuit 1, the inductor current I L flowing through the inductor L of the low-pass filter LPF, a voltage across the bootstrap capacitor C BOOT C BOOT and on / off states of the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 are shown. First, the voltage BOOT of the boot terminal BOOT is a voltage level of 4.7 volts, which is lower by about 0.3 volts of the forward voltage of the Schottky barrier diode SBD1 of the bootstrap capacitor charging circuit 6 from about 5 volts of the control power supply voltage V CIN. Is maintained.

スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態は、１個目の期間と２個目の期間と３個目の期間と４個目の期間とを含んでいる。１個目の期間と４個目の期間とでは、ハイサイドトランジスタＱ１がオフ状態でローサイドトランジスタＱ２もオフ状態である。２個目の期間では、ハイサイドトランジスタＱ１がオン状態で、ローサイドトランジスタＱ２がオフ状態である。３個目の期間では、ハイサイドトランジスタＱ１がオフ状態で、ローサイドトランジスタＱ２がオン状態である。   The on / off states of the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 include a first period, a second period, a third period, and a fourth period. In the first period and the fourth period, the high-side transistor Q1 is off and the low-side transistor Q2 is also off. In the second period, the high-side transistor Q1 is on and the low-side transistor Q2 is off. In the third period, the high-side transistor Q1 is off and the low-side transistor Q2 is on.

図１１に示したように、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷは、１個目の期間と４個目の期間とで、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子の出力電圧ＶOUTの電圧レベルに設定される。また、この電圧ＳＷは、２個目の期間にはハイサイドトランジスタＱ１のドレインの入力電源電圧ＶINの電圧レベルに設定され、３個目の期間には接地電圧のゼロ・ボルトの電圧レベルに設定される。 As shown in FIG. 11, the voltage SW of the switching node SW of the switch circuit 1 is the output voltage of the output voltage terminal at the other end of the inductor L of the low-pass filter LPF in the first period and the fourth period. Set to the voltage level of V OUT . The voltage SW is set to the voltage level of the input power supply voltage V IN at the drain of the high side transistor Q1 in the second period, and is set to the voltage level of zero volt of the ground voltage in the third period. Is set.

図１１に示したように、インダクタＬに流れるインダクタ電流ＩLは、１個目の期間と４個目の期間とで、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３とによる逆流の発生防止動作によって０Ａ(ゼロ・アンペア)に設定される。また、このインダクタ電流ＩLは、２個目の期間には０Ａ(ゼロ・アンペア)から正の値に直線的に増加して、３個目の期間には正の値から０Ａ(ゼロ・アンペア)に直線的に減少する。 As shown in FIG. 11, the inductor current I L flowing through the inductor L is the reverse current detection circuit 5 in response to the mode signal SMOD set to the high level in the first period and the fourth period. It is set to 0 A (zero ampere) by the backflow prevention operation with the low side driver 3. In addition, the inductor current I L increases linearly from 0 A (zero ampere) to a positive value in the second period, and from positive value to 0 A (zero ampere) in the third period. ) Decreases linearly.

図１１に示したように、３個目の期間にのみブートストラップ容量ＣBOOTは充電されるので、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTはこの期間にのみ増大してその他の１個目の期間と２個目の期間と４個目の期間とでは低下する。 As shown in FIG. 11, since the bootstrap capacitor C BOOT is charged only in the third period, the voltage C BOOT between both ends of the bootstrap capacitor C BOOT increases only during this period, and the other one It decreases in the eye period, the second period, and the fourth period.

図１０で説明したハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態である逆流防止期間Ｔｏｆｆが、図１１に示した１個目の期間と４個目の期間とに相当する。これらの期間は、負荷ＬＯＡＤが軽負荷であるほど、すなわち負荷電流ＩOUTが低いほど、長くなる。 The backflow prevention period Toff in which both the high-side transistor Q1 and the low-side transistor Q2 described with reference to FIG. 10 are off corresponds to the first period and the fourth period shown in FIG. These periods become longer as the load LOAD is lighter, that is, as the load current I OUT is lower.

従って、図１１に示した４個目の長い期間において、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTは顕著に低下するものである。ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTが低下する理由は、下記の通りである。 Therefore, in the fourth long period shown in FIG. 11, the voltage C BOOT between both ends of the bootstrap capacitor C BOOT significantly decreases. The reason why the voltage C BOOT across the bootstrap capacitor C BOOT decreases is as follows.

図１１に示した１個目の期間と４個目の期間とで、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ状態であっても、ブートストラップ容量ＣBOOTの両端間にはリーク電流の経路が存在して、このリーク電流の経路はブートストラップ容量ＣBOOTの両端間に接続されたハイサイドドライバ２が含んだ上述した種々の機能を持つアナログ回路に起因するものである。すなわち、アナログ回路には直流動作電流が流れるので、アナログ回路の直流動作電流によって、リーク電流の経路が形成されるものである。 Even if both the high-side transistor Q1 and the low-side transistor Q2 are in the OFF state in the first period and the fourth period shown in FIG. 11, there is leakage current between both ends of the bootstrap capacitor CBOOT . There is a path, and this leakage current path is caused by the above-described analog circuit having various functions included in the high-side driver 2 connected between both ends of the bootstrap capacitor CBOOT . That is, since a DC operating current flows through the analog circuit, a leakage current path is formed by the DC operating current of the analog circuit.

従って、図１１に示した４個目の長い期間において、ブートストラップ容量ＣBOOTの充電電荷はハイサイドドライバ２のリーク電流の経路を介して、スイッチングノードＳＷの電圧ＳＷである出力電圧ＶOUTの電圧レベルに放電されることになる。 Therefore, in the fourth long period shown in FIG. 11, the charge charge of the bootstrap capacitor C BOOT passes through the leakage current path of the high side driver 2 and the output voltage V OUT , which is the voltage SW of the switching node SW. It will be discharged to a voltage level.

その結果、軽負荷時の不連続モード(ＤＣＭ)の長期間の逆流防止期間Ｔｏｆｆにおけるブートストラップ容量ＣBOOTの放電によってその両端間の電圧ＣBOOTが低下するので、もはやハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量ＣBOOTによって得られなくなる。このようにして、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作が、停止されるものである。 As a result, since the voltage C BOOT between both ends of the discontinuous mode (DCM) at the time of light load is reduced by the discharge of the bootstrap capacitor C BOOT in the long-term backflow prevention period Toff, the high-side transistor Q1 is no longer in the on state. The boosted voltage necessary to achieve the above cannot be obtained by the bootstrap capacitor C BOOT . In this way, the operation of the switching regulator type DC-DC converter is stopped.

この問題は、上記非特許文献４に記載されたブースト・コンデンサのリフレッシュ・タイムアウト方式によって、解消されることが可能である。しかし、この方式は、ブースト・コンデンサを再充電するために、ハイサイドスイッチをオフ状態に制御してローサイドスイッチをオン状態に制御するものであるので、オン状態のローサイドスイッチを介してインダクタＬに流れるインダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下して、逆流電流が発生してしまう。しかし、この方式によって、軽負荷時の不連続動作モード(ＤＣＭ)によるスイッチング周波数の低減が不可能となるとともにローパスフィルタＬＰＦの容量Ｃからローサイドスイッチに流れる逆流電流の原因によって、軽負荷時の損失を軽減が困難となると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。 This problem can be solved by the boost capacitor refresh timeout method described in Non-Patent Document 4 above. However, in this method, in order to recharge the boost capacitor, the high side switch is controlled to be in the off state and the low side switch is controlled to be in the on state. Therefore, the inductor L is connected to the inductor L via the low side switch in the on state. The flowing inductor current I L is reduced to 0 A (zero ampere) or less, and a backflow current is generated. However, this method makes it impossible to reduce the switching frequency due to the discontinuous operation mode (DCM) at light load, and the loss at light load due to the backflow current flowing from the capacitor C of the low-pass filter LPF to the low-side switch. The problem that it is difficult to alleviate the above has been clarified by the study by the present inventors prior to the present invention.

更に上述した問題は、上記特許文献３に記載されたトリガ回路によってスイッチング停止状態から通常状態への移行時の一定時間に、ハイサイドスイッチをオフ状態に制御して、ローサイドスイッチをオン状態に制御して、休止期間にブートストラップコンデンサを充電する方式によって解消されることが可能である。しかし、この方式でも、オン状態のローサイドスイッチを介してインダクタＬに流れるインダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下して、逆流電流が発生してしまう。その結果、この方式でも、軽負荷時での不連続動作モード(ＤＣＭ)によるスイッチング周波数の低減が不可能となるとともにローパスフィルタＬＰＦの容量Ｃからローサイドスイッチに流れる逆流電流の原因によって、軽負荷時の損失を軽減が困難となると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。 Further, the above-described problem is that the trigger circuit described in Patent Document 3 controls the high-side switch to the off state and the low-side switch to the on state at a certain time when switching from the switching stop state to the normal state. Thus, the problem can be solved by charging the bootstrap capacitor during the idle period. However, even in this method, the inductor current I L flowing through the inductor L through the low-side switch in the ON state is reduced below 0A (zero ampere), reverse current occurs. As a result, even in this method, the switching frequency cannot be reduced by the discontinuous operation mode (DCM) at the time of light load, and at the time of light load due to the backflow current flowing from the capacitor C of the low pass filter LPF to the low side switch. The problem that it is difficult to reduce the loss of the product has been clarified by the study by the present inventors prior to the present invention.

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Means for solving such problems will be described below, but other problems and novel features will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。   The outline of the typical embodiment disclosed in the present application will be briefly described as follows.

すなわち、代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、ハイサイドドライバ(２)と、ローサイドドライバ(３)と、パルス制御部(４)と、逆電流検出回路(５)と、ブートストラップ容量充電回路(６)と、強制充電回路(７)とを具備する
ハイサイドドライバ(２)とローサイドドライバ(３)がハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)を駆動して、ハイサイドドライバ(２)のブート端子(ＢＯＯＴ)はブートストラップ容量(ＣBOOT)の一端に接続され、両素子(Ｑ１、Ｑ２)が接続されたスイッチングノード(ＳＷ)は容量(ＣBOOT)の他端に接続される。 That is, a semiconductor integrated circuit (IC) according to a representative embodiment includes a switch circuit (1) including a high side switch element (Q1) and a low side switch element (Q2), a high side driver (2), A high-side driver (2) comprising a low-side driver (3), a pulse control unit (4), a reverse current detection circuit (5), a bootstrap capacity charging circuit (6), and a forced charging circuit (7) The low side driver (3) drives the high side switch element (Q1) and the low side switch element (Q2), and the boot terminal (BOOT) of the high side driver (2) is connected to one end of the bootstrap capacitor (C BOOT ). The switching node (SW) to which both elements (Q1, Q2) are connected is connected to the other end of the capacitor (C BOOT ).

ローサイド素子(Ｑ２)に接続された逆電流検出回路(５)がインダクタ(Ｌ)に流れるインダクタ電流(ＩL)の逆流電流の発生を検出した逆流検出信号を生成する場合には、両ドライバ(２、３)は、両素子(Ｑ１、Ｑ２)をオフ状態に制御する。 When the reverse current detection circuit (5) connected to the low side element (Q2) generates a reverse current detection signal that detects the generation of the reverse current of the inductor current (I L ) flowing through the inductor ( L ), both drivers ( 2, 3) controls both elements (Q1, Q2) to the off state.

両素子(Ｑ１、Ｑ２)のオフ期間のブート端子(ＢＯＯＴ)とスイッチングノード(ＳＷ)との間の観測電圧が所定の基準電圧(Ｖref)よりも低下すると、強制充電回路(７)はブートストラップ容量(ＣBOOT)を充電することを特徴とするものである(図１参照)。 When the observation voltage between the boot terminal (BOOT) and the switching node (SW) during the off period of both elements (Q1, Q2) falls below a predetermined reference voltage (Vref), the forced charging circuit (7) is bootstrap. The capacity (C BOOT ) is charged (see FIG. 1).

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。   The following is a brief description of an effect obtained by the typical embodiment of the embodiments disclosed in the present application.

すなわち、本半導体集積回路(ＩＣ)によれば、軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電することができる。   That is, according to the present semiconductor integrated circuit (IC), it is possible to reduce the loss at light load and to recharge the bootstrap capacitor in the discontinuous mode (DCM) at light load.

図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit IC according to Embodiment 1 for configuring a switching regulator type DC-DC converter. 図２は、図１に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。FIG. 2 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC according to the first embodiment for configuring the switching regulator type DC-DC converter shown in FIG. 図３は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２による半導体集積回路ＩＣの構成を示す図である。FIG. 3 is a diagram showing a configuration of a semiconductor integrated circuit IC according to the second embodiment for configuring a switching regulator type DC-DC converter. 図４は、図３に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。FIG. 4 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC according to the second embodiment for configuring the switching regulator type DC-DC converter shown in FIG. 図５は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣの構成を示す図である。FIG. 5 is a diagram showing a configuration of a semiconductor integrated circuit IC according to the third embodiment for configuring a switching regulator type DC-DC converter. 図６は、図５に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。FIG. 6 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC according to the third embodiment for configuring the switching regulator type DC-DC converter shown in FIG. 図７は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。FIG. 7 is a diagram showing a configuration of a switching regulator type DC-DC converter studied by the present inventors prior to the present invention. 図８は、本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの他の構成を示す図であるFIG. 8 is a diagram showing another configuration of a switching regulator type DC-DC converter studied by the present inventors prior to the present invention. 図９は、図７および図８に示した本発明に先立って本発明者等により検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの基本的な構成を示す図である。FIG. 9 shows a basic configuration of a hybrid type semiconductor integrated circuit IC for constituting a switching regulator type DC-DC converter examined by the present inventors prior to the present invention shown in FIGS. FIG. 図１０は、図９に示した本発明に先立って本発明者等によって検討されたスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するためのハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。FIG. 10 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC for constituting the switching regulator type DC-DC converter studied by the present inventors prior to the present invention shown in FIG. It is. 図１１は、図１０の右側に示した軽負荷時の不連続モード(ＤＣＭ)における図９に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。11 is a diagram showing waveforms for explaining the operation of the switching regulator type DC-DC converter shown in FIG. 9 in the discontinuous mode (DCM) at the time of light load shown on the right side of FIG.

１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。 1. First, an outline of a typical embodiment disclosed in the present application will be described. The reference numerals of the drawings referred to in parentheses in the outline description of the representative embodiment merely exemplify what is included in the concept of the component to which the reference numeral is attached.

〔１〕代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、ハイサイドドライバ(２)と、ローサイドドライバ(３)と、パルス制御部(４)と、逆電流検出回路(５)と、ブートストラップ容量充電回路(６)と、強制充電回路(７)とを具備する。   [1] A semiconductor integrated circuit (IC) according to a typical embodiment includes a switch circuit (1) including a high-side switch element (Q1) and a low-side switch element (Q2), a high-side driver (2), , A low side driver (3), a pulse control unit (4), a reverse current detection circuit (5), a bootstrap capacity charging circuit (6), and a forced charging circuit (7).

前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路の外部から入力電源電圧(ＶIN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続されて、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。 An input power supply voltage (V IN ) can be supplied from one outside of the semiconductor integrated circuit to one end of the high side switch element (Q1), and the other end of the high side switch element (Q1) and the low side switch element (Q2). ) Is connected to a switching node (SW), and the other end of the low-side switch element (Q2) is connected to a ground potential (GND).

前記パルス制御部(４)のパルス信号(ＰＷＭ＿ＳＧ)に応答して、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とが、それぞれ前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。   In response to the pulse signal (PWM_SG) of the pulse control unit (4), the high side driver (2) and the low side driver (3) are respectively connected to the high side switch element (Q1) and the low side switch element ( Q2) is driven.

前記スイッチングノード(ＳＷ)は、前記半導体集積回路の外部のインダクタ(Ｌ)と容量(Ｃ)を含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタ(Ｌ)の一端は前記スイッチングノード(ＳＷ)のスイッチング電圧によって駆動可能され、前記インダクタ(Ｌ)の他端は前記容量(Ｃ)の一端に接続され、前記容量(Ｃ)の他端は前記接地電位(ＧＮＤ)に接続される。   The switching node (SW) can be connected to an external inductor (L) and a low-pass filter (LPF) including a capacitor (C) of the semiconductor integrated circuit, and one end of the inductor (L) is connected to the switching node (SW). The other end of the inductor (L) is connected to one end of the capacitor (C), and the other end of the capacitor (C) is connected to the ground potential (GND).

前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(ＶOUT)を生成可能とされる。 A connection node between the other end of the inductor (L) and the one end of the capacitor (C) can generate an output voltage (V OUT ) of the DC-DC converter as an output terminal of the DC-DC converter. .

前記ハイサイドドライバ(２)の一端には制御電源電圧(ＶCIN)が前記ブートストラップ容量充電回路(６)を介して供給可能とされて、前記ハイサイドドライバ(２)の他端は前記スイッチングノード(ＳＷ)に接続され、前記ハイサイドドライバ(２)の出力端子は前記ハイサイドスイッチ素子(Ｑ１)の制御入力端子に接続される。 A control power supply voltage (V CIN ) can be supplied to one end of the high side driver (2) via the bootstrap capacitor charging circuit (6), and the other end of the high side driver (2) is connected to the switching circuit. The output terminal of the high side driver (2) is connected to the control input terminal of the high side switch element (Q1).

前記ローサイドドライバ(３)の一端には前記制御電源電圧(ＶCIN)が供給可能とされ、前記ローサイドドライバ(３)の他端は前記接地電位(ＧＮＤ)に接続され、前記ローサイドドライバ(３)の出力端子は前記ローサイドスイッチ素子(Ｑ２)の制御入力端子に接続される。 The control power supply voltage (V CIN ) can be supplied to one end of the low side driver (3), the other end of the low side driver (3) is connected to the ground potential (GND), and the low side driver (3) Is connected to the control input terminal of the low-side switch element (Q2).

前記ハイサイドドライバ(２)の前記一端はブート端子(ＢＯＯＴ)として前記半導体集積回路の外部のブートストラップ容量(ＣBOOT)の一端に接続可能とされ、前記スイッチングノード(ＳＷ)は前記ブートストラップ容量(ＣBOOT)の他端に接続可能とされる。 The one end of the high side driver (2) can be connected to one end of a bootstrap capacitor ( CBOOT ) outside the semiconductor integrated circuit as a boot terminal (BOOT), and the switching node (SW) is connected to the bootstrap capacitor It is possible to connect to the other end of (C BOOT ).

前記逆電流検出回路(５)の入力端子は前記ローサイドスイッチ素子(Ｑ２)の前記一端に接続されることによって、前記インダクタ(Ｌ)に流れるインダクタ電流(ＩL)の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路(５)が生成可能とされる。 An input terminal of the reverse current detection circuit (5) is connected to the one end of the low-side switch element (Q2), thereby detecting occurrence of a reverse current of the inductor current (I L ) flowing through the inductor ( L ). The reverse current detection circuit (5) can generate a reverse current detection signal.

前記逆電流検出回路(５)から前記逆流検出信号が生成される場合には、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とは、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)との両者をオフ状態に制御する。   When the reverse current detection signal is generated from the reverse current detection circuit (5), the high side driver (2) and the low side driver (3) include the high side switch element (Q1) and the low side switch. Both the element (Q2) and the element (Q2) are controlled to be turned off.

前記強制充電回路(７)は、前記両者が前記オフ状態に制御された期間における前記ブート端子(ＢＯＯＴ)と前記スイッチングノード(ＳＷ)との間の観測電圧が所定の基準電圧(Ｖref)よりも低下することに応答して、前記ブートストラップ容量(ＣBOOT)を充電可能とされたことを特徴とするものである(図１参照)。 In the forced charging circuit (7), the observed voltage between the boot terminal (BOOT) and the switching node (SW) in a period in which both are controlled to the off state is higher than a predetermined reference voltage (Vref). In response to the decrease, the bootstrap capacity (C BOOT ) can be charged (see FIG. 1).

前記実施の形態によれば、軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電することができる。   According to the embodiment, it is possible to reduce the loss at light load and to recharge the bootstrap capacity in the discontinuous mode (DCM) at light load.

好適な実施の形態によれば、前記強制充電回路(７)は、前記観測電圧と前記所定の基準電圧(Ｖref)を比較する電圧比較器(７０)と、前記電圧比較器(７０)の出力信号に応答して前記ブートストラップ容量(ＣBOOT)の充電に使用する充電電流を流すための充電トランジスタ(７６)とを含むことを特徴とするものである(図１参照)。 According to a preferred embodiment, the forced charging circuit (7) includes a voltage comparator (70) for comparing the observed voltage with the predetermined reference voltage (Vref), and an output of the voltage comparator (70). And a charging transistor (76) for supplying a charging current used for charging the bootstrap capacitor (C BOOT ) in response to a signal (see FIG. 1).

他の好適な実施の形態では、前記充電トランジスタ(７６)の前記充電電流を流すための充電経路は、前記スイッチ回路(１)の電流経路および前記ブートストラップ容量充電回路(６)の電流経路と異なる経路であることを特徴とするものである(図１参照)。   In another preferred embodiment, the charging path for flowing the charging current of the charging transistor (76) includes a current path of the switch circuit (1) and a current path of the bootstrap capacitor charging circuit (6). The route is different (see FIG. 1).

更に他の好適な実施の形態では、前記パルス制御部(４)の前記パルス信号(ＰＷＭ＿ＳＧ)に応答して、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とが、それぞれ前記ハイサイドスイッチ素子(Ｑ１)をオフ状態と前記ローサイドスイッチ素子(Ｑ２)をオン状態に制御する。   In still another preferred embodiment, in response to the pulse signal (PWM_SG) of the pulse control unit (4), the high side driver (2) and the low side driver (3) are respectively connected to the high side driver. The switch element (Q1) is controlled to be in an off state and the low side switch element (Q2) is controlled to be in an on state.

前記ハイサイドスイッチ素子(Ｑ１)が前記オフ状態に制御され前記ローサイドスイッチ素子(Ｑ２)が前記オン状態に制御される期間に、前記ブートストラップ容量充電回路(６)の前記電流経路を介して前記ブートストラップ容量(ＣBOOT)が充電可能とされたことを特徴とするものである(図１参照)。 During the period in which the high-side switch element (Q1) is controlled to the off state and the low-side switch element (Q2) is controlled to the on state, the bootstrap capacitor charging circuit (6) is configured to pass through the current path. The bootstrap capacity (C BOOT ) can be charged (see FIG. 1).

より好適な実施の形態によれば、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成されたことを特徴とするものである(図１参照)。   According to a more preferred embodiment, the high-side switch element (Q1) and the low-side switch element (Q2) are each constituted by a first N-channel power MOS transistor and a second N-channel power MOS transistor. (See FIG. 1).

他のより好適な実施の形態によれば、前記ハイサイドドライバ(２)は、前記ブート端子(ＢＯＯＴ)と前記スイッチングノード(ＳＷ)との間に電流経路を有するアナログ回路を含むことを特徴とする(図１参照)。   According to another more preferred embodiment, the high-side driver (2) includes an analog circuit having a current path between the boot terminal (BOOT) and the switching node (SW). (See FIG. 1).

他のより好適な実施の形態では、所定の動作モード信号(ＳＭＯＤ)が前記逆電流検出回路(５)に供給されることによって、前記逆電流検出回路(５)は前記逆流検出信号を生成可能とされたことを特徴とする(図１参照)。   In another more preferred embodiment, the reverse current detection circuit (5) can generate the reverse current detection signal by supplying a predetermined operation mode signal (SMOD) to the reverse current detection circuit (5). (See FIG. 1).

更に他のより好適な実施の形態では、前記強制充電回路(７)の前記充電トランジスタ(７６)は、前記電圧比較器(７０)の前記出力信号に応答して、前記ブートストラップ容量(ＣBOOT)の前記一端を前記入力電源電圧(ＶIN)の電圧レベルの方向にプルアップ可能とされたことを特徴とするものである(図１、図３参照)。 In still another more preferred embodiment, the charging transistor (76) of the forced charging circuit (7) is responsive to the output signal of the voltage comparator (70) in response to the bootstrap capacitance (C BOOT ) Can be pulled up in the direction of the voltage level of the input power supply voltage (V IN ) (see FIGS. 1 and 3).

別のより好適な実施の形態では、前記強制充電回路(７)は、ワンショットパルス生成回路(７２)を更に含む。   In another more preferred embodiment, the forced charging circuit (7) further includes a one-shot pulse generation circuit (72).

前記ワンショットパルス生成回路(７２)は、前記観測電圧が所定の前記基準電圧(Ｖref)よりも低下した際の前記電圧比較器(７０)の前記出力信号に応答して、所定期間に所定の電圧レベルのパルス出力信号を前記充電トランジスタ(７６)の制御入力端子に供給する。   The one-shot pulse generation circuit (72) is responsive to the output signal of the voltage comparator (70) when the observed voltage falls below a predetermined reference voltage (Vref) for a predetermined period of time. A voltage level pulse output signal is supplied to the control input terminal of the charging transistor (76).

前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記所定期間に前記充電トランジスタ(７６)が前記充電電流を流すことにより前記ブートストラップ容量(ＣBOOT)が充電可能とされたことを特徴とするものである(図１参照)。 In response to the pulse output signal at the predetermined voltage level during the predetermined period, the charging transistor (76) flows the charging current during the predetermined period, whereby the bootstrap capacitor (C BOOT ) can be charged. (See FIG. 1).

更に別のより好適な実施の形態では、前記強制充電回路(８)は、他の電圧比較器(８２)と制御フリップフロップ(８５)とを更に含む。   In still another more preferred embodiment, the forced charging circuit (8) further includes another voltage comparator (82) and a control flip-flop (85).

前記観測電圧が前記所定の基準電圧(Ｖref)よりも低下することの前記電圧比較器(８１)による検出に応答して、前記制御フリップフロップ(８５)が第１の状態に制御される。   In response to detection by the voltage comparator (81) that the observed voltage falls below the predetermined reference voltage (Vref), the control flip-flop (85) is controlled to the first state.

前記第１の状態に制御された前記制御フリップフロップの出力信号(／Ｑ)に応答して、前記充電トランジスタ(８６)は前記充電電流の通電を開始することによって前記ブートストラップ容量(ＣBOOT)の充電を開始するものである。 In response to the output signal (/ Q) of the control flip-flop controlled to the first state, the charging transistor (86) starts energization of the charging current, thereby causing the bootstrap capacitance (C BOOT ). Will start charging.

前記ブートストラップ容量(ＣBOOT)の前記充電の開始により前記観測電圧が前記所定の基準電圧(ＶrefL)よりも高レベルの他の基準電圧(ＶrefH)よりも増大することの前記他の電圧比較器(８２)による検出に応答して、前記制御フリップフロップ(８５)が前記第１の状態と異なった第２の状態に制御される。 The bootstrap capacitor (C BOOT) the observation the other voltage comparator to increase than voltage the predetermined reference voltage (VrefL) high levels of other reference voltage than (VrefH) by the start of the charging of In response to the detection by (82), the control flip-flop (85) is controlled to a second state different from the first state.

前記第２の状態に制御された前記制御フリップフロップの前記出力信号(／Ｑ)に応答して、前記充電トランジスタ(８６)は前記充電電流の前記通電を終了することによって前記ブートストラップ容量(ＣBOOT)の前記充電を終了することを特徴とするものである(図３参照)。 In response to the output signal (/ Q) of the control flip-flop controlled to the second state, the charging transistor (86) terminates the energization of the charging current, thereby causing the bootstrap capacitance (C The charging of BOOT ) is terminated (see FIG. 3).

具体的な実施の形態では、前記強制充電回路(９)の前記充電トランジスタ(９３)は、前記電圧比較器の前記出力信号に応答して、前記ブートストラップ容量(ＣBOOT)の前記他端を前記接地電位の電圧レベルにプルダウン可能とされたことを特徴とするものである(図５参照)。 In a specific embodiment, the charging transistor (93) of the forced charging circuit (9) is configured to connect the other end of the bootstrap capacitor (C BOOT ) in response to the output signal of the voltage comparator. The voltage level of the ground potential can be pulled down (see FIG. 5).

他の具体的な実施の形態は、前記強制充電回路(９)は、接続トランジスタ(９２)とワンショットパルス生成回路とを更に含む。   In another specific embodiment, the forced charging circuit (9) further includes a connection transistor (92) and a one-shot pulse generation circuit.

前記充電トランジスタ(９３)の一端と前記接続トランジスタ(９２)の一端とは前記ブートストラップ容量(ＣBOOT)の前記他端(／ＢＯＯＴ)と接続可能とされ、前記接続トランジスタ(９２)の他端は前記スイッチングノード(ＳＷ)と接続され、前記充電トランジスタ(９３)の他端は前記接地電位(ＧＮＤ)に接続される。 Wherein the first ends of said connecting transistor of the charge transistor (93) (92) is connectable to the other end of the bootstrap capacitor (C BOOT) (/ BOOT), the other end of the connection transistor (92) Is connected to the switching node (SW), and the other end of the charging transistor (93) is connected to the ground potential (GND).

前記ワンショットパルス生成回路は、前記観測電圧が所定の前記基準電圧(Ｖref)よりも低下した際の前記電圧比較器の前記出力信号に応答して、所定期間において所定の電圧レベルのパルス出力信号と当該パルス出力信号の反転信号とをそれぞれ前記接続トランジスタ(９２)の制御入力端子と前記充電トランジスタ(９３)の制御入力端子に供給する。   The one-shot pulse generation circuit responds to the output signal of the voltage comparator when the observed voltage falls below a predetermined reference voltage (Vref), and outputs a pulse output signal having a predetermined voltage level in a predetermined period. And an inverted signal of the pulse output signal are supplied to the control input terminal of the connection transistor (92) and the control input terminal of the charging transistor (93), respectively.

前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記接続トランジスタ(９２)の前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタ(９３)の前記一端と前記他端との間はオン状態に制御されることを特徴とするものである(図５参照)。   In response to the pulse output signal at the predetermined voltage level during the predetermined period, the connection transistor (92) is controlled to be in an off state between the one end and the other end, and the charging transistor (93) The one end and the other end are controlled to be in an on state (see FIG. 5).

より具体的な実施の形態では、前記強制充電回路(９)は、接続トランジスタ(９２)と他の電圧比較器(８２)と制御フリップフロップ(８５)とを更に含む。   In a more specific embodiment, the forced charging circuit (9) further includes a connection transistor (92), another voltage comparator (82), and a control flip-flop (85).

前記充電トランジスタ(９３)の一端と前記接続トランジスタ(９２)の一端とは前記ブートストラップ容量(ＣBOOT)の前記他端(／ＢＯＯＴ)と接続可能とされ、前記接続トランジスタ(９２)の他端は前記スイッチングノード(ＳＷ)と接続され、前記充電トランジスタ(９３)の他端は前記接地電位(ＧＮＤ)に接続される。 Wherein the first ends of said connecting transistor of the charge transistor (93) (92) is connectable to the other end of the bootstrap capacitor (C BOOT) (/ BOOT), the other end of the connection transistor (92) Is connected to the switching node (SW), and the other end of the charging transistor (93) is connected to the ground potential (GND).

前記観測電圧が前記所定の基準電圧(Ｖref)よりも低下することの前記電圧比較器(８１)による検出に応答して、前記制御フリップフロップ(８５)が第１の状態に制御される。   In response to detection by the voltage comparator (81) that the observed voltage falls below the predetermined reference voltage (Vref), the control flip-flop (85) is controlled to the first state.

前記第１の状態に制御された前記制御フリップフロップの出力信号(／Ｑ)に応答して、前記接続トランジスタ(９２)の前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタ(９３)の前記一端と前記他端との間はオン状態に制御される。   In response to the output signal (/ Q) of the control flip-flop controlled to the first state, the connection transistor (92) is controlled to be in an OFF state between the one end and the other end, and the charging The one end and the other end of the transistor (93) are controlled to be on.

前記ブートストラップ容量(ＣBOOT)の前記充電の開始により前記観測電圧が前記所定の基準電圧(ＶrefL)よりも高レベルの他の基準電圧(ＶrefH)よりも増大することの前記他の電圧比較器(８２)による検出に応答して、前記制御フリップフロップ(８５)が前記第１の状態と異なった第２の状態に制御される。 The bootstrap capacitor (C BOOT) the observation the other voltage comparator to increase than voltage the predetermined reference voltage (VrefL) high levels of other reference voltage than (VrefH) by the start of the charging of In response to the detection by (82), the control flip-flop (85) is controlled to a second state different from the first state.

前記第２の状態に制御された前記制御フリップフロップの前記出力信号(／Ｑ)に応答して、前記接続トランジスタ(９２)の前記一端と前記他端との間はオン状態に制御され、前記充電トランジスタ(９３)の前記一端と前記他端との間はオフ状態に制御されることを特徴とするものである。   In response to the output signal (/ Q) of the control flip-flop controlled to the second state, the one end and the other end of the connection transistor (92) are controlled to be on, The one end and the other end of the charging transistor (93) are controlled to be in an off state.

他のより具体的な実施の形態では、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)と前記パルス制御部(４)と前記逆電流検出回路(５)と前記ブートストラップ容量充電回路(６)と前記強制充電回路(７)とが、半導体集積回路の１個のチップに集積化される。   In another more specific embodiment, the high side driver (2), the low side driver (3), the pulse control unit (4), the reverse current detection circuit (5), and the bootstrap capacitor charging circuit ( 6) and the forced charging circuit (7) are integrated on one chip of a semiconductor integrated circuit.

前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージ(ＳＩＰ)の１個のパッケージに封止されたことを特徴とするものである。   The first N-channel power MOS transistor chip, the second N-channel power MOS transistor chip, and the one chip of the semiconductor integrated circuit constitute one system-in-package (SIP). It is characterized by being sealed in the package.

最も具体的な実施の形態では、モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタと前記ハイサイドドライバと前記ローサイドドライバと前記パルス制御部と前記逆電流検出回路と前記ブートストラップ容量充電回路と前記強制充電回路とが集積化されたことを特徴とするものである。   In the most specific embodiment, one semiconductor chip of a monolithic semiconductor integrated circuit includes the first N-channel power MOS transistor, the second N-channel power MOS transistor, the high-side driver, and the low-side driver. The pulse control unit, the reverse current detection circuit, the bootstrap capacitor charging circuit, and the forced charging circuit are integrated.

〔２〕別の観点の代表的な実施の形態は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、ハイサイドドライバ(２)と、ローサイドドライバ(３)と、パルス制御部(４)と、逆電流検出回路(５)と、ブートストラップ容量充電回路(６)と、強制充電回路(７)とを具備する半導体集積回路(ＩＣ)の動作方法である。   [2] A typical embodiment of another aspect is a switch circuit (1) including a high side switch element (Q1) and a low side switch element (Q2), a high side driver (2), and a low side driver. (3) Operation of a semiconductor integrated circuit (IC) including a pulse control unit (4), a reverse current detection circuit (5), a bootstrap capacitor charging circuit (6), and a forced charging circuit (7) Is the method.

前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路の外部から入力電源電圧(ＶIN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続されて、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。 An input power supply voltage (V IN ) can be supplied from one outside of the semiconductor integrated circuit to one end of the high side switch element (Q1), and the other end of the high side switch element (Q1) and the low side switch element (Q2). ) Is connected to a switching node (SW), and the other end of the low-side switch element (Q2) is connected to a ground potential (GND).

前記スイッチングノード(ＳＷ)は、前記半導体集積回路の外部のインダクタ(Ｌ)と容量(Ｃ)を含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタ(Ｌ)の一端は前記スイッチングノード(ＳＷ)のスイッチング電圧によって駆動可能され、前記インダクタ(Ｌ)の他端は前記容量(Ｃ)の一端に接続され、前記容量(Ｃ)の他端は前記接地電位(ＧＮＤ)に接続される。   The switching node (SW) can be connected to an external inductor (L) and a low-pass filter (LPF) including a capacitor (C) of the semiconductor integrated circuit, and one end of the inductor (L) is connected to the switching node (SW). The other end of the inductor (L) is connected to one end of the capacitor (C), and the other end of the capacitor (C) is connected to the ground potential (GND).

前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(ＶOUT)を生成可能とされる。 A connection node between the other end of the inductor (L) and the one end of the capacitor (C) can generate an output voltage (V OUT ) of the DC-DC converter as an output terminal of the DC-DC converter. .

前記ハイサイドドライバ(２)の一端には制御電源電圧(ＶCIN)が前記ブートストラップ容量充電回路(６)を介して供給可能とされて、前記ハイサイドドライバ(２)の他端は前記スイッチングノード(ＳＷ)に接続され、前記ハイサイドドライバ(２)の出力端子は前記ハイサイドスイッチ素子(Ｑ１)の制御入力端子に接続される。 A control power supply voltage (V CIN ) can be supplied to one end of the high side driver (2) via the bootstrap capacitor charging circuit (6), and the other end of the high side driver (2) is connected to the switching circuit. The output terminal of the high side driver (2) is connected to the control input terminal of the high side switch element (Q1).

前記ローサイドドライバ(３)の一端には前記制御電源電圧(ＶCIN)が供給可能とされ、前記ローサイドドライバ(３)の他端は前記接地電位(ＧＮＤ)に接続され、前記ローサイドドライバ(３)の出力端子は前記ローサイドスイッチ素子(Ｑ２)の制御入力端子に接続される。 The control power supply voltage (V CIN ) can be supplied to one end of the low side driver (3), the other end of the low side driver (3) is connected to the ground potential (GND), and the low side driver (3) Is connected to the control input terminal of the low-side switch element (Q2).

前記ハイサイドドライバ(２)の前記一端はブート端子(ＢＯＯＴ)として前記半導体集積回路の外部のブートストラップ容量(ＣBOOT)の一端に接続可能とされ、前記スイッチングノード(ＳＷ)は前記ブートストラップ容量(ＣBOOT)の他端に接続可能とされる。 The one end of the high side driver (2) can be connected to one end of a bootstrap capacitor ( CBOOT ) outside the semiconductor integrated circuit as a boot terminal (BOOT), and the switching node (SW) is connected to the bootstrap capacitor It is possible to connect to the other end of (C BOOT ).

前記逆電流検出回路(５)の入力端子は前記ローサイドスイッチ素子(Ｑ２)の前記一端に接続されることによって、前記インダクタ(Ｌ)に流れるインダクタ電流(ＩL)の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路(５)が生成可能とされる。 An input terminal of the reverse current detection circuit (5) is connected to the one end of the low-side switch element (Q2), thereby detecting occurrence of a reverse current of the inductor current (I L ) flowing through the inductor ( L ). The reverse current detection circuit (5) can generate a reverse current detection signal.

前記逆電流検出回路(５)から前記逆流検出信号が生成される場合には、前記ハイサイドドライバ(２)と前記ローサイドドライバ(３)とは、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)との両者をオフ状態に制御する。   When the reverse current detection signal is generated from the reverse current detection circuit (5), the high side driver (2) and the low side driver (3) include the high side switch element (Q1) and the low side switch. Both the element (Q2) and the element (Q2) are controlled to be turned off.

前記強制充電回路(７)は、前記両者が前記オフ状態に制御された期間における前記ブート端子(ＢＯＯＴ)と前記スイッチングノード(ＳＷ)との間の観測電圧が所定の基準電圧(Ｖref)よりも低下することに応答して、前記ブートストラップ容量(ＣBOOT)を充電可能とされたことを特徴とするものである(図１参照)。 In the forced charging circuit (7), the observed voltage between the boot terminal (BOOT) and the switching node (SW) in a period in which both are controlled to the off state is higher than a predetermined reference voltage (Vref). In response to the decrease, the bootstrap capacity (C BOOT ) can be charged (see FIG. 1).

前記実施の形態によれば、軽負荷時の損失を軽減するとともに軽負荷時の不連続モード(ＤＣＭ)でブートストラップ容量を再充電することができる。   According to the embodiment, it is possible to reduce the loss at light load and to recharge the bootstrap capacity in the discontinuous mode (DCM) at light load.

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。 2. Details of Embodiment Next, the embodiment will be described in more detail. In all the drawings for explaining the best mode for carrying out the invention, components having the same functions as those in the above-mentioned drawings are denoted by the same reference numerals, and repeated description thereof is omitted.

［実施の形態１］
《半導体集積回路の構成》
図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。 [Embodiment 1]
<Configuration of semiconductor integrated circuit>
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit IC according to Embodiment 1 for configuring a switching regulator type DC-DC converter.

図１に示す実施の形態１による半導体集積回路ＩＣが、図９に示した本発明に先立って本発明者等により検討された半導体集積回路ＩＣと相違するのは、次の点である。   The semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1 is different from the semiconductor integrated circuit IC examined by the inventors prior to the present invention shown in FIG. 9 in the following points.

最初に、図１に示した実施の形態１による半導体集積回路ＩＣには、軽負荷時の不連続モード(ＤＣＭ)において低損失でブートストラップ容量ＣBOOTを強制的に充電する強制充電回路７が特に追加されている。 First, the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1 includes a forced charging circuit 7 that forcibly charges the bootstrap capacitor C BOOT with low loss in a discontinuous mode (DCM) at light load. Especially added.

《強制充電回路の構成および動作》
図１に示すように、強制充電回路７は、電圧比較器７０と基準電圧生成器７１とワンショットパルス生成回路７２とＮチャネルＭＯＳトランジスタ７３と抵抗７４、７５とＰチャネルＭＯＳトランジスタ７６と逆流防止ダイオード７７とによって構成されている。 << Configuration and operation of forced charging circuit >>
As shown in FIG. 1, the forced charging circuit 7 includes a voltage comparator 70, a reference voltage generator 71, a one-shot pulse generation circuit 72, an N-channel MOS transistor 73, resistors 74 and 75, and a P-channel MOS transistor 76. A diode 77 is included.

電圧比較器７０の反転入力端子−はブートストラップ容量ＣBOOTの一端が接続されたブート端子ＢＯＯＴに接続され、電圧比較器７０の非反転入力端子＋は基準電圧生成器７１の一端に接続され、基準電圧生成器７１の他端はブートストラップ容量ＣBOOTの他端が接続されたスイッチングノードＳＷに接続されている。電圧比較器７０の出力端子はワンショットパルス生成回路７２の入力端子に接続され、ワンショットパルス生成回路７２の出力端子はＮチャネルＭＯＳトランジスタ７３のゲートに接続され、ＮチャネルＭＯＳトランジスタ７３のソースは抵抗７４の一端に接続され、抵抗７４の他端はスイッチングノードＳＷに接続されている。ＮチャネルＭＯＳトランジスタ７３のドレインは抵抗７５の一端とＰチャネルＭＯＳトランジスタ７６のゲートに接続され、抵抗７５の他端とＰチャネルＭＯＳトランジスタ７６のソースとは入力電源電圧ＶINが供給されるハイサイドトランジスタＱ１のドレインに接続される。最後に、ＰチャネルＭＯＳトランジスタ７６のドレインは逆流防止ダイオード７７であるショットキーバリアダイオードＳＢＤ２のアノードに接続され、ショットキーバリアダイオードＳＢＤ２のカソードはブート端子ＢＯＯＴに接続されている。 The inverting input terminal − of the voltage comparator 70 is connected to the boot terminal BOOT to which one end of the bootstrap capacitor C BOOT is connected, and the non-inverting input terminal + of the voltage comparator 70 is connected to one end of the reference voltage generator 71. The other end of the reference voltage generator 71 is connected to a switching node SW to which the other end of the bootstrap capacitor C BOOT is connected. The output terminal of the voltage comparator 70 is connected to the input terminal of the one-shot pulse generation circuit 72, the output terminal of the one-shot pulse generation circuit 72 is connected to the gate of the N-channel MOS transistor 73, and the source of the N-channel MOS transistor 73 is The resistor 74 is connected to one end, and the other end of the resistor 74 is connected to the switching node SW. The drain of the N channel MOS transistor 73 is connected to one end of the resistor 75 and the gate of the P channel MOS transistor 76, and the other end of the resistor 75 and the source of the P channel MOS transistor 76 are on the high side to which the input power supply voltage V IN is supplied. Connected to the drain of transistor Q1. Finally, the drain of the P-channel MOS transistor 76 is connected to the anode of a Schottky barrier diode SBD2, which is a backflow prevention diode 77, and the cathode of the Schottky barrier diode SBD2 is connected to the boot terminal BOOT.

電圧比較器７０はブートストラップ容量ＣBOOTの両端子間電圧を監視して、この両端子間電圧が基準電圧生成器７１の基準電圧よりも低くなると、ワンショットパルス生成回路７２とＮチャネルＭＯＳトランジスタ７３と抵抗７４、７５とＰチャネルＭＯＳトランジスタ７６と逆流防止ダイオード７７とを介してブートストラップ容量ＣBOOTを強制的に充電するものである。すなわち、ブートストラップ容量ＣBOOTの両端子間電圧が基準電圧生成器７１の基準電圧よりも低くなると、電圧比較器７０の出力信号がローレベルからハイレベルに変化するのに応答して、ワンショットパルス生成回路７２は所定期間にハイベルのパルス出力信号を生成する。従って、ワンショットパルス生成回路７２の所定期間のハイベルのパルス出力信号に応答して、所定期間に所定のパルス電流が抵抗７５とＮチャネルＭＯＳトランジスタ７３のドレイン・ソース電流経路と抵抗７５とに流れる。このパルス電流による抵抗７５の電圧降下により、ＰチャネルＭＯＳトランジスタ７６のソース・ドレイン電流経路と逆流防止ダイオード７７に所定期間にパルス強制充電電流が流れるので、ブートストラップ容量ＣBOOTは所定期間にこのパルス強制充電電流によって充電されるものとなる。 The voltage comparator 70 monitors the voltage between both terminals of the bootstrap capacitor CBOOT , and when the voltage between both terminals becomes lower than the reference voltage of the reference voltage generator 71, the one-shot pulse generation circuit 72 and the N-channel MOS transistor The bootstrap capacitor C BOOT is forcibly charged via the resistor 73, resistors 74 and 75, the P-channel MOS transistor 76, and the backflow prevention diode 77. That is, when the voltage between both terminals of the bootstrap capacitor C BOOT becomes lower than the reference voltage of the reference voltage generator 71, one-shot in response to the output signal of the voltage comparator 70 changing from low level to high level. The pulse generation circuit 72 generates a high-bell pulse output signal for a predetermined period. Accordingly, in response to the high-bell pulse output signal of the one-shot pulse generation circuit 72 for a predetermined period, a predetermined pulse current flows through the resistor 75, the drain / source current path of the N-channel MOS transistor 73, and the resistor 75 during the predetermined period. . Due to the voltage drop of the resistor 75 due to this pulse current, a pulse forced charging current flows in the source / drain current path of the P-channel MOS transistor 76 and the backflow prevention diode 77 in a predetermined period, so that the bootstrap capacitor C BOOT has this pulse in the predetermined period. The battery is charged by a forced charging current.

ブートストラップ容量ＣBOOTの強制充電回路７による所定期間の強制充電によって両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量ＣBOOTによって得られるものとなる。従って、強制充電回路７によって軽負荷時の不連続モード(ＤＣＭ)の期間に、ブートストラップ容量ＣBOOTを再充電することが可能となる。更に、強制充電回路７によるブートストラップ容量ＣBOOTの再充電の間には、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作が活性化されているので、ローサイドスイッチに逆流電流が流れることが防止され、軽負荷時の損失の増大を回避することが可能となる。 Since the voltage between both ends is increased by forced charging of the bootstrap capacitor CBOOT for a predetermined period by the forced charging circuit 7, the boosted voltage necessary for turning on the high side transistor Q1 is obtained by the bootstrap capacitor CBOOT . It becomes. Therefore, the bootstrap capacitor C BOOT can be recharged by the forced charging circuit 7 during the period of the discontinuous mode (DCM) at light load. Further, during the recharging of the bootstrap capacitor C BOOT by the forced charging circuit 7, the reverse current detection preventing operation by the reverse current detection circuit 5 and the low side driver 3 in response to the mode signal SMOD set to the high level is activated. Therefore, it is possible to prevent a backflow current from flowing through the low-side switch, and to avoid an increase in loss at light load.

《半導体集積回路のその他の構成》
図１に示すスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣのその他の構成は、以下の通りである。 << Other configuration of semiconductor integrated circuit >>
The other configuration of the semiconductor integrated circuit IC according to the first embodiment for configuring the switching regulator type DC-DC converter shown in FIG. 1 is as follows.

図１に示した実施の形態１によるシステム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路は、ハイサイドトランジスタＱ１の半導体チップと、ローサイドトランジスタＱ２の半導体チップと、制御・ドライバを構成するＣＭＯＳ半導体集積回路の半導体チップが、１個の樹脂パッケージに封止された半導体デバイスである。   A hybrid semiconductor integrated circuit configured in the form of a system-in-package (SIP) according to the first embodiment shown in FIG. 1 includes a high-side transistor Q1 semiconductor chip, a low-side transistor Q2 semiconductor chip, A semiconductor chip of a CMOS semiconductor integrated circuit constituting a driver is a semiconductor device sealed in one resin package.

図１に示したようにスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１によるハイブリッド型半導体集積回路ＩＣには、ブートストラップ容量ＣBOOTとローパスフィルタＬＰＦとが接続されている。 As shown in FIG. 1, a bootstrap capacitor C BOOT and a low-pass filter LPF are connected to the hybrid semiconductor integrated circuit IC according to the first embodiment for configuring a switching regulator type DC-DC converter.

ハイブリッド型半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、ハイサイドドライバ２と、ローサイドドライバ３と、ＰＷＭ制御部４と、逆電流検出回路５と、ブートストラップ容量充電回路６と、上述した強制充電回路７とによって構成されている。   The hybrid semiconductor integrated circuit IC includes a switch circuit 1 including a high side transistor Q1 and a low side transistor Q2, a high side driver 2, a low side driver 3, a PWM control unit 4, a reverse current detection circuit 5, a boot circuit The strap capacitor charging circuit 6 and the forced charging circuit 7 described above are included.

ハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、それぞれＮチャネルパワーＭＯＳトランジスタのトランジスタチップによって構成されている。またハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６と強制充電回路７とは、制御駆動ＣＭＯＳ半導体集積回路のＩＣチップに集積化されている。ハイサイドドライバ２のブート端子ＢＯＯＴにはブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１を介して制御電源電圧ＶCINが供給され、ローサイドドライバ３にも制御電源電圧ＶCINが供給される。尚、略５ボルトの制御電源電圧ＶCINは、ハイブリッド型半導体集積回路ＩＣに内蔵されたオンチップレギュレータもしくは外部のボルテージ・レギュレータから供給される。 The high-side transistor Q1 and the low-side transistor Q2 are each constituted by an N-channel power MOS transistor transistor chip. The high side driver 2, the low side driver 3, the PWM control unit 4, the reverse current detection circuit 5, the bootstrap capacitance charging circuit 6, and the forced charging circuit 7 are integrated on an IC chip of a control drive CMOS semiconductor integrated circuit. . The boot terminal BOOT high-side driver 2 is supplied control power voltage V CIN via a Schottky barrier diode SBD1 the bootstrap capacitor charging circuit 6, a control power supply voltage V CIN is supplied to the low-side driver 3. The control power supply voltage V CIN of about 5 volts is supplied from an on-chip regulator built in the hybrid semiconductor integrated circuit IC or an external voltage regulator.

ハイサイドドライバ２とローサイドドライバ３とは、図７および図８で説明したＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートをそれぞれ駆動する。   The high side driver 2 and the low side driver 3 drive the gate of the high side transistor Q1 and the gate of the low side transistor Q2, respectively, in response to the PWM signal PWM_SG described with reference to FIGS.

ハイサイドトランジスタＱ１のドレインには略１２ボルトの入力電源電圧ＶINが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に共通接続され、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続され、容量Ｃの他端と負荷ＬＯＡＤの他端とは接地電位ＧＮＤに接続される。また、ローパスフィルタＬＰＦのインダクタＬの他端の出力電圧端子から、負荷ＬＯＡＤに供給される出力電圧ＶOUTが生成される。 An input power supply voltage VIN of approximately 12 volts is supplied to the drain of the high side transistor Q1, and a common connection point between the source of the high side transistor Q1 and the drain of the low side transistor Q2 is a switching node SW. The switching node SW is commonly connected to one end of the inductor L of the low-pass filter LPF, the other end of the inductor L is an output voltage terminal, and the output voltage terminal is connected to one end of the capacitor C and one end of the load LOAD. The other end of the capacitor C and the other end of the load LOAD are connected to the ground potential GND. An output voltage V OUT supplied to the load LOAD is generated from the output voltage terminal at the other end of the inductor L of the low-pass filter LPF.

ローサイドトランジスタＱ２のドレインは、逆電流検出回路５の入力端子に接続されている。ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下することにより、この電流ＩLの方向はインダクタＬの電流ＩLが０Ａ(ゼロ・アンペア)以上のローサイドトランジスタＱ２の電流の方向と反対となって、逆流電流が発生しようとする。この状態はハイレベルのモード信号ＳＭＯＤによって逆電流検出動作が活性化された逆電流検出回路５によって検出され、逆電流検出回路５の検出出力信号に応答して、ローサイドドライバ３はローサイドトランジスタＱ２をオフ状態に制御することによって、逆流電流の発生を防止する。モード信号ＳＭＯＤがローレベルである場合には、逆電流検出回路５の逆電流検出動作は非活性化され、ローサイドドライバ３によるローサイドトランジスタＱ２の逆流電流の発生防止動作も非活性化される。 The drain of the low-side transistor Q2 is connected to the input terminal of the reverse current detection circuit 5. By the inductor current I L flowing through the inductor L of the low-pass filter LPF is reduced below 0A (zero ampere), current I L in the direction inductor L of the current I L 0A (zero ampere) or more of the low-side transistor A reverse current is going to be generated in the direction opposite to the current direction of Q2. This state is detected by the reverse current detection circuit 5 in which the reverse current detection operation is activated by the high level mode signal SMOD. In response to the detection output signal of the reverse current detection circuit 5, the low side driver 3 turns the low side transistor Q2 on. By controlling to the off state, generation of a backflow current is prevented. When the mode signal SMOD is at the low level, the reverse current detection operation of the reverse current detection circuit 5 is deactivated, and the operation for preventing the reverse current from occurring in the low side transistor Q2 by the low side driver 3 is also deactivated.

ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の一方の入力端子と他方の入力端子に、逆電流検出回路５から生成される検出出力信号と図７および図８で説明したＰＷＭ信号ＰＷＭ＿ＳＧとがそれぞれ供給される。   The detection output signal generated from the reverse current detection circuit 5 and the PWM described with reference to FIGS. 7 and 8 are applied to one input terminal and the other input terminal of the NOR logic circuit 41 of the PWM control unit 4 of the hybrid semiconductor integrated circuit IC. A signal PWM_SG is supplied.

更に、ハイブリッド型半導体集積回路ＩＣのＰＷＭ制御部４のノア論理回路４１の他方の入力端子に供給されるＰＷＭ変調部２２のＰＷＭ信号ＰＷＭ＿ＳＧは、ハイサイドドライバ２の入力端子に直接供給されている。従って、ハイレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイサイドドライバ２の出力端子には、ハイレベルのハイサイドゲート駆動電圧が生成されるので、ハイサイドトランジスタＱ１のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１がオン状態のタイミングにおいて、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２はオフ状態に制御される。   Further, the PWM signal PWM_SG of the PWM modulation unit 22 supplied to the other input terminal of the NOR logic circuit 41 of the PWM control unit 4 of the hybrid semiconductor integrated circuit IC is directly supplied to the input terminal of the high side driver 2. . Accordingly, in response to the high-level PWM signal PWM_SG, a high-level high-side gate drive voltage is generated at the output terminal of the high-side driver 2, so that the N-channel power MOS transistor of the high-side transistor Q1 is turned on. Controlled. At the timing when the high-side N-channel power MOS transistor Q1 is turned on, the low-side N-channel power MOS transistor Q2 is controlled to be turned off.

逆電流検出回路５の逆電流検出動作の非活性化を示すローレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もローレベルとなる。その結果、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のローレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ハイレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にはハイレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオン状態に制御される。尚、ローサイドのＮチャネルパワーＭＯＳトランジスタＱ２がオン状態のタイミングにおいては、ハイサイドのＮチャネルパワーＭＯＳトランジスタＱ１はオフ状態に制御される。   When a low-level mode signal SMOD indicating deactivation of the reverse current detection operation of the reverse current detection circuit 5 is supplied to the semiconductor integrated circuit IC, one input terminal of the NOR logic circuit 41 of the PWM control unit 4 is supplied. The detection output signal supplied from the reverse current detection circuit 5 is also at a low level. As a result, in response to the low level detection output signal of the reverse current detection circuit 5 and the low level PWM signal PWM_SG of the PWM modulator 22 supplied to one input terminal and the other input terminal of the NOR logic circuit 41, respectively. The high level output signal is supplied from the NOR logic circuit 41 to the input terminal of the low side driver 3. Therefore, a high-level low-side gate drive voltage is generated at the output terminal of the low-side driver 3, so that the N-channel power MOS transistor of the low-side transistor Q2 is controlled to be on. At the timing when the low-side N-channel power MOS transistor Q2 is turned on, the high-side N-channel power MOS transistor Q1 is controlled to be turned off.

逆電流検出回路５の逆電流検出動作の活性化を示したハイレベルのモード信号ＳＭＯＤが半導体集積回路ＩＣに供給される場合には、ＰＷＭ制御部４のノア論理回路４１の一方の入力端子に逆電流検出回路５から供給される検出出力信号もハイレベルとなる。その結果、ノア論理回路４１の一方の入力端子と他方の入力端子にそれぞれ供給される逆電流検出回路５のハイレベルの検出出力信号とＰＷＭ変調部２２のローレベルのＰＷＭ信号ＰＷＭ＿ＳＧに応答して、ローレベルの出力信号がノア論理回路４１からローサイドドライバ３の入力端子に供給される。従って、ローサイドドライバ３の出力端子にはローレベルのローサイドゲート駆動電圧が生成されるので、ローサイドトランジスタＱ２のＮチャネルパワーＭＯＳトランジスタはオフ状態に制御される。その結果、ローサイドトランジスタＱ２の逆流電流の発生を防止することが可能となる。   When the high-level mode signal SMOD indicating activation of the reverse current detection operation of the reverse current detection circuit 5 is supplied to the semiconductor integrated circuit IC, one input terminal of the NOR logic circuit 41 of the PWM control unit 4 is applied. The detection output signal supplied from the reverse current detection circuit 5 is also at a high level. As a result, in response to the high level detection output signal of the reverse current detection circuit 5 and the low level PWM signal PWM_SG of the PWM modulator 22 supplied to one input terminal and the other input terminal of the NOR logic circuit 41, respectively. The low level output signal is supplied from the NOR logic circuit 41 to the input terminal of the low side driver 3. Accordingly, since a low-level low-side gate drive voltage is generated at the output terminal of the low-side driver 3, the N-channel power MOS transistor of the low-side transistor Q2 is controlled to be turned off. As a result, it is possible to prevent the reverse current of the low side transistor Q2 from being generated.

また、スイッチングノードＳＷとハイサイドドライバ２のブート端子ＢＯＯＴとの間に接続されたブートストラップ容量ＣBOOTは、図７において説明したように、ハイサイドトランジスタＱ１のゲート駆動電圧を略２倍の略制御電源電圧ＶCINのレベルにプルアップすると言う昇圧動作を実行するものである。その結果、ハイサイドトランジスタＱ１のドレイン・ソース間電圧ＶDSは極めてゼロ・ボルトに近い電圧となるので、ハイサイドトランジスタＱ１のドレインの入力電源電圧ＶINの電圧レベルがスイッチングノードＳＷに伝達されることが可能となる。 Further, the bootstrap capacitor C BOOT connected between the switching node SW and the boot terminal BOOT of the high side driver 2 is substantially double the gate drive voltage of the high side transistor Q1 as described in FIG. A boosting operation of pulling up to the level of the control power supply voltage V CIN is executed. As a result, the drain-source voltage V DS of the high-side transistor Q1 is very close to zero volts, and the voltage level of the input power supply voltage VIN at the drain of the high-side transistor Q1 is transmitted to the switching node SW. It becomes possible.

図１に示した実施の形態１によるハイブリッド型半導体集積回路ＩＣにおいても、図９のハイブリッド型半導体集積回路ＩＣと全く同様に、ハイサイドドライバ２はハイサイドトランジスタＱ１のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含み、ローサイドドライバ３もローサイドトランジスタＱ２のゲート駆動電圧を生成する機能以外にもアナログ回路の機能を含んでいる。   Also in the hybrid semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1, the high side driver 2 has a function of generating the gate drive voltage of the high side transistor Q1 just like the hybrid semiconductor integrated circuit IC of FIG. In addition to the function of the analog circuit, the low side driver 3 also includes the function of the analog circuit in addition to the function of generating the gate drive voltage of the low side transistor Q2.

図１には詳細に図示していないが、ハイサイドドライバ２とローサイドドライバ３とＰＷＭ制御部４と逆電流検出回路５とブートストラップ容量充電回路６と強制充電回路７とが集積化された制御駆動ＣＭＯＳ半導体集積回路のＩＣチップには、それ以外にも種々のアナログ回路の機能が集積化されている。すなわち、この機能は、過電流保護回路(ＯＣＰ)と過温度保護回路(ＯＴＰ)と過電圧保護回路(ＯVＰ)と図８で説明したＰＷＭ制御のためのハイサイドドライバ２での電流検出信号Ｃ＿ＤＥＴの生成等を含むものである
強制充電回路７に関しては、冒頭で説明済みであるので、再度の説明は省略する。 Although not shown in detail in FIG. 1, the high side driver 2, the low side driver 3, the PWM control unit 4, the reverse current detection circuit 5, the bootstrap capacitor charging circuit 6, and the forced charging circuit 7 are integrated. In addition, various analog circuit functions are integrated in the IC chip of the driving CMOS semiconductor integrated circuit. That is, this function is used for the overcurrent protection circuit (OCP), the overtemperature protection circuit (OTP), the overvoltage protection circuit (OVP), and the current detection signal C_DET in the high-side driver 2 for PWM control described in FIG. Since the forced charging circuit 7 including generation and the like has been described at the beginning, the description thereof will be omitted.

図２は、図１に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。   FIG. 2 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC according to the first embodiment for configuring the switching regulator type DC-DC converter shown in FIG.

また図２は、図１１と同様に、軽負荷時の不連続モード(ＤＣＭ)におけるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。   FIG. 2 is a diagram showing waveforms for explaining the operation of the switching regulator type DC-DC converter in the discontinuous mode (DCM) at the time of light load, as in FIG.

図２には、図１１と同様に、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流ＩLと、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。 2 shows, similarly to FIG. 11, the voltage BOOT boot terminal BOOT, the voltage SW switching node SW of the switch circuit 1, the inductor current I L flowing through the inductor L of the low-pass filter LPF, the bootstrap capacitor C BOOT The voltage C BOOT between both ends of the switch circuit 1 and the on / off states of the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 are shown.

上述したように、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、図１１に示した４個目の長い期間においては、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTは顕著に低下するものであった。 As described above, due to the leakage current of the analog circuit included in the high-side driver 2, in 4 th long period shown in FIG. 11, the voltage C BOOT across bootstrap capacitor C BOOT notably It was a thing that declined.

図２においても、図１１と同様にハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、４個目の長い期間において、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTは顕著に低下する。しかし、その低下の途中で、図２に示すように、強制充電回路７は、所定期間ΔＴにブートストラップ容量ＣBOOTを強制的に充電する強制充電ＣＲＧを実行する。 In FIG. 2, due to the leakage current of the analog circuits included in similarly high-side driver 2 and 11, the long period of 4 th, voltage C BOOT across bootstrap capacitor C BOOT is significantly descend. However, in the middle of the decrease, as shown in FIG. 2, the forced charging circuit 7 executes forced charging CRG for forcibly charging the bootstrap capacitor C BOOT during a predetermined period ΔT.

すなわち、強制充電回路７の電圧比較器７０は、ブートストラップ容量ＣBOOTの両端子間電圧が基準電圧生成器７１の基準電圧Ｖrefより低くなることを検出する。従って、電圧比較器７０の出力信号のローレベルからハイレベルへの変化に応答して、ワンショットパルス生成回路７２は所定期間ΔＴにハイベルのパルス出力信号を生成する。その結果、ワンショットパルス生成回路７２の所定期間ΔＴのハイベルのパルス出力信号に応答して、所定期間ΔＴに所定のパルス電流が抵抗７５とＮチャネルＭＯＳトランジスタ７３と抵抗７５とに流れる。このパルス電流による抵抗７５の電圧降下によって、ＰチャネルＭＯＳトランジスタ７６と逆流防止ダイオード７７とには所定期間ΔＴにパルス強制充電電流が流れるので、ブートストラップ容量ＣBOOTは所定期間ΔＴにこのパルス強制充電電流によって充電されるものとなる。 That is, the voltage comparator 70 of the forced charging circuit 7 detects that the voltage between both terminals of the bootstrap capacitor C BOOT is lower than the reference voltage Vref of the reference voltage generator 71. Accordingly, in response to the change of the output signal of the voltage comparator 70 from the low level to the high level, the one-shot pulse generation circuit 72 generates a high-bell pulse output signal for a predetermined period ΔT. As a result, in response to the high-bell pulse output signal of the one-shot pulse generation circuit 72 for a predetermined period ΔT, a predetermined pulse current flows through the resistor 75, the N-channel MOS transistor 73, and the resistor 75 during the predetermined period ΔT. Due to the voltage drop of the resistor 75 due to the pulse current, a pulse forced charging current flows through the P-channel MOS transistor 76 and the backflow prevention diode 77 during a predetermined period ΔT, so that the bootstrap capacitor C BOOT is subjected to this pulse forced charging during the predetermined period ΔT. It will be charged by the current.

図２に示すように、強制充電回路７による所定期間ΔＴの強制充電によってブートストラップ容量ＣBOOTの両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量ＣBOOTによって得られるものとなる。 As shown in FIG. 2, the voltage across the bootstrap capacitor C BOOT increases due to the forced charging of the forced charging circuit 7 for a predetermined period ΔT, so that the boosted voltage required to turn on the high side transistor Q1 is the boot voltage. It is obtained by the strap capacity C BOOT .

［実施の形態２］
《半導体集積回路の構成》
図３は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２による半導体集積回路ＩＣの構成を示す図である。 [Embodiment 2]
<Configuration of semiconductor integrated circuit>
FIG. 3 is a diagram showing a configuration of a semiconductor integrated circuit IC according to the second embodiment for configuring a switching regulator type DC-DC converter.

図３に示した実施の形態２による半導体集積回路ＩＣが、図１に示す実施の形態１による半導体集積回路ＩＣと相違するのは、次の点である。   The semiconductor integrated circuit IC according to the second embodiment shown in FIG. 3 is different from the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1 in the following points.

すなわち、図３に示した実施の形態２による半導体集積回路ＩＣでは、軽負荷時の不連続モード(ＤＣＭ)において低損失でブートストラップ容量ＣBOOTを強制的に充電するために、図１に示した強制充電回路７が強制充電回路８に置換されている。 That is, the semiconductor integrated circuit IC according to the second embodiment shown in FIG. 3 is shown in FIG. 1 in order to forcibly charge the bootstrap capacitor C BOOT with low loss in the discontinuous mode (DCM) at light load. The forced charging circuit 7 is replaced with the forced charging circuit 8.

《強制充電回路の構成および動作》
図３に示すように、強制充電回路８は、第１電圧比較器８１と第２電圧比較器８２と第１基準電圧生成器８３と第２基準電圧生成器８４と制御フリップフロップ(ＦＦ)８５とＰチャネルＭＯＳトランジスタ８６と逆流防止ダイオード８７とによって構成されている。 << Configuration and operation of forced charging circuit >>
As shown in FIG. 3, the forced charging circuit 8 includes a first voltage comparator 81, a second voltage comparator 82, a first reference voltage generator 83, a second reference voltage generator 84, and a control flip-flop (FF) 85. And a P-channel MOS transistor 86 and a backflow prevention diode 87.

第１電圧比較器８１の反転入力端子−と第２電圧比較器８２の非反転入力端子＋とは、ブートストラップ容量ＣBOOTの一端が接続されたブート端子ＢＯＯＴに接続される。第１電圧比較器８１の非反転入力端子＋は第１基準電圧生成器８３の一端に接続され、第２電圧比較器８２の反転入力端子−は第２基準電圧生成器８４の一端に接続され、第１基準電圧生成器８３の他端と第２基準電圧生成器８４の他端とはブートストラップ容量ＣBOOTの他端が接続されたスイッチングノードＳＷに接続されている。第１基準電圧生成器８３は低レベルの第１基準電圧ＶrefLを生成して、第２基準電圧生成器８４は高レベルの第１基準電圧ＶrefHを生成する。 The inverting input terminal − of the first voltage comparator 81 and the non-inverting input terminal + of the second voltage comparator 82 are connected to a boot terminal BOOT to which one end of the bootstrap capacitor C BOOT is connected. The non-inverting input terminal + of the first voltage comparator 81 is connected to one end of the first reference voltage generator 83, and the inverting input terminal − of the second voltage comparator 82 is connected to one end of the second reference voltage generator 84. The other end of the first reference voltage generator 83 and the other end of the second reference voltage generator 84 are connected to a switching node SW to which the other end of the bootstrap capacitor CBOOT is connected. The first reference voltage generator 83 generates a low level first reference voltage VrefL, and the second reference voltage generator 84 generates a high level first reference voltage VrefH.

制御フリップフロップ(ＦＦ)８５のセット入力端子には第１電圧比較器８１の出力端子の出力信号が供給されて、制御フリップフロップ(ＦＦ)８５のリセット入力端子Ｒには第２電圧比較器８２の出力端子の出力信号が供給され、制御フリップフロップ(ＦＦ)８５の反転データ出力信号／ＱはＰチャネルＭＯＳトランジスタ８６のゲートに供給される。ＰチャネルＭＯＳトランジスタ７６のソースは入力電源電圧ＶINが供給されるハイサイドトランジスタＱ１のドレインに接続され、ＰチャネルＭＯＳトランジスタ８６のドレインは逆流防止ダイオード８７であるショットキーバリアダイオードＳＢＤ２のアノードに接続され、ショットキーバリアダイオードＳＢＤ２のカソードはブート端子ＢＯＯＴに接続されている。 The set input terminal of the control flip-flop (FF) 85 is supplied with the output signal of the output terminal of the first voltage comparator 81, and the reset input terminal R of the control flip-flop (FF) 85 is supplied with the second voltage comparator 82. The output signal of the output terminal of the control flip-flop (FF) 85 is supplied to the gate of the P-channel MOS transistor 86. The source of the P-channel MOS transistor 76 is connected to the drain of the high-side transistor Q1 to which the input power supply voltage V IN is supplied, and the drain of the P-channel MOS transistor 86 is connected to the anode of the Schottky barrier diode SBD2 that is the backflow prevention diode 87. The cathode of the Schottky barrier diode SBD2 is connected to the boot terminal BOOT.

第１電圧比較器８１はブートストラップ容量ＣBOOTの両端子間電圧を監視して、この両端子間電圧が第１基準電圧生成器８３の低レベルの第１基準電圧ＶrefLより低くなると、第１電圧比較器８１のハイレベルの出力信号は制御フリップフロップ８５をセット状態に制御する。従って、制御フリップフロップ８５の反転データ出力信号／Ｑがハイレベルからローレベルに変化するので、ローレベルの反転データ出力信号／Ｑに応答して、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とにパルス強制充電電流が流れる。その結果、ブートストラップ容量ＣBOOTはこのパルス強制充電電流によって充電されるので、ブートストラップ容量ＣBOOTの両端子間電圧が増大する。 The first voltage comparator 81 monitors the voltage between both terminals of the bootstrap capacitor C BOOT , and when the voltage between both terminals becomes lower than the low-level first reference voltage VrefL of the first reference voltage generator 83, the first voltage comparator 81 The high level output signal of the voltage comparator 81 controls the control flip-flop 85 to the set state. Accordingly, since the inverted data output signal / Q of the control flip-flop 85 changes from the high level to the low level, in response to the inverted data output signal / Q of the low level, the source / drain current path of the P channel MOS transistor 86 A pulse forced charging current flows through the backflow prevention diode 87. As a result, the bootstrap capacitor C BOOT is charged by this pulse forced charging current, so that the voltage between both terminals of the bootstrap capacitor C BOOT increases.

第２電圧比較器８２はブートストラップ容量ＣBOOTの両端子間電圧を監視して、この両端子間電圧が第２基準電圧生成器８４の高レベルの第２基準電圧ＶrefHより高くなると、第２電圧比較器８２のハイレベルの出力信号は制御フリップフロップ８５をリセット状態に制御する。その結果、制御フリップフロップ８５の反転データ出力信号／Ｑがローレベルからハイレベルに変化するので、ハイレベルの反転データ出力信号／Ｑに応答して、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とに流れていたパルス強制充電電流が実質的に０Ａ(ゼロ・アンペア)に遮断される。その結果、ブートストラップ容量ＣBOOTのパルス強制充電電流による充電が終了されるので、ブートストラップ容量ＣBOOTの両端子間電圧はハイサイドドライバ２のアナログ回路のリーク電流の放電経路による放電によって再び低下する。 The second voltage comparator 82 monitors the voltage between both terminals of the bootstrap capacitor C BOOT , and when the voltage between both terminals becomes higher than the high-level second reference voltage VrefH of the second reference voltage generator 84, the second voltage comparator 82 The high level output signal of the voltage comparator 82 controls the control flip-flop 85 to the reset state. As a result, since the inverted data output signal / Q of the control flip-flop 85 changes from the low level to the high level, the source / drain current path of the P channel MOS transistor 86 in response to the inverted data output signal / Q of the high level. And the forcible charging current flowing through the backflow prevention diode 87 are substantially cut off at 0 A (zero amperes). As a result, the charging by the pulse forced charging current of the bootstrap capacitor C BOOT is terminated, so that the voltage between both terminals of the bootstrap capacitor C BOOT again decreases due to the discharge through the discharge path of the leakage current of the analog circuit of the high side driver 2. To do.

ブートストラップ容量ＣBOOTの強制充電回路８による第１基準電圧ＶrefLから第２基準電圧ＶrefHへの強制充電により両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量ＣBOOTによって得られるものとなる。従って、強制充電回路８によって軽負荷時の不連続モード(ＤＣＭ)の期間に、ブートストラップ容量ＣBOOTを再充電することが可能となる。更に、強制充電回路８によるブートストラップ容量ＣBOOTの再充電の間には、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３とによる逆流の発生防止動作が活性化されているので、ローサイドスイッチに逆流電流が流れることが防止され、軽負荷時の損失の増大を回避することが可能となる。 Since the voltage across the forced charging of the first reference voltage VrefL by the forced charging circuit 8 of the bootstrap capacitor C BOOT to a second reference voltage VrefH is increased, the required boost voltage to the high-side transistor Q1 is turned on Is obtained by the bootstrap capacity C BOOT . Therefore, the bootstrap capacitor C BOOT can be recharged by the forced charging circuit 8 during the period of the discontinuous mode (DCM) at light load. Further, during the recharging of the bootstrap capacitor C BOOT by the forced charging circuit 8, the reverse current detection preventing operation by the reverse current detection circuit 5 and the low side driver 3 in response to the mode signal SMOD set to the high level is active. Therefore, it is possible to prevent a backflow current from flowing through the low-side switch, and to avoid an increase in loss at a light load.

図４は、図３に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態２によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。   FIG. 4 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC according to the second embodiment for configuring the switching regulator type DC-DC converter shown in FIG.

また図４は、図２と同様に、軽負荷時の不連続モード(ＤＣＭ)におけるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。   FIG. 4 is a diagram showing waveforms for explaining the operation of the switching regulator type DC-DC converter in the discontinuous mode (DCM) at the time of light load, as in FIG.

図４には、図２と同様に、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流ＩLと、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。更に、図４には、制御フリップフロップ(ＦＦ)８５の反転データ出力信号／Ｑの波形ＦＦ ／Ｑも示されている。 4 shows, similarly to FIG. 2, the voltage BOOT boot terminal BOOT, the voltage SW switching node SW of the switch circuit 1, the inductor current I L flowing through the inductor L of the low-pass filter LPF, the bootstrap capacitor C BOOT The voltage C BOOT between both ends of the switch circuit 1 and the on / off states of the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 are shown. Further, FIG. 4 also shows a waveform FF / Q of the inverted data output signal / Q of the control flip-flop (FF) 85.

上述したように、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、図１１に示した４個目の長い期間においては、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTは顕著に低下するものであった。 As described above, due to the leakage current of the analog circuit included in the high-side driver 2, in 4 th long period shown in FIG. 11, the voltage C BOOT across bootstrap capacitor C BOOT notably It was a thing that declined.

図４においても、図１１と同様に、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、４個目の長い期間において、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTは顕著に低下する。しかし、その低下の途中で、図４に示したように、強制充電回路８は、第１基準電圧ＶrefLから第２基準電圧ＶrefHへのブートストラップ容量ＣBOOTを強制的に充電する強制充電ＣＲＧを実行する。 In FIG. 4, similarly to FIG. 11, due to the leakage current of the analog circuit included in the high-side driver 2, the long period of 4 th, voltage C BOOT across bootstrap capacitor C BOOT notably To drop. However, in the middle of the decrease, as shown in FIG. 4, the forced charging circuit 8 performs forced charging CRG for forcibly charging the bootstrap capacitor C BOOT from the first reference voltage VrefL to the second reference voltage VrefH. Run.

すなわち、強制充電回路８の第１電圧比較器８１は、ブートストラップ容量ＣBOOTの両端子間電圧が第１基準電圧生成器８３の低レベルの第１基準電圧ＶrefLより低くなることを検出する。従って、第１電圧比較器８１の出力のローレベルからハイレベルへの変化に応答して制御フリップフロップ８５の反転データ出力信号／Ｑがハイレベルからローレベルに変化して、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とにパルス強制充電電流が流れる。従って、ブートストラップ容量ＣBOOTはこのパルス強制充電電流によって充電されるので、ブートストラップ容量ＣBOOTの両端子間電圧が増大するものである。 That is, the first voltage comparator 81 of the forced charging circuit 8 detects that the voltage between both terminals of the bootstrap capacitor C BOOT is lower than the low-level first reference voltage VrefL of the first reference voltage generator 83. Accordingly, in response to the change of the output of the first voltage comparator 81 from the low level to the high level, the inverted data output signal / Q of the control flip-flop 85 changes from the high level to the low level, and the P-channel MOS transistor 86. The pulse forced charging current flows through the source / drain current path and the backflow prevention diode 87. Accordingly, since the bootstrap capacitor C BOOT is charged by this pulse forced charging current, the voltage between both terminals of the bootstrap capacitor C BOOT increases.

また、強制充電回路８の第２電圧比較器８２は、ブートストラップ容量ＣBOOTの両端子間電圧が第２基準電圧生成器８４の高レベルの第２基準電圧ＶrefHよりも高くなることを検出する。従って、第２電圧比較器８２の出力のローレベルからハイレベルへの変化に応答して、制御フリップフロップ８５の反転データ出力信号／Ｑがローレベルからハイレベルに変化するので、ＰチャネルＭＯＳトランジスタ８６のソース・ドレイン電流経路と逆流防止ダイオード８７とに流れていたパルス強制充電電流が実質的に０Ａ(ゼロ・アンペア)に遮断される。その結果、ブートストラップ容量ＣBOOTのパルス強制充電電流による充電が終了されるので、ブートストラップ容量ＣBOOTの両端子間電圧はハイサイドドライバ２のアナログ回路のリーク電流の放電経路による放電によって再び低下する。 Further, the second voltage comparator 82 of the forced charging circuit 8 detects that the voltage between both terminals of the bootstrap capacitor C BOOT becomes higher than the high-level second reference voltage VrefH of the second reference voltage generator 84. . Accordingly, in response to the change of the output of the second voltage comparator 82 from the low level to the high level, the inverted data output signal / Q of the control flip-flop 85 changes from the low level to the high level. The pulse forced charging current flowing in the source / drain current path 86 and the backflow prevention diode 87 is substantially cut off to 0 A (zero ampere). As a result, the charging by the pulse forced charging current of the bootstrap capacitor C BOOT is terminated, so that the voltage between both terminals of the bootstrap capacitor C BOOT again decreases due to the discharge through the discharge path of the leakage current of the analog circuit of the high side driver 2. To do.

図４に示すように、強制充電回路８による第１基準電圧ＶrefLから第２基準電圧ＶrefHへの強制充電によってブートストラップ容量ＣBOOTの両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量ＣBOOTによって得られるものとなる。 As shown in FIG. 4, the voltage across the bootstrap capacitor C BOOT increases due to the forced charging from the first reference voltage VrefL to the second reference voltage VrefH by the forced charging circuit 8, so that the high side transistor Q1 is turned on. The boosted voltage necessary for this is obtained by the bootstrap capacitor C BOOT .

［実施の形態３］
《半導体集積回路の構成》
図５は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣの構成を示す図である。 [Embodiment 3]
<Configuration of semiconductor integrated circuit>
FIG. 5 is a diagram showing a configuration of a semiconductor integrated circuit IC according to the third embodiment for configuring a switching regulator type DC-DC converter.

図５に示した実施の形態３による半導体集積回路ＩＣが、図１に示す実施の形態１による半導体集積回路ＩＣと相違するのは、次の点である。   The semiconductor integrated circuit IC according to the third embodiment shown in FIG. 5 is different from the semiconductor integrated circuit IC according to the first embodiment shown in FIG. 1 in the following points.

すなわち、図５に示した実施の形態３による半導体集積回路ＩＣでは、軽負荷時の不連続モード(ＤＣＭ)において低損失でブートストラップ容量ＣBOOTを強制的に充電するために、図１に示した強制充電回路７が強制充電回路９に置換されている。 That is, the semiconductor integrated circuit IC according to the third embodiment shown in FIG. 5 is shown in FIG. 1 in order to forcibly charge the bootstrap capacitor C BOOT with low loss in the discontinuous mode (DCM) at light load. The forced charging circuit 7 is replaced with the forced charging circuit 9.

《強制充電回路の構成および動作》
図５に示すように、強制充電回路９は、第１電圧監視回路９０とインバータ９１と第１ＮチャネルＭＯＳトランジスタ９２と第２ＮチャネルＭＯＳトランジスタ９３とによって構成されている。 << Configuration and operation of forced charging circuit >>
As shown in FIG. 5, the forced charging circuit 9 includes a first voltage monitoring circuit 90, an inverter 91, a first N channel MOS transistor 92, and a second N channel MOS transistor 93.

図５に示した強制充電回路９の電圧監視回路９０は、図１に示した実施の形態１による強制充電回路７と全く同様に電圧比較器７０と基準電圧生成器７１とワンショットパルス生成回路７２とによって構成されている。しかし、ワンショットパルス生成回路７２は、所定期間にローベルのパルス出力信号ＣＮＴ＿ＳＧを生成するように構成されている。   The voltage monitoring circuit 90 of the forced charging circuit 9 shown in FIG. 5 is the same as the forced charging circuit 7 according to the first embodiment shown in FIG. 1 except for the voltage comparator 70, the reference voltage generator 71, and the one-shot pulse generating circuit. 72. However, the one-shot pulse generation circuit 72 is configured to generate a low-level pulse output signal CNT_SG in a predetermined period.

更に、強制充電回路９では、電圧監視回路９０の出力端子はインバータ９１の入力端子と第１ＮチャネルＭＯＳトランジスタ９２のゲートとに接続され、インバータ９１の出力端子は第２ＮチャネルＭＯＳトランジスタ９３のゲートに接続される。ブートストラップ容量ＣBOOTの他端である反転ブート端子／ＢＯＯＴは第１ＮチャネルＭＯＳトランジスタ９２と第２ＮチャネルＭＯＳトランジスタ９３の両ドレインに接続され、第１ＮチャネルＭＯＳトランジスタ９２のソースはスイッチングノードＳＷに接続されて、第２ＮチャネルＭＯＳトランジスタ９３のソースは接地電位ＧＮＤに接続される。 Further, in the forced charging circuit 9, the output terminal of the voltage monitoring circuit 90 is connected to the input terminal of the inverter 91 and the gate of the first N-channel MOS transistor 92, and the output terminal of the inverter 91 is connected to the gate of the second N-channel MOS transistor 93. Connected. The bootstrap capacitor C BOOT inversion boot terminal / BOOT is the other end of which is connected to both the drain of the 2N-channel MOS transistor 93 and the 1N-channel MOS transistor 92, the source of the 1N-channel MOS transistor 92 is connected to a switching node SW Thus, the source of second N-channel MOS transistor 93 is connected to ground potential GND.

従って、図５に示した実施の形態３による強制充電回路９でも、電圧比較器７０はブートストラップ容量ＣBOOTの両端子間電圧を監視して、この両端子間電圧が基準電圧生成器７１の基準電圧よりも低くなると、電圧比較器７０の出力信号がローレベルからハイレベルに変化してワンショットパルス生成回路７２は所定期間にローベルのパルス出力信号ＣＮＴ＿ＳＧを生成する。従って、インバータ９１の出力端子は所定期間にハイレベルとなり第２ＮチャネルＭＯＳトランジスタ９３がオン状態となるので、ブートストラップ容量ＣBOOTの他端の反転ブート端子／ＢＯＯＴはスイッチングノードＳＷでの出力電圧ＶOUTの電圧レベルから接地電位ＧＮＤにプルダウンされる。一方、ブートストラップ容量ＣBOOTの一端であるブート端子ＢＯＯＴの電圧は、制御電源電圧ＶCINの略５ボルトからブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１の順方向電圧の０．３ボルト分低い４．７ボルトの電圧レベルに維持されている。 Accordingly, even in the forced charging circuit 9 according to the third embodiment shown in FIG. 5, the voltage comparator 70 monitors the voltage between both terminals of the bootstrap capacitor C BOOT , and the voltage between both terminals is detected by the reference voltage generator 71. When the voltage becomes lower than the reference voltage, the output signal of the voltage comparator 70 changes from a low level to a high level, and the one-shot pulse generation circuit 72 generates a low-level pulse output signal CNT_SG in a predetermined period. Accordingly, the output terminal of the inverter 91 is a 2N-channel MOS transistor 93 becomes the high level is turned on during a predetermined period, the inversion boot terminal / BOOT at the other end of the bootstrap capacitor C BOOT output voltage V at the switching node SW Pulled down from the voltage level of OUT to the ground potential GND. On the other hand, the voltage of which is one end of the bootstrap capacitor C BOOT boot terminal BOOT is 0.3 volts lower by the forward voltage of the Schottky barrier diode SBD1 the bootstrap capacitor charging circuit 6 from approximately 5 volt control power voltage V CIN It is maintained at a voltage level of 4.7 volts.

その結果、ブートストラップ容量ＣBOOTは、ブート端子ＢＯＯＴの略４．７ボルトの電圧レベルの維持と反転ブート端子／ＢＯＯＴの接地電位ＧＮＤへの所定期間のプルダウンによって強制充電されるので、ブートストラップ容量ＣBOOTの両端子間電圧が増大する。 As a result, the bootstrap capacitor C BOOT is forcibly charged by maintaining the voltage level of approximately 4.7 volts at the boot terminal BOOT and pulling down the inverted boot terminal / BOOT to the ground potential GND for a predetermined period. The voltage between both terminals of C BOOT increases.

ブートストラップ容量ＣBOOTの強制充電回路９による所定期間の強制充電によって両端間電圧が増大するので、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量ＣBOOTによって得られるものとなる。従って、強制充電回路９によって軽負荷時の不連続モード(ＤＣＭ)の期間に、ブートストラップ容量ＣBOOTを再充電することが可能となる。更に強制充電回路９によるブートストラップ容量ＣBOOTの再充電の間には、ハイレベルに設定されたモード信号ＳＭＯＤに応答した逆電流検出回路５とローサイドドライバ３による逆流の発生防止動作が活性化されているので、ローサイドスイッチに逆流電流が流れることが防止され、軽負荷時の損失の増大を回避することが可能となる。 Since the voltage between both ends is increased by the forced charging of the bootstrap capacitor CBOOT for a predetermined period by the forced charging circuit 9, the boosted voltage necessary for turning on the high-side transistor Q1 can be obtained by the bootstrap capacitor CBOOT . It becomes. Accordingly, the bootstrap capacitor C BOOT can be recharged by the forced charging circuit 9 during the period of the discontinuous mode (DCM) at light load. Further, during the recharging of the bootstrap capacitor C BOOT by the forced charging circuit 9, the reverse current detection preventing operation by the reverse current detection circuit 5 and the low side driver 3 in response to the mode signal SMOD set to the high level is activated. Therefore, it is possible to prevent a reverse current from flowing through the low-side switch, and to avoid an increase in loss at light load.

図６は、図５に示したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態３によるハイブリッド型半導体集積回路ＩＣの動作を説明する波形を示す図である。   FIG. 6 is a diagram showing waveforms for explaining the operation of the hybrid semiconductor integrated circuit IC according to the third embodiment for configuring the switching regulator type DC-DC converter shown in FIG.

また図６は、図２と同様に、軽負荷時の不連続モード(ＤＣＭ)におけるスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。   FIG. 6 is a diagram illustrating waveforms for explaining the operation of the switching regulator type DC-DC converter in the discontinuous mode (DCM) at the time of light load, as in FIG.

図６には、図２と同様に、ブート端子ＢＯＯＴの電圧ＢＯＯＴと、スイッチ回路１のスイッチングノードＳＷの電圧ＳＷと、ローパスフィルタＬＰＦのインダクタＬに流れるインダクタ電流ＩLと、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTと、スイッチ回路１のハイサイドトランジスタＱ１およびローサイドトランジスタＱ２のオン・オフ状態とが示されている。更に、図６には、ワンショットパルス生成回路７２のパルス出力信号ＣＮＴ＿ＳＧとブートストラップ容量ＣBOOTの他端である反転ブート端子／ＢＯＯＴとの波形も示されている。 Figure 6 is similar to FIG. 2, the voltage BOOT boot terminal BOOT, the voltage SW switching node SW of the switch circuit 1, the inductor current I L flowing through the inductor L of the low-pass filter LPF, the bootstrap capacitor C BOOT The voltage C BOOT between both ends of the switch circuit 1 and the on / off states of the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 are shown. Further, in FIG. 6 also shows the waveform of the inverted boot terminal / BOOT is the other end of the pulse output signal CNT_SG of the one-shot pulse generating circuit 72 and the bootstrap capacitance C BOOT.

上述したように、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、図１１に示した４個目の長い期間においては、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTは顕著に低下するものであった。 As described above, due to the leakage current of the analog circuit included in the high-side driver 2, in 4 th long period shown in FIG. 11, the voltage C BOOT across bootstrap capacitor C BOOT notably It was a thing that declined.

図６でも、図１１と同様に、ハイサイドドライバ２に含まれるアナログ回路のリーク電流に起因して、４個目の長い期間において、ブートストラップ容量ＣBOOTの両端間の電圧ＣBOOTは顕著に低下する。しかし、その低下の途中で、図６に示したように、強制充電回路９は、反転ブート端子／ＢＯＯＴの接地電位ＧＮＤへの所定期間のプルダウンによってブートストラップ容量ＣBOOTを強制的に充電する強制充電ＣＲＧを実行する。 Also in FIG. 6, similarly to FIG. 11, due to the leakage current of the analog circuit included in the high-side driver 2, the long period of 4 th, voltage C BOOT across bootstrap capacitor C BOOT is significantly descend. However, in the middle of the decrease, as shown in FIG. 6, the forcible charging circuit 9 forcibly charges the bootstrap capacitor C BOOT by pulling down the inversion boot terminal / BOOT to the ground potential GND for a predetermined period. Execute charging CRG.

すなわち、強制充電回路９の電圧比較器はブートストラップ容量ＣBOOTの両端子間電圧を監視して、この両端子間電圧が基準電圧Ｖrefより低くなることを検出して、ワンショットパルス生成回路７２は所定期間にローベルのパルス出力信号ＣＮＴ＿ＳＧを生成する。インバータ９１の出力端子は所定期間にハイレベルとなり第２ＮチャネルＭＯＳトランジスタ９３がオン状態となるので、ブートストラップ容量ＣBOOTの他端の反転ブート端子／ＢＯＯＴはスイッチングノードＳＷでの出力電圧ＶOUTの電圧レベルから接地電位ＧＮＤにプルダウンされる。一方、ブートストラップ容量ＣBOOTの一端であるブート端子ＢＯＯＴの電圧は、制御電源電圧ＶCINの略５ボルトからブートストラップ容量充電回路６のショットキバリアダイオードＳＢＤ１の順方向電圧の０．３ボルト分低い４．７ボルトの電圧レベルに維持されている。 That is, the voltage comparator of the forced charging circuit 9 monitors the voltage between both terminals of the bootstrap capacitor CBOOT , detects that the voltage between both terminals is lower than the reference voltage Vref, and detects the one-shot pulse generation circuit 72. Generates a low-level pulse output signal CNT_SG in a predetermined period. Since the output terminal of the inverter 91 is a 2N-channel MOS transistor 93 becomes the high level is turned on during a predetermined period, the other end of the bootstrap capacitor C BOOT inversion boot terminal / BOOT is the output voltage V OUT at the switching node SW Pulled down from the voltage level to the ground potential GND. On the other hand, the voltage of which is one end of the bootstrap capacitor C BOOT boot terminal BOOT is 0.3 volts lower by the forward voltage of the Schottky barrier diode SBD1 the bootstrap capacitor charging circuit 6 from approximately 5 volt control power voltage V CIN It is maintained at a voltage level of 4.7 volts.

その結果、ブートストラップ容量ＣBOOTは、ブート端子ＢＯＯＴ４．７ボルトの電圧レベルの維持と反転ブート端子／ＢＯＯＴの接地電位ＧＮＤへの所定期間のプルダウンによって強制充電されるのでブートストラップ容量ＣBOOTの両端子間電圧が増大する。このようにして、ハイサイドトランジスタＱ１がオン状態となるのに必要な昇圧電圧がブートストラップ容量ＣBOOTによって得られるものとなる。 As a result, the bootstrap capacitor C BOOT is because it is the forced charging by the pull-down for a predetermined period bootstrap capacitance C BOOT ends of the ground potential GND of the inversion boot terminal / BOOT and maintaining the voltage level of the boot terminal BOOT4.7 bolt The inter-child voltage increases. In this way, the boosted voltage necessary for turning on the high-side transistor Q1 is obtained by the bootstrap capacitor CBOOT .

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on various embodiments. However, the present invention is not limited thereto, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、図５に示した強制充電回路９の第１電圧監視回路９０を、図３に示した強制充電回路８のように第１電圧比較器８１と第２電圧比較器８２と第１基準電圧生成器８３と第２基準電圧生成器８４と制御フリップフロップ(ＦＦ)８５とによって構成して、ブートストラップ容量ＣBOOTを第１基準電圧ＶrefLから第２基準電圧ＶrefHへ強制充電することが可能である。 For example, the first voltage monitoring circuit 90 of the forced charging circuit 9 shown in FIG. 5 is replaced with the first voltage comparator 81, the second voltage comparator 82, and the first reference voltage like the forced charging circuit 8 shown in FIG. The bootstrap capacitor C BOOT can be forcibly charged from the first reference voltage VrefL to the second reference voltage VrefH by the generator 83, the second reference voltage generator 84, and the control flip-flop (FF) 85. is there.

更にスイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、ＮチャネルパワーＭＯＳトランジスタにのみ限定されるものではない。例えば、両トランジスタＱ１、Ｑ２は、Ｎチャネルの絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ：Insulated Gate Bipolar Transistor)によって構成されることも可能である。良く知られているように、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)は入力部と出力部とに、それぞれ高入力インピーダンスの絶縁ゲートＭＯＳトランジスタ構造と低出力インピーダンスのコレクタ・エミッタ電流経路のバイポーラトランジスタ構造とを有するものである。   Furthermore, the high-side transistor Q1 and the low-side transistor Q2 of the switch circuit 1 are not limited to N-channel power MOS transistors. For example, both the transistors Q1 and Q2 can be configured by N-channel insulated gate bipolar transistors (IGBTs). As is well known, an insulated gate bipolar transistor (IGBT) has an insulated gate MOS transistor structure with a high input impedance and a bipolar transistor structure with a collector / emitter current path with a low output impedance at the input and output sections, respectively. I have it.

また更に、図１と図３と図５に示したシステム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路ＩＣに、図７と図８とに説明した制御ユニットＣＮＴの負荷信号受信部２０や誤差増幅器２１やＰＷＭ変調部２２や発振器２３や、図８に説明したＰＷＭコンパレータ４２や制御フリッフロップ４３等を内蔵することも可能である。   Furthermore, the load of the control unit CNT described in FIGS. 7 and 8 is added to the hybrid semiconductor integrated circuit IC configured in the system-in-package (SIP) form shown in FIGS. The signal receiver 20, the error amplifier 21, the PWM modulator 22, the oscillator 23, the PWM comparator 42 described in FIG. 8, the control flip-flop 43, and the like can be incorporated.

また本スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路ＩＣにのみ限定されるものではない。例えば、この半導体集積回路ＩＣは、１個の半導体チップにハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ１とローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ２とＣＭＯＳ制御・ドライバユニットとを集積化したモノリシック半導体集積回路で構成されることも可能である。   The semiconductor integrated circuit IC for configuring the switching regulator type DC-DC converter is not limited to a hybrid semiconductor integrated circuit IC configured in a system-in-package (SIP) form. For example, in this semiconductor integrated circuit IC, an N-channel power MOS transistor Q1 constituting a high-side transistor, an N-channel power MOS transistor Q2 constituting a low-side transistor, and a CMOS control / driver unit are integrated on one semiconductor chip. A monolithic semiconductor integrated circuit can also be used.

また更に、このモノリシック半導体集積回路に、図７と図８とに説明した制御ユニットＣＮＴの負荷信号受信部２０や誤差増幅器２１やＰＷＭ変調部２２や発振器２３や、図８に説明したＰＷＭコンパレータ４２や制御フリッフロップ４３等を集積化することも可能である。   Furthermore, in this monolithic semiconductor integrated circuit, the load signal receiver 20, error amplifier 21, PWM modulator 22, oscillator 23 of the control unit CNT described in FIGS. 7 and 8, and the PWM comparator 42 described in FIG. It is also possible to integrate the control flip-flop 43 and the like.

ＩＣ…半導体集積回路
ＬＯＡＤ…負荷
ＬＰＦ…ローパスフィルタ
Ｌ…インダクタ
Ｃ…容量
ＣBOOT…ブートストラップ容量
ＢＯＯＴ…ブート端子
ＳＷ…スイッチングノード
１…スイッチ回路
Ｑ１…ハイサイドトランジスタ
Ｑ２…ローサイドトランジスタ
２…ハイサイドドライバ
３…ローサイドドライバ
４…ＰＷＭ制御部
５…逆電流検出回路
６…ブートストラップ容量充電回路
７、８、９…強制充電回路
７０…電圧比較器
７１…基準電圧生成器
７２…ワンショツトパルス生成回路
７３…ＮチャネルＭＯＳトランジスタ
７４、７５…抵抗
７６…ＰチャネルＭＯＳトランジスタ
ＶIN…入力電源電圧
ＶCIN…制御電源電圧
ＶOUT…出力電圧
ＧＮＤ…接地電位 IC ... Semiconductor integrated circuit LOAD ... Load LPF ... Low pass filter L ... Inductor C ... Capacitance C BOOT ... Bootstrap capacitance BOOT ... Boot terminal SW ... Switching node 1 ... Switch circuit Q1 ... High side transistor Q2 ... Low side transistor 2 ... High side driver DESCRIPTION OF SYMBOLS 3 ... Low side driver 4 ... PWM control part 5 ... Reverse current detection circuit 6 ... Bootstrap capacity | capacitance charge circuit 7, 8, 9 ... Forced charge circuit 70 ... Voltage comparator 71 ... Reference voltage generator 72 ... One shot pulse generation circuit 73 ... N-channel MOS transistor 74, 75 ... Resistor 76 ... P-channel MOS transistor V IN ... Input power supply voltage V CIN ... Control power supply voltage V OUT ... Output voltage GND ... Ground potential

Claims (20)

半導体集積回路は、ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、ハイサイドドライバと、ローサイドドライバと、パルス制御部と、逆電流検出回路と、ブートストラップ容量充電回路と、強制充電回路とを具備して、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続されて、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記パルス制御部のパルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量を含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
前記ハイサイドドライバの一端には制御電源電圧が前記ブートストラップ容量充電回路を介して供給可能とされて、前記ハイサイドドライバの他端は前記スイッチングノードに接続され、前記ハイサイドドライバの出力端子は前記ハイサイドスイッチ素子の制御入力端子に接続され、
前記ローサイドドライバの一端には前記制御電源電圧が供給可能とされ、前記ローサイドドライバの他端は前記接地電位に接続され、前記ローサイドドライバの出力端子は前記ローサイドスイッチ素子の制御入力端子に接続され、
前記ハイサイドドライバの前記一端はブート端子として前記半導体集積回路の外部のブートストラップ容量の一端に接続可能とされ、前記スイッチングノードは前記ブートストラップ容量の他端に接続可能とされ、
前記逆電流検出回路の入力端子は前記ローサイドスイッチ素子の前記一端に接続されることによって、前記インダクタに流れるインダクタ電流の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路が生成可能とされ、
前記逆電流検出回路から前記逆流検出信号が生成される場合には、前記ハイサイドドライバと前記ローサイドドライバとは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との両者をオフ状態に制御して、
前記強制充電回路は、前記両者が前記オフ状態に制御された期間における前記ブート端子と前記スイッチングノードとの間の観測電圧が所定の基準電圧よりも低下することに応答して、前記ブートストラップ容量を充電可能とされた
半導体集積回路。 The semiconductor integrated circuit includes a switch circuit including a high-side switch element and a low-side switch element, a high-side driver, a low-side driver, a pulse control unit, a reverse current detection circuit, a bootstrap capacitance charging circuit, and forced charging. Comprising a circuit,
An input power supply voltage can be supplied to one end of the high-side switch element from the outside of the semiconductor integrated circuit, and the other end of the high-side switch element and one end of the low-side switch element are connected to a switching node, The other end of the low side switch element is connected to the ground potential,
In response to the pulse signal of the pulse control unit, the high-side driver and the low-side driver drive the high-side switch element and the low-side switch element, respectively.
The switching node can be connected to an inductor outside the semiconductor integrated circuit and a low-pass filter including a capacitor, one end of the inductor can be driven by a switching voltage of the switching node, and the other end of the inductor is connected to the capacitor. Connected to one end, the other end of the capacitor is connected to the ground potential,
A connection node between the other end of the inductor and the one end of the capacitor is capable of generating an output voltage of the DC-DC converter as an output terminal of the DC-DC converter,
A control power supply voltage can be supplied to one end of the high side driver via the bootstrap capacitor charging circuit, the other end of the high side driver is connected to the switching node, and an output terminal of the high side driver is Connected to the control input terminal of the high-side switch element;
The control power supply voltage can be supplied to one end of the low side driver, the other end of the low side driver is connected to the ground potential, and an output terminal of the low side driver is connected to a control input terminal of the low side switch element,
The one end of the high side driver can be connected as a boot terminal to one end of a bootstrap capacitor outside the semiconductor integrated circuit, and the switching node can be connected to the other end of the bootstrap capacitor,
An input terminal of the reverse current detection circuit is connected to the one end of the low-side switch element, so that the reverse current detection circuit can generate a reverse current detection signal that detects the occurrence of the reverse current of the inductor current flowing through the inductor. And
When the reverse current detection signal is generated from the reverse current detection circuit, the high-side driver and the low-side driver control both the high-side switch element and the low-side switch element in an off state,
The forced charging circuit is responsive to an observation voltage between the boot terminal and the switching node being lower than a predetermined reference voltage during a period in which both are controlled to be in the off state. A semiconductor integrated circuit that can be charged. 請求項１において、
前記強制充電回路は、前記観測電圧と前記所定の基準電圧を比較する電圧比較器と、前記電圧比較器の出力信号に応答して前記ブートストラップ容量の充電に使用する充電電流を流すための充電トランジスタとを含む
半導体集積回路。 In claim 1,
The forced charging circuit includes a voltage comparator for comparing the observed voltage with the predetermined reference voltage, and charging for flowing a charging current used for charging the bootstrap capacitor in response to an output signal of the voltage comparator. A semiconductor integrated circuit including a transistor. 請求項２において、
前記充電トランジスタの前記充電電流を流すための充電経路は、前記スイッチ回路の電流経路および前記ブートストラップ容量充電回路の電流経路と異なる経路である
半導体集積回路。 In claim 2,
A semiconductor integrated circuit, wherein a charging path for flowing the charging current of the charging transistor is different from a current path of the switch circuit and a current path of the bootstrap capacitor charging circuit. 請求項３において、
前記パルス制御部の前記パルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子をオフ状態と前記ローサイドスイッチ素子をオン状態に制御して、
前記ハイサイドスイッチ素子が前記オフ状態に制御され前記ローサイドスイッチ素子が前記オン状態に制御される期間に、前記ブートストラップ容量充電回路の前記電流経路を介して前記ブートストラップ容量が充電可能とされた
半導体集積回路。 In claim 3,
In response to the pulse signal of the pulse controller, the high-side driver and the low-side driver control the high-side switch element to an off state and the low-side switch element to an on state, respectively.
The bootstrap capacitor can be charged via the current path of the bootstrap capacitor charging circuit during a period in which the high side switch element is controlled to the off state and the low side switch element is controlled to the on state. Semiconductor integrated circuit. 請求項４において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成された
半導体集積回路。 In claim 4,
The high-side switch element and the low-side switch element are semiconductor integrated circuits each composed of a first N-channel power MOS transistor and a second N-channel power MOS transistor. 請求項５において、
前記ハイサイドドライバは、前記ブート端子と前記スイッチングノードとの間に電流経路を有するアナログ回路を含む
半導体集積回路。 In claim 5,
The high side driver is a semiconductor integrated circuit including an analog circuit having a current path between the boot terminal and the switching node. 請求項６において、
所定の動作モード信号が前記逆電流検出回路に供給されることによって、前記逆電流検出回路は前記逆流検出信号を生成可能とされた
半導体集積回路。 In claim 6,
A semiconductor integrated circuit in which the reverse current detection circuit can generate the reverse current detection signal by supplying a predetermined operation mode signal to the reverse current detection circuit. 請求項６において、
前記強制充電回路の前記充電トランジスタは、前記電圧比較器の前記出力信号に応答して、前記ブートストラップ容量の前記一端を前記入力電源電圧の電圧レベルの方向にプルアップ可能とされた
半導体集積回路。 In claim 6,
The charging transistor of the forced charging circuit is configured to pull up the one end of the bootstrap capacitor in the direction of the voltage level of the input power supply voltage in response to the output signal of the voltage comparator. . 請求項８において、
前記強制充電回路は、ワンショットパルス生成回路を更に含み、
前記ワンショットパルス生成回路は、前記観測電圧が所定の前記基準電圧よりも低下した際の前記電圧比較器の前記出力信号に応答して、所定期間に所定の電圧レベルのパルス出力信号を前記充電トランジスタの制御入力端子に供給して、
前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記所定期間に前記充電トランジスタが前記充電電流を流すことにより前記ブートストラップ容量が充電可能とされた
半導体集積回路。 In claim 8,
The forced charging circuit further includes a one-shot pulse generation circuit,
The one-shot pulse generation circuit charges the pulse output signal having a predetermined voltage level for a predetermined period in response to the output signal of the voltage comparator when the observed voltage falls below the predetermined reference voltage. Supply to the control input terminal of the transistor,
A semiconductor integrated circuit in which the bootstrap capacitor can be charged by causing the charging transistor to flow the charging current during the predetermined period in response to the pulse output signal at the predetermined voltage level during the predetermined period. 請求項８において、
前記強制充電回路は、他の電圧比較器と制御フリップフロップとを更に含み、
前記観測電圧が前記所定の基準電圧よりも低下することの前記電圧比較器による検出に応答して、前記制御フリップフロップが第１の状態に制御され、
前記第１の状態に制御された前記制御フリップフロップの出力信号に応答して、前記充電トランジスタは前記充電電流の通電を開始することによって前記ブートストラップ容量の充電を開始するものであり、
前記ブートストラップ容量の前記充電の開始により前記観測電圧が前記所定の基準電圧よりも高レベルの他の基準電圧よりも増大することの前記他の電圧比較器による検出に応答して、前記制御フリップフロップが前記第１の状態と異なった第２の状態に制御され、
前記第２の状態に制御された前記制御フリップフロップの前記出力信号に応答して、前記充電トランジスタは前記充電電流の前記通電を終了することによって前記ブートストラップ容量の前記充電を終了する
半導体集積回路。 In claim 8,
The forced charging circuit further includes another voltage comparator and a control flip-flop,
In response to detection by the voltage comparator that the observed voltage falls below the predetermined reference voltage, the control flip-flop is controlled to a first state;
In response to the output signal of the control flip-flop controlled to the first state, the charging transistor starts charging the bootstrap capacitor by starting energization of the charging current,
In response to detection by the other voltage comparator that the observed voltage increases above another reference voltage at a level higher than the predetermined reference voltage upon initiation of the charging of the bootstrap capacitor, the control flip-flop Is controlled to a second state different from the first state,
In response to the output signal of the control flip-flop controlled to the second state, the charging transistor terminates the charging of the bootstrap capacitor by terminating the energization of the charging current. . 請求項６において、
前記強制充電回路の前記充電トランジスタは、前記電圧比較器の前記出力信号に応答して、前記ブートストラップ容量の前記他端を前記接地電位の電圧レベルにプルダウン可能とされた
半導体集積回路。 In claim 6,
The semiconductor integrated circuit, wherein the charging transistor of the forced charging circuit can pull down the other end of the bootstrap capacitor to a voltage level of the ground potential in response to the output signal of the voltage comparator. 請求項１１において、
前記強制充電回路は、接続トランジスタとワンショットパルス生成回路とを更に含み、
前記充電トランジスタの一端と前記接続トランジスタの一端とは前記ブートストラップ容量の前記他端と接続可能とされ、前記接続トランジスタの他端は前記スイッチングノードと接続され、前記充電トランジスタの他端は前記接地電位に接続され、
前記ワンショットパルス生成回路は、前記観測電圧が所定の前記基準電圧よりも低下した際の前記電圧比較器の前記出力信号に応答して、所定期間において所定の電圧レベルのパルス出力信号と当該パルス出力信号の反転信号とをそれぞれ前記接続トランジスタの制御入力端子と前記充電トランジスタの制御入力端子に供給して、
前記所定期間の前記所定の電圧レベルの前記パルス出力信号に応答して、前記接続トランジスタの前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタの前記一端と前記他端との間はオン状態に制御される
半導体集積回路。 In claim 11,
The forced charging circuit further includes a connection transistor and a one-shot pulse generation circuit,
One end of the charge transistor and one end of the connection transistor are connectable to the other end of the bootstrap capacitor, the other end of the connection transistor is connected to the switching node, and the other end of the charge transistor is the ground Connected to the potential,
The one-shot pulse generation circuit responds to the output signal of the voltage comparator when the observed voltage falls below a predetermined reference voltage, and outputs a pulse output signal having a predetermined voltage level and the pulse in a predetermined period. An inverted signal of the output signal is supplied to the control input terminal of the connection transistor and the control input terminal of the charging transistor, respectively.
In response to the pulse output signal at the predetermined voltage level during the predetermined period, the one end and the other end of the connection transistor are controlled to be in an off state, and the one end and the other end of the charging transistor are A semiconductor integrated circuit that is controlled to be in an ON state. 請求項１１において、
前記強制充電回路は、接続トランジスタと他の電圧比較器と制御フリップフロップとを更に含み、
前記充電トランジスタの一端と前記接続トランジスタの一端とは前記ブートストラップ容量の前記他端と接続可能とされ、前記接続トランジスタの他端は前記スイッチングノードと接続され、前記充電トランジスタの他端は前記接地電位に接続され、
前記観測電圧が前記所定の基準電圧よりも低下することの前記電圧比較器による検出に応答して、前記制御フリップフロップが第１の状態に制御され、
前記第１の状態に制御された前記制御フリップフロップの出力信号に応答して、前記接続トランジスタの前記一端と前記他端との間はオフ状態に制御され、前記充電トランジスタの前記一端と前記他端との間はオン状態に制御され、
前記ブートストラップ容量の前記充電の開始により前記観測電圧が前記所定の基準電圧よりも高レベルの他の基準電圧よりも増大することの前記他の電圧比較器による検出に応答して、前記制御フリップフロップが前記第１の状態と異なった第２の状態に制御され、
前記第２の状態に制御された前記制御フリップフロップの前記出力信号に応答して、前記接続トランジスタの前記一端と前記他端との間はオン状態に制御され、前記充電トランジスタの前記一端と前記他端との間はオフ状態に制御される
半導体集積回路。 In claim 11,
The forced charging circuit further includes a connection transistor, another voltage comparator, and a control flip-flop,
One end of the charge transistor and one end of the connection transistor are connectable to the other end of the bootstrap capacitor, the other end of the connection transistor is connected to the switching node, and the other end of the charge transistor is the ground Connected to the potential,
In response to detection by the voltage comparator that the observed voltage falls below the predetermined reference voltage, the control flip-flop is controlled to a first state;
In response to the output signal of the control flip-flop controlled to the first state, the connection transistor is controlled to be in an OFF state between the one end and the other end, and the one end of the charging transistor and the other It is controlled to the on state between the ends,
In response to detection by the other voltage comparator that the observed voltage increases above another reference voltage at a level higher than the predetermined reference voltage upon initiation of the charging of the bootstrap capacitor, the control flip-flop Is controlled to a second state different from the first state,
In response to the output signal of the control flip-flop controlled to the second state, the connection transistor is controlled to be in an ON state between the one end and the other end of the charging transistor, A semiconductor integrated circuit that is controlled in an off state between the other end. 請求項６において、
前記ハイサイドドライバと前記ローサイドドライバと前記パルス制御部と前記逆電流検出回路と前記ブートストラップ容量充電回路と前記強制充電回路とが、半導体集積回路の１個のチップに集積化され、
前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージの１個のパッケージに封止された
半導体集積回路。 In claim 6,
The high side driver, the low side driver, the pulse control unit, the reverse current detection circuit, the bootstrap capacitance charging circuit, and the forced charging circuit are integrated on one chip of a semiconductor integrated circuit,
The chip of the first N-channel power MOS transistor, the chip of the second N-channel power MOS transistor, and the one chip of the semiconductor integrated circuit are combined into one package of the system-in-package. A sealed semiconductor integrated circuit. 請求項６において、
モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタと前記ハイサイドドライバと前記ローサイドドライバと前記パルス制御部と前記逆電流検出回路と前記ブートストラップ容量充電回路と前記強制充電回路とが集積化された
半導体集積回路。 In claim 6,
The first N-channel power MOS transistor, the second N-channel power MOS transistor, the high-side driver, the low-side driver, the pulse control unit, and the reverse current detection are formed on one semiconductor chip of a monolithic semiconductor integrated circuit. A semiconductor integrated circuit in which a circuit, the bootstrap capacitor charging circuit, and the forced charging circuit are integrated. ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、ハイサイドドライバと、ローサイドドライバと、パルス制御部と、逆電流検出回路と、ブートストラップ容量充電回路と、強制充電回路とを具備する半導体集積回路の動作方法であって、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続されて、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記パルス制御部のパルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量を含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
前記ハイサイドドライバの一端には制御電源電圧が前記ブートストラップ容量充電回路を介して供給可能とされて、前記ハイサイドドライバの他端は前記スイッチングノードに接続され、前記ハイサイドドライバの出力端子は前記ハイサイドスイッチ素子の制御入力端子に接続され、
前記ローサイドドライバの一端には前記制御電源電圧が供給可能とされ、前記ローサイドドライバの他端は前記接地電位に接続され、前記ローサイドドライバの出力端子は前記ローサイドスイッチ素子の制御入力端子に接続され、
前記ハイサイドドライバの前記一端はブート端子として前記半導体集積回路の外部のブートストラップ容量の一端に接続可能とされ、前記スイッチングノードは前記ブートストラップ容量の他端に接続可能とされ、
前記逆電流検出回路の入力端子は前記ローサイドスイッチ素子の前記一端に接続されることによって、前記インダクタに流れるインダクタ電流の逆流電流の発生を検出した逆流検出信号を前記逆電流検出回路が生成可能とされ、
前記逆電流検出回路から前記逆流検出信号が生成される場合には、前記ハイサイドドライバと前記ローサイドドライバとは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子との両者をオフ状態に制御して、
前記強制充電回路は、前記両者が前記オフ状態に制御された期間における前記ブート端子と前記スイッチングノードとの間の観測電圧が所定の基準電圧よりも低下することに応答して、前記ブートストラップ容量を充電可能とされた
半導体集積回路の動作方法。 A switch circuit including a high-side switch element and a low-side switch element, a high-side driver, a low-side driver, a pulse control unit, a reverse current detection circuit, a bootstrap capacitance charging circuit, and a forced charging circuit are provided. A method for operating a semiconductor integrated circuit, comprising:
An input power supply voltage can be supplied to one end of the high-side switch element from the outside of the semiconductor integrated circuit, and the other end of the high-side switch element and one end of the low-side switch element are connected to a switching node, The other end of the low side switch element is connected to the ground potential,
In response to the pulse signal of the pulse control unit, the high-side driver and the low-side driver drive the high-side switch element and the low-side switch element, respectively.
The switching node can be connected to an inductor outside the semiconductor integrated circuit and a low-pass filter including a capacitor, one end of the inductor can be driven by a switching voltage of the switching node, and the other end of the inductor is connected to the capacitor. Connected to one end, the other end of the capacitor is connected to the ground potential,
A connection node between the other end of the inductor and the one end of the capacitor is capable of generating an output voltage of the DC-DC converter as an output terminal of the DC-DC converter,
A control power supply voltage can be supplied to one end of the high side driver via the bootstrap capacitor charging circuit, the other end of the high side driver is connected to the switching node, and an output terminal of the high side driver is Connected to the control input terminal of the high-side switch element;
The control power supply voltage can be supplied to one end of the low side driver, the other end of the low side driver is connected to the ground potential, and an output terminal of the low side driver is connected to a control input terminal of the low side switch element,
The one end of the high side driver can be connected as a boot terminal to one end of a bootstrap capacitor outside the semiconductor integrated circuit, and the switching node can be connected to the other end of the bootstrap capacitor,
An input terminal of the reverse current detection circuit is connected to the one end of the low-side switch element, so that the reverse current detection circuit can generate a reverse current detection signal that detects the occurrence of the reverse current of the inductor current flowing through the inductor. And
When the reverse current detection signal is generated from the reverse current detection circuit, the high-side driver and the low-side driver control both the high-side switch element and the low-side switch element in an off state,
The forced charging circuit is responsive to an observation voltage between the boot terminal and the switching node being lower than a predetermined reference voltage during a period in which both are controlled to be in the off state. Of a semiconductor integrated circuit that can be charged. 請求項１６において、
前記強制充電回路は、前記観測電圧と前記所定の基準電圧を比較する電圧比較器と、前記電圧比較器の出力信号に応答して前記ブートストラップ容量の充電に使用する充電電流を流すための充電トランジスタとを含む
半導体集積回路の動作方法。 In claim 16,
The forced charging circuit includes a voltage comparator for comparing the observed voltage with the predetermined reference voltage, and charging for flowing a charging current used for charging the bootstrap capacitor in response to an output signal of the voltage comparator. A method for operating a semiconductor integrated circuit including a transistor. 請求項１７において、
前記充電トランジスタの前記充電電流を流すための充電経路は、前記スイッチ回路の電流経路および前記ブートストラップ容量充電回路の電流経路と異なる経路である
半導体集積回路の動作方法。 In claim 17,
A method for operating a semiconductor integrated circuit, wherein a charging path for flowing the charging current of the charging transistor is different from a current path of the switch circuit and a current path of the bootstrap capacitor charging circuit. 請求項１８において、
前記パルス制御部の前記パルス信号に応答して、前記ハイサイドドライバと前記ローサイドドライバとが、それぞれ前記ハイサイドスイッチ素子をオフ状態と前記ローサイドスイッチ素子をオン状態に制御して、
前記ハイサイドスイッチ素子が前記オフ状態に制御され前記ローサイドスイッチ素子が前記オン状態に制御される期間に、前記ブートストラップ容量充電回路の前記電流経路を介して前記ブートストラップ容量が充電可能とされた
半導体集積回路の動作方法。 In claim 18,
In response to the pulse signal of the pulse controller, the high-side driver and the low-side driver control the high-side switch element to an off state and the low-side switch element to an on state, respectively.
The bootstrap capacitor can be charged via the current path of the bootstrap capacitor charging circuit during a period in which the high side switch element is controlled to the off state and the low side switch element is controlled to the on state. A method of operating a semiconductor integrated circuit. 請求項１９において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成された
半導体集積回路の動作方法。 In claim 19,
A method of operating a semiconductor integrated circuit, wherein the high-side switch element and the low-side switch element are each composed of a first N-channel power MOS transistor and a second N-channel power MOS transistor.
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