JP2013093355A - Semiconductor module substrate - Google Patents

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義明 植田
Tomoichi Osada
倫一 長田
Hiroshi Mizushima
弘 水島
Shinji Nakamoto
真二 中本
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor module substrate which can inhibit an occurrence of cracks in a ceramic substrate.SOLUTION: A semiconductor module substrate 1 comprises: a rectangular ceramic substrate 2; a first metal plate 4 provided on a top face of the ceramic substrate 2 for mounting a semiconductor element 3; and a second metal plate 5 provided on an undersurface of the ceramic substrate 2. The second metal plate 5 includes a plurality of concentric circular grooves D provided on an undersurface. The groove D1 positioned on an outermost periphery among the plurality of grooves D overlaps a part of an outer periphery of the second metal plate 5 to form a notch.

Description

本発明は、例えば、半導体素子を実装することが可能な、半導体モジュール基板に関する。   The present invention relates to a semiconductor module substrate on which a semiconductor element can be mounted, for example.

半導体モジュール基板において、セラミック基板と金属板の熱膨張係数の違いにより、セラミック基板にクラックが発生しないように、矩形状のセラミック基板の上面および下面に矩形状の金属板を貼り合わせたものが開示されている（例えば、特許文献１参照）。   A semiconductor module substrate is disclosed in which a rectangular metal plate is bonded to the upper and lower surfaces of a rectangular ceramic substrate so that cracks do not occur in the ceramic substrate due to the difference in thermal expansion coefficient between the ceramic substrate and the metal plate. (For example, refer to Patent Document 1).

また、矩形状の金属板の表面に、セラミック基板の外形に相似する溝を設けて、セラミック基板にクラックが発生するのを抑制する技術が提案されている（例えば、特許文献２参照）。   In addition, a technique has been proposed in which a groove similar to the outer shape of a ceramic substrate is provided on the surface of a rectangular metal plate to suppress the occurrence of cracks in the ceramic substrate (see, for example, Patent Document 2).

特開平５−１６７２０５号公報JP-A-5-167205 特開２００８−２９４２８０号公報JP 2008-294280 A

しかしながら、単に金属板の表面に、セラミック基板の外形に相似する溝を設ける構造では、セラミック基板に対して熱応力を低減することができるが、実際には半導体素子を実装した状態の半導体モジュール基板を駆動すると、熱応力が半導体素子側からセラミック基板にも加わるため、セラミック基板が破壊される虞がある。   However, a structure in which a groove similar to the outer shape of a ceramic substrate is simply provided on the surface of a metal plate can reduce thermal stress on the ceramic substrate, but in reality a semiconductor module substrate in a state in which a semiconductor element is mounted When is driven, thermal stress is also applied to the ceramic substrate from the semiconductor element side, so that the ceramic substrate may be destroyed.

本発明は、上記課題に鑑みてなされたものであり、セラミック基板にクラックが発生するのを抑制することが可能な半導体モジュール基板を提供することを目的とする。   This invention is made | formed in view of the said subject, and it aims at providing the semiconductor module substrate which can suppress that a crack generate | occur | produces in a ceramic substrate.

本発明の一実施形態における半導体モジュール基板は、矩形状のセラミック基板と、前記セラミック基板の上面に設けられた、半導体素子が実装される第１金属板と、前記セラミック基板の下面に設けられた第２金属板とを備え、前記第２金属板の下面には、複数の同心円状の溝が設けられているとともに、複数の前記溝の最外周に位置する溝が、前記第２金属板の外周の一部と重なって切欠きになっていることを特徴とする。   A semiconductor module substrate according to an embodiment of the present invention is provided on a rectangular ceramic substrate, a first metal plate provided on an upper surface of the ceramic substrate on which a semiconductor element is mounted, and a lower surface of the ceramic substrate. And a plurality of concentric grooves are provided on the lower surface of the second metal plate, and grooves located on the outermost periphery of the plurality of grooves are formed on the second metal plate. It is characterized by a notch that overlaps with a part of the outer periphery.

本発明の半導体モジュール基板は、セラミック基板にクラックが発生するのを抑制することが可能な半導体モジュール基板を提供することができる。   The semiconductor module substrate of the present invention can provide a semiconductor module substrate capable of suppressing the occurrence of cracks in the ceramic substrate.

本実施形態に係る半導体モジュール基板の平面図であって、複数の同心円状の溝を示している。It is a top view of the semiconductor module board concerning this embodiment, and is showing a plurality of concentric grooves. 図１のＸ−Ｘ’に沿って切断した、本実施形態に係る半導体モジュール基板の断面図である。FIG. 2 is a cross-sectional view of the semiconductor module substrate according to the present embodiment cut along X-X ′ in FIG. 1. 図２に示す半導体モジュール基板の一部Ａを拡大した断面図である。FIG. 3 is an enlarged cross-sectional view of a part A of the semiconductor module substrate shown in FIG. 2.

以下、本発明の一実施形態に係る半導体モジュール基板について、図面を参照しながら
説明する。 Hereinafter, a semiconductor module substrate according to an embodiment of the present invention will be described with reference to the drawings.

＜半導体モジュール基板の構成＞
本実施形態に係る半導体モジュール基板１は、矩形状のセラミック基板２と、セラミック基板２の上面に設けられた、半導体素子３が実装される第１金属板４と、セラミック基板２の下面に設けられた第２金属板５とを備えている。また、半導体モジュール基板１は、第２金属板５の下面には、複数の同心円状の溝Ｄが設けられているとともに、溝Ｄの最外周に位置する溝Ｄ１が、第２金属板５の外周の一部と重なって切欠きになっている。 <Configuration of semiconductor module substrate>
A semiconductor module substrate 1 according to this embodiment includes a rectangular ceramic substrate 2, a first metal plate 4 provided on the upper surface of the ceramic substrate 2 on which the semiconductor element 3 is mounted, and a lower surface of the ceramic substrate 2. The second metal plate 5 is provided. In the semiconductor module substrate 1, a plurality of concentric grooves D are provided on the lower surface of the second metal plate 5, and the grooves D <b> 1 located on the outermost periphery of the groove D are formed on the second metal plate 5. It is notched so as to overlap a part of the outer periphery.

セラミック基板２は、例えば、アルミナ質セラミックス、窒化アルミニウム質セラミックスまたはムライト質セラミックス等のセラミック材料、あるいはこれらのセラミック材料の混合材料から成る。セラミック基板２は、半導体素子３の発した熱を第２金属基板５に伝達しやすく、かつ絶縁性を有する材料が用いられる。   The ceramic substrate 2 is made of, for example, a ceramic material such as alumina ceramics, aluminum nitride ceramics, mullite ceramics, or a mixed material of these ceramic materials. The ceramic substrate 2 is made of a material that easily transfers heat generated by the semiconductor element 3 to the second metal substrate 5 and has an insulating property.

セラミック基板２は、平面視したときに、例えば、一辺の長さが３ｍｍ以上１５０ｍｍ以下に設定されている。また、セラミック基板２の厚みは、例えば、０．１５ｍｍ以上２ｍｍ以下に設定されている。また、セラミック基板２の熱伝導率は、例えば、１６Ｗ／ｍ・Ｋ以上２０００Ｗ／ｍ・Ｋ以上に設定される。セラミック基板２の熱膨張係数は、例えば、３ｐｐｍ／℃以上１１ｐｐｍ／℃に設定されている。   When the ceramic substrate 2 is viewed in plan, for example, the length of one side is set to 3 mm or more and 150 mm or less. Moreover, the thickness of the ceramic substrate 2 is set to 0.15 mm or more and 2 mm or less, for example. Further, the thermal conductivity of the ceramic substrate 2 is set to, for example, 16 W / m · K or more and 2000 W / m · K or more. The thermal expansion coefficient of the ceramic substrate 2 is set to 3 ppm / ° C. or more and 11 ppm / ° C., for example.

また、セラミック基板２は、第１金属板４および第２金属板５と接続される接合部にメタライズ層が形成されている。なお、メタライズ層上には、ロウ材との濡れ性を良好にするために、電気メッキまたは無電解メッキ等のメッキ形成方法によって、例えば、厚さ１μｍ以上３μｍ以下のニッケルメッキ層が被着されている。   Further, the ceramic substrate 2 has a metallized layer formed at a joint portion connected to the first metal plate 4 and the second metal plate 5. In order to improve the wettability with the brazing material, for example, a nickel plating layer having a thickness of 1 μm or more and 3 μm or less is deposited on the metallized layer by a plating method such as electroplating or electroless plating. ing.

第１金属板４および第２金属板５は、平面視したとき、矩形状に形成された板状の部材である。第１金属板４は、セラミック基板２の上面に設けられる。また、第２金属板５は、セラミック基板２の下面に設けられる。第１金属板４または第２金属板５は、セラミック基板２に対して、例えば、銀ロウまたは銀−銅ロウ等のロウ材を介して接合される。なお、金属板とセラミック基板２とは、半田付け法、活性金属法または金属粒子接合法を用いて接合することができる。   The first metal plate 4 and the second metal plate 5 are plate-like members formed in a rectangular shape when viewed in plan. The first metal plate 4 is provided on the upper surface of the ceramic substrate 2. The second metal plate 5 is provided on the lower surface of the ceramic substrate 2. The first metal plate 4 or the second metal plate 5 is joined to the ceramic substrate 2 via a brazing material such as silver brazing or silver-copper brazing. The metal plate and the ceramic substrate 2 can be bonded using a soldering method, an active metal method, or a metal particle bonding method.

第１金属板４または第２金属板５は、例えば、銅、鉄−ニッケル−コバルト合金または銅−タングステン合金等の金属材料から成る。第１金属板４または第２金属板５の熱膨張係数は、例えば、４ｐｐｍ／℃以上２３ｐｐｍ／℃に設定される。   The first metal plate 4 or the second metal plate 5 is made of, for example, a metal material such as copper, iron-nickel-cobalt alloy, or copper-tungsten alloy. The thermal expansion coefficient of the first metal plate 4 or the second metal plate 5 is set to 4 ppm / ° C. or more and 23 ppm / ° C., for example.

第１金属板４または第２金属板５は、例えば、それらの金属材料を型枠に鋳込んで作製したインゴットを周知の切削加工または打ち抜き加工等の金属加工法を用いて所定の形状にして製作される。第１金属板４および第２金属板５は、平面視したときに外形がセラミック基板２よりも小さく設定されている。第１金属板４および第２金属板５は、平面視したときに、例えば、一辺の長さが２．５ｍｍ以上１４５ｍｍ以下に設定されている。また、第１金属板４および第２金属板５の厚みは、例えば、０．１ｍｍ以上２ｍｍ以下に設定されている。   For example, the first metal plate 4 or the second metal plate 5 is formed into a predetermined shape by using a known metal processing method such as cutting or punching an ingot produced by casting those metal materials into a mold. Produced. The first metal plate 4 and the second metal plate 5 have an outer shape smaller than that of the ceramic substrate 2 when viewed in plan. When the first metal plate 4 and the second metal plate 5 are viewed in plan, for example, the length of one side is set to 2.5 mm or more and 145 mm or less. Moreover, the thickness of the 1st metal plate 4 and the 2nd metal plate 5 is set to 0.1 mm or more and 2 mm or less, for example.

第１金属板および第２金属板５は、外表面に耐蝕性に優れ、かつロウ材との濡れ性が良い金属、例えば、厚さ０．５μｍ以上９μｍ以下のニッケル層と厚さ０．５μｍ以上５μｍ以下の金層を順次、メッキ形成法によりメッキ層を被着させておく。メッキ層は第１金属板５および第２金属板５が酸化腐蝕するのを有効に抑制できるとともに、セラミック基板２に対して強固に接合することができる。   The first metal plate and the second metal plate 5 are metals having excellent corrosion resistance on the outer surface and good wettability with the brazing material, for example, a nickel layer having a thickness of 0.5 μm to 9 μm and a thickness of 0.5 μm. A gold layer having a thickness of 5 μm or less is sequentially deposited by a plating method. The plating layer can effectively suppress the first metal plate 5 and the second metal plate 5 from being oxidized and corroded, and can be firmly bonded to the ceramic substrate 2.

半導体素子３は、第１金属板４上に搭載される。半導体素子３は、例えば、パワー半導体であるパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）
、ＩＧＢＴ（Insulated Gate Bi-polar Transistor）、ショットキーダイオード、ＪＦＥＴ（Junction Field Effect Transistor）等である。また、高発熱量を伴う半導体素子等を用いることができる。 The semiconductor element 3 is mounted on the first metal plate 4. The semiconductor element 3 is, for example, a power MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) that is a power semiconductor.
IGBT (Insulated Gate Bi-polar Transistor), Schottky diode, JFET (Junction Field Effect Transistor) and the like. In addition, a semiconductor element with a high calorific value can be used.

また、半導体素子３は、光を電力に変換する機能を備えた光電変換素子であってもよい。半導体素子３は、例えば、III−Ｖ族化合物半導体を含んでいる太陽電池素子である。
半導体素子３は、光起電力効果により、受けた光を即時に電力に変換して出力電圧を出力することができる。太陽電池素子は、例えば、ＩｎＧａＰ／ＧａＡｓ／Ｇｅ３接合型セルの構造である。インジウムガリウムリントップセルは、６６０ｎｍ以下の波長領域に含まれる光をエネルギー変換する。ガリウムヒ素ミドルセルは、６６０ｎｍ以上８９０ｎｍ以下の波長領域に含まれる光をエネルギー変換する。ゲルマニウムボトムセルは、８９０ｎｍ以上２０００ｎｍ以下の波長領域に含まれる光をエネルギー変換する。３つのセルは、トンネル接合を介して直列に接続されている。開放電圧は、３つのセルの起電圧の和である。なお、半導体素子３の大きさは、例えば、平面視したときの一辺の長さが３ｍｍ以上１５ｍｍ以下であって、上下方向の厚みが０．３ｍｍ以上５ｍｍ以下に設定されている。 The semiconductor element 3 may be a photoelectric conversion element having a function of converting light into electric power. The semiconductor element 3 is, for example, a solar cell element that includes a III-V group compound semiconductor.
The semiconductor element 3 can immediately convert the received light into electric power and output an output voltage by the photovoltaic effect. The solar cell element has, for example, an InGaP / GaAs / Ge3 junction type cell structure. The indium gallium phosphide top cell converts energy contained in a wavelength region of 660 nm or less. The gallium arsenide middle cell converts energy contained in a wavelength region of 660 nm or more and 890 nm or less. The germanium bottom cell converts light contained in a wavelength region of 890 nm or more and 2000 nm or less. The three cells are connected in series via a tunnel junction. The open circuit voltage is the sum of the electromotive voltages of the three cells. The size of the semiconductor element 3 is set such that, for example, the length of one side in a plan view is 3 mm or more and 15 mm or less, and the thickness in the vertical direction is 0.3 mm or more and 5 mm or less.

第２金属板５の下面には、複数の同心円状の溝Ｄが設けられている。溝Ｄは、第２金属板５の下面に対して、切削加工等の金属加工法を用いて形成することができる。複数の溝Ｄのうち、最外周に位置する溝Ｄ１は、平面視して第２金属板５の外周の一部と重なって、該重なった個所が切欠きになっている。   A plurality of concentric grooves D are provided on the lower surface of the second metal plate 5. The groove D can be formed on the lower surface of the second metal plate 5 using a metal processing method such as cutting. Of the plurality of grooves D, the groove D1 located at the outermost periphery overlaps with a part of the outer periphery of the second metal plate 5 in plan view, and the overlapped portion is a notch.

第２金属板５は、第２金属板５の下面が外部の部材と、例えば例えば、銀ロウまたは銀−銅ロウ等のロウ材を介して接合される。ロウ材は、内部にボイドが存在している状態のまま固化すると、ボイドが熱によって膨張・収縮することで、第２金属板５が外部の部材から剥離する虞が大きくなる。ボイドは、ロウ材が固化する前に、第２金属板５と外部の部材とが接合される際に空気が混入することで発生する。そこで、第２金属板５の下面に溝Ｄを設けることで、ロウ材が溝Ｄによって移動しやすくなり、第２金属板５と外部の部材との接合時に混入していた空気が、溝Ｄに沿って第２金属板５の平坦な個所にまで移動して抜けやすくすることができる。その結果、第２金属板５の下面には、ボイドを発生しにくくすることができ、熱によって第２金属板５が外部の部材から剥離するのを抑制することができる。なお、ここで、外部の部材とは、ヒートシンク等である。   The lower surface of the second metal plate 5 is joined to an external member via a brazing material such as silver brazing or silver-copper brazing. When the brazing material is solidified in a state where voids are present inside, the voids expand and contract due to heat, which increases the possibility that the second metal plate 5 is peeled off from external members. The void is generated when air is mixed when the second metal plate 5 and the external member are joined before the brazing material is solidified. Therefore, by providing the groove D on the lower surface of the second metal plate 5, the brazing material can be easily moved by the groove D, and the air mixed at the time of joining the second metal plate 5 and the external member becomes the groove D. It can move to the flat part of the 2nd metal plate 5 along and can be made easy to come off. As a result, it is possible to make it difficult for voids to be generated on the lower surface of the second metal plate 5, and it is possible to suppress the second metal plate 5 from being peeled off from an external member by heat. Here, the external member is a heat sink or the like.

また、最外周に位置する溝Ｄ１は、第２金属板５の外周の一部と重なって、該重なった個所が切欠きになっている。第２金属板５は、平面視して矩形状であって、その外周の一辺と溝Ｄ１の一部が重なる。そして、溝Ｄ１の直径は、第２金属板５の四辺のうち最も短い一辺の長さよりも短く設定されている。その結果、溝Ｄ１は、第２金属板５と重なる領域内に円形状として形成される。溝Ｄ１を第２金属板５の外周の一部と重なるように形成される。セラミック基板２と第２金属５との熱膨張差に起因して生じる応力が特に集中するのは、第２金属板５の外周におけるセラミック基板２との接合部であって、その第２金属板５の外周の厚さを薄くすることができることから、セラミック基板との熱膨張差に起因して生じる応力を小さくすることができる。   Further, the groove D1 located at the outermost periphery overlaps with a part of the outer periphery of the second metal plate 5, and the overlapped portion is notched. The second metal plate 5 has a rectangular shape in plan view, and one side of the outer periphery thereof overlaps a part of the groove D1. The diameter of the groove D <b> 1 is set to be shorter than the length of the shortest one of the four sides of the second metal plate 5. As a result, the groove D1 is formed in a circular shape in a region overlapping the second metal plate 5. The groove D1 is formed so as to overlap a part of the outer periphery of the second metal plate 5. The stress caused by the difference in thermal expansion between the ceramic substrate 2 and the second metal 5 is particularly concentrated at the joint between the ceramic substrate 2 and the ceramic substrate 2 on the outer periphery of the second metal plate 5. Since the thickness of the outer periphery of 5 can be reduced, the stress caused by the difference in thermal expansion from the ceramic substrate can be reduced.

また、最内周に位置する溝Ｄ２は、平面透視して溝Ｄ１と半導体素子３の実装領域との間に位置している。半導体素子３の発する熱は、第１金属板４からセラミック基板２を介して第２金属板５に伝わる。仮に、平面透視して半導体素子３と重なる領域に溝Ｄ２が設けられていると、半導体素子３の発した熱が、溝Ｄ２によって第２金属板５の下面にまで略均一に伝わりにくくなる。その結果、第２金属板５から外部に向かって放熱するのに、
熱が局所的に第２金属板５から外部に伝わる虞があり、第２金属板５と外部との部材との間で剥離する可能性が高まる。そこで、平面透視して半導体素子３と重なる領域に溝Ｄ２を設けないようにすることで、半導体素子３から下方に向かって伝わる熱にむらが発生するのを抑制することができ、第２金属板５が外部の部材から剥離するのを効果的に抑えることができる。 Further, the groove D2 located on the innermost periphery is located between the groove D1 and the mounting region of the semiconductor element 3 in a plan view. The heat generated by the semiconductor element 3 is transmitted from the first metal plate 4 to the second metal plate 5 through the ceramic substrate 2. If the groove D <b> 2 is provided in a region that overlaps the semiconductor element 3 when seen in a plan view, the heat generated by the semiconductor element 3 is hardly transmitted to the lower surface of the second metal plate 5 by the groove D <b> 2. As a result, to dissipate heat from the second metal plate 5 to the outside,
There is a possibility that heat is locally transmitted from the second metal plate 5 to the outside, and the possibility of peeling between the second metal plate 5 and the external member is increased. Therefore, by not providing the groove D2 in the region overlapping with the semiconductor element 3 when seen in a plan view, it is possible to suppress unevenness in the heat transmitted downward from the semiconductor element 3, and the second metal It can suppress effectively that the board 5 peels from an external member.

また、複数の溝Ｄは、第２金属板５の下面に対して、同心円状に設けられることで、第２金属板５が熱によって膨張・収縮するのを第２金属板５全体で略均一になるように調整することができ、第２金属板５からセラミック基板２に加わる応力が局所的に集中するのを抑制することができる。その結果、セラミック基板２の特定個所に応力が集中しにくくすることができ、セラミック基板２が破壊されるのを抑制することができる。   Further, the plurality of grooves D are provided concentrically with respect to the lower surface of the second metal plate 5 so that the second metal plate 5 is expanded and contracted by heat substantially uniformly throughout the second metal plate 5. The stress applied to the ceramic substrate 2 from the second metal plate 5 can be suppressed from being concentrated locally. As a result, it is possible to make it difficult for stress to concentrate on a specific portion of the ceramic substrate 2 and to prevent the ceramic substrate 2 from being broken.

また、半導体素子３が実装される領域は、平面透視して溝Ｄで囲まれる領域内に位置するように配置されている。つまり、半導体素子３が溝Ｄによって囲まれることで、半導体素子３が駆動時に発生する熱が、半導体素子３を中心に広がるように伝わる。そして、溝Ｄが設けられることで、第２金属板５が大気と接する面積を大きく確保することができ、半導体素子３の熱を大気中に効率よく放散することで、第２金属板５の熱膨張を低減し、セラミック基板２が破壊されるのを抑制することができる。   In addition, the region where the semiconductor element 3 is mounted is disposed so as to be located in a region surrounded by the groove D when seen in a plan view. That is, when the semiconductor element 3 is surrounded by the groove D, heat generated when the semiconductor element 3 is driven is transmitted so as to spread around the semiconductor element 3. And by providing the groove | channel D, the area where the 2nd metal plate 5 contact | connects air | atmosphere can be ensured large, and the heat | fever of the semiconductor element 3 is efficiently dissipated in air | atmosphere, Thermal expansion can be reduced and the ceramic substrate 2 can be prevented from being destroyed.

溝Ｄは、直径の大きさが、例えば、２ｍｍ以上１４４ｍｍ以下に設定されている。また、溝Ｄの深さは、例えば、０．０５ｍｍ以上１．９ｍｍ以下に設定されている。また、溝Ｄの第２金属板５の平らな個所に沿った平面方向の大きさは、例えば、１．５ｍｍ以上１４３．５ｍｍ以下に設定されている。   The size of the diameter of the groove D is set to, for example, 2 mm or more and 144 mm or less. Moreover, the depth of the groove | channel D is set to 0.05 mm or more and 1.9 mm or less, for example. The size in the planar direction along the flat portion of the second metal plate 5 in the groove D is set to, for example, 1.5 mm or more and 143.5 mm or less.

また、複数の溝Ｄの深さは、第２金属板５の内側から外周に向かうに従って、大きくなるように設定されている。複数の溝Ｄの深さを、内側から外周に向かって漸次大きくなるようにすることで、第２金属板５は中央部から外周に向かうに従って薄くなる。結果、半導体素子３からの熱は、第２金属板５の中央部から外周に向けて効率よく伝達されつつ、第２金属板５の熱膨張、熱収縮によって中央部から外周に向かうに従って大きくなる応力は、第２金属板５の内側から外周に向かうに従って大きくなる溝Ｄによって緩和されるとともに、中央部から外周に向かうに従って薄くなる第２金属板５によってさらに低減することができる。   Further, the depth of the plurality of grooves D is set so as to increase from the inner side to the outer periphery of the second metal plate 5. By making the depth of the plurality of grooves D gradually increase from the inner side toward the outer periphery, the second metal plate 5 becomes thinner from the central portion toward the outer periphery. As a result, the heat from the semiconductor element 3 is efficiently transferred from the central portion of the second metal plate 5 toward the outer periphery, and increases as it goes from the central portion to the outer periphery due to thermal expansion and contraction of the second metal plate 5. The stress can be reduced by the second metal plate 5 that is relaxed by the grooves D that increase from the inner side to the outer periphery of the second metal plate 5 and that becomes thinner from the center to the outer periphery.

第１金属板４の上面にも第２金属板５に設けられた溝Ｄと同様に、複数の溝Ｄｘが設けられている。溝Ｄｘは、平面透視して第２金属板５の溝Ｄと重なるように設けられている。溝Ｄｘと溝Ｄが重なるように配置されることで、セラミック基板２に対して、第１金属板４および第２金属板５から加わる応力を上下対称に加わるように調整することができる。その結果、セラミック基板２が、第１金属板４または第２金属板５から加わる応力によって破壊されるのを抑制することができる。   Similar to the grooves D provided on the second metal plate 5, a plurality of grooves Dx are also provided on the upper surface of the first metal plate 4. The groove Dx is provided so as to overlap with the groove D of the second metal plate 5 in a plan view. By arranging the groove Dx and the groove D so as to overlap with each other, the stress applied from the first metal plate 4 and the second metal plate 5 to the ceramic substrate 2 can be adjusted so as to be applied symmetrically. As a result, the ceramic substrate 2 can be prevented from being broken by the stress applied from the first metal plate 4 or the second metal plate 5.

また、溝Ｄｘは、平面視して半導体素子３の実装領域の周囲に設けられている。溝Ｄｘが設けられることで、半導体素子３をロウ材を介して第１金属板４上に実装するときに、ロウ材が周囲に漏れ出るのを溝Ｄｘにて抑えることができる。ロウ材が周囲に流れ出ようとすると、溝Ｄｘによって漏れ出たロウ材の一部を溜めることができる。   Further, the groove Dx is provided around the mounting region of the semiconductor element 3 in plan view. By providing the groove Dx, when the semiconductor element 3 is mounted on the first metal plate 4 via the brazing material, the leakage of the brazing material to the periphery can be suppressed by the groove Dx. When the brazing material is about to flow out, a part of the brazing material leaked by the groove Dx can be collected.

本実施形態に係る半導体モジュール基板１は、第２金属板５に複数の溝Ｄを設けるとともに、溝Ｄ１を第２金属板５の外周の一部と重なるように設けることで、半導体素子３または外部からセラミック基板２に加わる熱応力を緩和することができ、セラミック基板２にクラックが発生するのを抑制することができる。このようにして、セラミック基板２にクラックが発生するのを抑制することが可能な半導体モジュール基板１を提供することが
できる。 The semiconductor module substrate 1 according to the present embodiment is provided with a plurality of grooves D in the second metal plate 5 and the grooves D1 so as to overlap with a part of the outer periphery of the second metal plate 5. Thermal stress applied to the ceramic substrate 2 from the outside can be relieved, and the occurrence of cracks in the ceramic substrate 2 can be suppressed. In this way, it is possible to provide the semiconductor module substrate 1 capable of suppressing the occurrence of cracks in the ceramic substrate 2.

本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。なお、溝は第１金属板４の溝Ｄと第２金属板５の溝Ｄｘは、上下面同一形状でなく、溝Ｄと溝Ｄｘを異形状にしてもよい。また、溝Ｄと溝Ｄｘは、一部が不連続であっても構わない。   The present invention is not limited to the above-described embodiments, and various changes and improvements can be made without departing from the scope of the present invention. The groove D of the first metal plate 4 and the groove Dx of the second metal plate 5 do not have the same shape on the top and bottom surfaces, and the groove D and the groove Dx may have different shapes. Further, the groove D and the groove Dx may be partially discontinuous.

＜半導体モジュール基板の製造方法＞
ここで、半導体モジュール基板１の製造方法を説明する。まずは、セラミック基板２、第１金属板４および第２金属板５を準備する。 <Semiconductor module substrate manufacturing method>
Here, a method for manufacturing the semiconductor module substrate 1 will be described. First, the ceramic substrate 2, the first metal plate 4, and the second metal plate 5 are prepared.

第１金属板４および第２金属板５は、例えば、鉄−ニッケル−コバルト合金を型枠に鋳込んで作製したインゴットを周知の切削加工や打ち抜き加工等の金属加工法を用いて所定形状にして製作される。そして、溝Ｄについても、切削加工を用いて第１金属板４および第２金属板５に形成することができる。   For example, the first metal plate 4 and the second metal plate 5 are formed into a predetermined shape by using a known metal working method such as cutting or punching an ingot produced by casting an iron-nickel-cobalt alloy into a mold. Produced. The groove D can also be formed in the first metal plate 4 and the second metal plate 5 using cutting.

また、セラミック基板２は、例えば、酸化アルミニウム質焼結体からなる場合、グリーンシートは、酸化アルミニウム、酸化珪素、酸化マグネシウム、酸化カルシウム等の原料粉末に、有機バインダー、可塑剤、溶剤または分散剤等を混合添加してペースト状とし、ドクターブレード法やカレンダーロール法等によって形成される。平板形状のグリーンシートに金型を用いた打ち抜きを施すことによってそれぞれの形状に合わせて製作される。   Further, when the ceramic substrate 2 is made of, for example, an aluminum oxide sintered body, the green sheet is made of a raw material powder such as aluminum oxide, silicon oxide, magnesium oxide, calcium oxide, an organic binder, a plasticizer, a solvent, or a dispersant. Etc. are mixed and added to form a paste, which is formed by a doctor blade method, a calender roll method or the like. It is manufactured according to each shape by punching a flat green sheet using a mold.

未硬化のセラミック基板２は、タングステン、モリブデンまたはマンガン等の高融点金属粉末に有機バインダー、可塑剤、溶剤等を添加してなる導電ペーストを、セラミック基板２の上面の所定位置にスクリーン印刷法等によって印刷塗布する。そして、未硬化のセラミック基板２は、第１金属板４および第２金属板５のそれぞれとの接合部に該当する位置にメタライズ層が形成される。さらに、グリーンシートを、約１６００℃の温度で焼成することにより、焼成後に、セラミック基板２が製作される。   For the uncured ceramic substrate 2, a conductive paste formed by adding an organic binder, a plasticizer, a solvent, etc. to a high melting point metal powder such as tungsten, molybdenum or manganese is applied to a predetermined position on the upper surface of the ceramic substrate 2 by a screen printing method or the like. Apply by printing. In the uncured ceramic substrate 2, a metallized layer is formed at a position corresponding to a joint portion between each of the first metal plate 4 and the second metal plate 5. Furthermore, by firing the green sheet at a temperature of about 1600 ° C., the ceramic substrate 2 is manufactured after firing.

また、電気メッキまたは無電解メッキ等のメッキ形成方法によって、メタライズ層上に厚さ１μｍ以上３μｍ以下のニッケルメッキ層が形成される。そして、セラミック基板２のニッケルメッキ層に対して、第１金属板４および第２金属板５が銀ロウまたは銀−銅ロウ等のロウ材を介して接合されることによって半導体モジュール基板１が製作される。   Further, a nickel plating layer having a thickness of 1 μm or more and 3 μm or less is formed on the metallized layer by a plating method such as electroplating or electroless plating. Then, the first metal plate 4 and the second metal plate 5 are joined to the nickel plating layer of the ceramic substrate 2 via a brazing material such as silver brazing or silver-copper brazing, thereby producing the semiconductor module substrate 1. Is done.

最後に、半導体モジュール基板１の上面に半導体素子３、例えば、金−錫半田または金−ゲルマニウム半田等の材料で接着固定される。そして、半導体モジュールが製作される。   Finally, the semiconductor module substrate 1 is bonded and fixed to the upper surface of the semiconductor element 3 with a material such as gold-tin solder or gold-germanium solder. Then, a semiconductor module is manufactured.

１ 半導体モジュール基板
２ セラミック基板
３ 半導体素子
４ 第１金属板
５ 第２金属板
Ｄ 溝
Ｄ１ 最外周に位置する溝
Ｄ２ 最内周に位置する溝
Ｄｘ 第１金属板の溝 DESCRIPTION OF SYMBOLS 1 Semiconductor module substrate 2 Ceramic substrate 3 Semiconductor element 4 1st metal plate 5 2nd metal plate D Groove D1 Groove D2 located in outermost periphery Dx groove located in innermost periphery Dx Groove of 1st metal plate

Claims (5)

矩形状のセラミック基板と、
前記セラミック基板の上面に設けられた、半導体素子が実装される第１金属板と、
前記セラミック基板の下面に設けられた第２金属板とを備え、
前記第２金属板の下面には、複数の同心円状の溝が設けられているとともに、複数の前記溝の最外周に位置する溝が、前記第２金属板の外周の一部と重なって切欠きになっていることを特徴とする半導体モジュール基板。 A rectangular ceramic substrate;
A first metal plate on a top surface of the ceramic substrate on which a semiconductor element is mounted;
A second metal plate provided on the lower surface of the ceramic substrate,
A plurality of concentric grooves are provided on the lower surface of the second metal plate, and a groove located on the outermost periphery of the plurality of grooves overlaps with a part of the outer periphery of the second metal plate. A semiconductor module substrate, which is missing. 請求項１に記載の半導体モジュール基板であって、
前記半導体素子が実装される領域は、平面透視して前記溝で囲まれていることを特徴とする半導体モジュール基板。 The semiconductor module substrate according to claim 1,
A region where the semiconductor element is mounted is surrounded by the groove as seen in a plan view. 請求項１または請求項２に記載の半導体モジュール基板であって、
前記切欠きの深さおよび複数の前記溝の深さは、前記第２金属板の外周から内側に向かうにつれて次第に小さくなっていることを特徴とする半導体モジュール基板。 The semiconductor module substrate according to claim 1 or 2,
The depth of the notch and the depth of the plurality of grooves are gradually reduced from the outer periphery to the inner side of the second metal plate. 矩形状のセラミック基板と、
前記セラミック基板の上面に設けられた、半導体素子が実装される第１金属板と、
前記セラミック基板の下面に設けられた第２金属板とを備え、
前記第１金属板の上面には、前記半導体素子が実装される領域を囲む複数の同心円状の溝が設けられているとともに、複数の前記溝の最外周に位置する溝が、前記第１金属板の外周の一部と重なって切欠きになっていることを特徴とする半導体モジュール基板。 A rectangular ceramic substrate;
A first metal plate on a top surface of the ceramic substrate on which a semiconductor element is mounted;
A second metal plate provided on the lower surface of the ceramic substrate,
A plurality of concentric grooves surrounding a region where the semiconductor element is mounted are provided on the upper surface of the first metal plate, and grooves located on the outermost periphery of the plurality of grooves are the first metal. A semiconductor module substrate, characterized by being cut out so as to overlap a part of the outer periphery of the plate. 請求項４に記載の半導体モジュール基板であって、
前記切欠きの深さおよび複数の前記溝の深さは、前記第１金属板の外周から内側に向かうにつれて次第に小さくなっていることを特徴とする半導体モジュール基板。 The semiconductor module substrate according to claim 4,
The depth of the notch and the depth of the plurality of grooves gradually decrease from the outer periphery of the first metal plate toward the inside.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017222235A1 (en) * 2016-06-21 2017-12-28 주식회사 아모센스 Ceramic substrate and manufacturing method therefor
KR20170143269A (en) * 2016-06-21 2017-12-29 주식회사 아모센스 Ceramic board and manufacturing method thereof
KR20180037866A (en) * 2016-10-05 2018-04-13 주식회사 아모센스 Ceramic substrate and ceramic substrate manufacturing method
WO2020222427A1 (en) * 2019-05-02 2020-11-05 주식회사 아모센스 Ceramic substrate and ceramic substrate manufacturing method
WO2023202224A1 (en) * 2022-04-18 2023-10-26 华为数字能源技术有限公司 Power module and vehicle-mounted power circuit

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017222235A1 (en) * 2016-06-21 2017-12-28 주식회사 아모센스 Ceramic substrate and manufacturing method therefor
KR20170143269A (en) * 2016-06-21 2017-12-29 주식회사 아모센스 Ceramic board and manufacturing method thereof
CN109417854A (en) * 2016-06-21 2019-03-01 阿莫善斯有限公司 Ceramic substrate and its manufacturing method
KR101947481B1 (en) * 2016-06-21 2019-05-10 주식회사 아모센스 Ceramic board and manufacturing method thereof
CN109417854B (en) * 2016-06-21 2021-04-27 阿莫善斯有限公司 Ceramic substrate and method for manufacturing same
US11291113B2 (en) 2016-06-21 2022-03-29 Amosense Co. Ltd. Ceramic substrate and manufacturing method therefor
KR20180037866A (en) * 2016-10-05 2018-04-13 주식회사 아모센스 Ceramic substrate and ceramic substrate manufacturing method
KR101947482B1 (en) * 2016-10-05 2019-05-10 주식회사 아모센스 Ceramic substrate and ceramic substrate manufacturing method
WO2020222427A1 (en) * 2019-05-02 2020-11-05 주식회사 아모센스 Ceramic substrate and ceramic substrate manufacturing method
US11814735B2 (en) 2019-05-02 2023-11-14 Amosense Co., Ltd. Ceramic substrate and ceramic substrate manufacturing method
WO2023202224A1 (en) * 2022-04-18 2023-10-26 华为数字能源技术有限公司 Power module and vehicle-mounted power circuit

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