JP2013088526A - 信号生成回路、バックライト点灯タイミング制御回路、信号生成方法 - Google Patents

Abstract

【課題】ＬＥＤの輝度の変化量を最小限に抑えることのできる信号生成回路を提供する。
【解決手段】ＤＰＬＬ（１１０）には、第一垂直同期信号（ＶＳＹＮＣ＿Ｉ）が入力され、ＰＷＭ駆動クロック信号（ＰＷＭＣＬＫ）を出力しており、ＤＰＬＬ（１１０）は、第一垂直同期信号（ＶＳＹＮＣ＿Ｉ）の周期の変化を観察し、第一垂直同期信号（ＶＳＹＮＣ＿Ｉ）の周期の変化傾向に応じて、ＰＷＭ駆動クロック信号（ＰＷＭＣＬＫ）の周期を変化させる。
【選択図】図１

Description

本発明は、主に液晶表示装置に代表される表示装置のバックライトを構成する発光素子を駆動する制御技術に関し、特に液晶表示装置の表示品質を高く保つために、発光素子の点灯タイミングを制御する制御技術に関するものである。

液晶表示装置のバックライトは、従来のＣＣＦＬ（Ｃｏｌｄ Ｃａｔｈｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ；冷陰極管ランプ）からＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）への置換えが進み、今やＬＥＤバックライトが液晶表示装置のバックライトの大半を占めるまでになった。

ＬＥＤバックライトの構成方式としては、液晶表示装置の画面の上下左右端の４辺又は２辺に１列に並べて配置される「エッジ型」と、画面の背面すなわち液晶パネルの真下に配置される「直下型」とに大きく分類される。

「エッジ型」は一般的に、液晶パネルの背面に配置される導光板とよばれる薄い板の側面からＬＥＤの光を送り込むことによってバックライトとして機能する。この構造上、「エッジ型」は、液晶表示装置本体の薄型化には非常に適しているといえる。

一方「直下型」は、液晶パネルの背面から直接ＬＥＤの光を照射することによってバックライトとして機能する。「直下型」では、１つのＬＥＤで、一定の画面の広さまで光を広げなければならず、ＬＥＤと液晶パネルとの距離をある一定以上離す必要がある。そのため「直下型」は、「エッジ型」と比べて液晶表示装置本体の薄型化は難しい。

しかし「直下型」では、ＬＥＤ単位でのきめ細やかな点灯制御ができるので、点灯部と非点灯部との明暗のコントラストをつけることがでる。さらには、ＬＥＤがマトリクス状に配されている場合に、液晶パネルの水平走査タイミングに応じて該当する位置のＬＥＤの点灯タイミング制御を行うバックライトスキャンを施すことができるなど、液晶表示装置の高画質化に大きく寄与するポテンシャルを秘めている。一方「エッジ型」でこのような細やかなバックライト制御をすることは難しい。

ここで、ＬＥＤの調光方法には大きく２通りある。一つはＬＥＤへ印加する電流の大きさを変化させる方式であり、もう一つは一定の電流を印加する期間であるオン期間と電流を印加しない期間であるオフ期間とを人間が視認できないほどの速度でスイッチングさせるＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式である。

ＬＥＤは一般的に印加する電流を大きくすればするほど輝度は高くなるが、輝度変換効率は低下する。すなわち、電流と輝度とは線形の関係をもたない。

一方、印加する電流は一定とし、オンとオフの１周期に占めるオン期間の割合を変化させると、オン期間の割合と輝度との関係はほぼ比例関係をもつ。液晶表示装置のバックライト制御の方法としては、上記のような理由からＬＥＤの輝度コントロールが比較的容易なＰＷＭ方式を主に用いることが多い。

例えば、引用文献１には、ＰＷＭ方式を用いた液晶パネル用光源の駆動方法について記載されている。

ここで、ＰＷＭ方式によるＬＥＤの駆動方法について説明する。図１４はＬＥＤをＰＷＭ方式で点灯する際の信号の概略図を示す。ＬＥＤは電流駆動であるが、印加電流のＯＮ期間の占める割合（＝デューティー比）が大きいほど人間の目には明るく見える。

図１３に、ＰＷＭ方式によるＬＥＤの点灯制御の概略図を示す。

図１３のＰＷＭＣＬＫは、ＬＥＤのＰＷＭ駆動クロックを表す。ＬＥＤが発光する期間であるＯＮ期間の時間の長さはＰＷＭＣＬＫのパルス数によってスケーリングがなされる。

すなわち、１回のＯＮ期間の長さはＰＷＭＣＬＫの１周期のパルス数の倍数となる。ＰＷＭ方式による線形的な調光制御をするためには、デューティー比１００％に対応するＰＷＭＣＬＫのパルス数を予め規定しておく。

図１４はバックライトスキャンの一例を示している。バックライトを構成する全てのＬＥＤは、垂直同期信号ＶＳＹＮＣの発生時間間隔をオンとオフの１周期として点灯する。

ただし、点灯周期の開始時刻を画面上のＬＥＤの垂直方向の位置によって意図的に変えている。例えば、画面最上段に位置するＬＥＤから順に点灯周期が開始し、最後に画面最下段に位置するＬＥＤの点灯周期が開始する、といった具合である。図１４は点灯周期開始時刻を４パターンもつ例であり、画面垂直方向に調光位相を４分割している。

点灯周期の開始時刻は、調光位相信号ＰＨＩによって制御される。図１４の例では、垂直同期信号ＶＳＹＮＣ１回の発生につき、調光位相信号ＰＨＩを４回発生させ、各ＬＥＤは画面垂直方向における位置によって、対応する調光位相信号ＰＨＩのパルスタイミングに従って点灯周期を開始する。

図１５は液晶パネルとＬＥＤバックライトを含む液晶表示装置の一般的なシステム構成図である。液晶表示装置のＴＶメインエンジン２００は一般的に汎用ＣＰＵ２０１を備えている。汎用ＣＰＵ２０１は、液晶表示装置システム全体を制御する。

さらに、ＴＶメインエンジン２００は、ＬＥＤバックライトエリアアクティブコントローラ２０２を有することもある。ＬＥＤバックライトエリアアクティブコントローラ２０２は、ＬＥＤバックライト２５０の各ＬＥＤの輝度を元の映像データの内容に応じてリアルタイムに計算すると同時に、液晶パネル２３０のデータも元の映像データから再計算を行う。

ＴＶメインエンジン２００は、液晶パネルの各ドットの開口率、すなわち画面の各ピクセルの液晶データを液晶タイミングコントローラ２１０に対して出力する。さらに、ＴＶメインエンジン２００は、ＬＥＤバックライト２５０の各ＬＥＤの輝度データをＬＥＤ点灯タイミング制御回路１００に対して出力する。

液晶タイミングコントローラ２１０は、画面の各ピクセルの液晶データを様々に補正して、各種のタイミング信号と合わせて液晶ドライバ２２０に対して出力する。

液晶ドライバ２２０は、入力された液晶データと各種タイミング信号に応じて液晶パネル２３０を駆動する。また一方、ＬＥＤ点灯タイミング制御回路１００は、上述したようなバックライトスキャンに関する処理や、その他様々なＬＥＤの輝度データの補正を行って、ＬＥＤの輝度データと各種のタイミング信号をＬＥＤドライバ２４０に対して出力する。

図１６に従来のＬＥＤ点灯タイミング制御回路９００の概略図を示す。

ＬＥＤ点灯タイミング制御回路９００は、信号生成回路９１０とＬＥＤドライバタイミング制御回路９５０とを備える。

ＬＥＤ点灯タイミング制御回路９００は外部からクロック信号ＣＬＫを受け取る。

信号生成回路９１０とＬＥＤドライバタイミング制御回路９５０とは、ＬＥＤ点灯タイミング制御回路９００の外部から垂直同期信号ＶＳＹＮＣ＿Ｉを受け取る。

さらに、ＬＥＤドライバタイミング制御回路９５０は、ＬＥＤ点灯タイミング制御回路９００の外部から水平同期信号ＨＳＹＮＣ＿Ｉを受け取る。

信号生成回路９１０は、垂直同期信号ＶＳＹＮＣ＿Ｉに基づき、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成し、ＬＥＤ点灯タイミング制御回路９００の外部にあるＬＥＤドライバへ向け出力する。

ＬＥＤドライバタイミング制御回路９５０は、垂直同期信号ＶＳＹＮＣ＿Ｉと水平同期信号ＨＳＹＮＣ＿Ｉとに基づき、調光位相信号ＰＨＩを生成し、ＬＥＤ点灯タイミング制御回路９００の外部にあるＬＥＤドライバへ向け出力する。

ＬＥＤドライバは、入力されたＬＥＤの輝度データと各種タイミング信号に応じてＬＥＤバックライトを駆動する。

ＬＥＤドライバは、ＬＥＤバックライトの調光とバックライトスキャンを行うために、ＬＥＤの輝度データ以外に、少なくともＰＷＭ駆動クロック信号ＰＷＭＣＬＫと垂直同期信号ＶＳＹＮＣと調光位相信号ＰＨＩを必要とする。

ＬＥＤの輝度データと垂直同期信号ＶＳＹＮＣについては、ＴＶメインエンジンから受け取ることができる。

また、調光位相信号ＰＨＩは、外部から直接受け取ることはできないが、水平同期信号ＨＳＹＮＣを受け取ることはできるので、ＬＥＤ点灯タイミング制御回路９００の内部で水平同期信号ＨＳＹＮＣを間引くことによって調光位相信号ＰＨＩを作り出すことは可能である。

さらに、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫも、外部から直接受け取ることはできない。液晶パネルの駆動タイミングと、ＬＥＤバックライトの駆動タイミングを合わせるためには、基本的には垂直同期信号ＶＳＹＮＣのタイミング及び周期に応じてＬＥＤのオンとオフを切り替える必要がある。

このためには、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫは、ＬＥＤ点灯タイミング制御回路９００の内部で垂直同期信号ＶＳＹＮＣのパルス時間間隔をすることによって得るほかはない。

ＬＥＤ点灯タイミング制御回路９００は、入力された垂直同期信号を検出するために、垂直同期信号ＶＳＹＮＣを検出するのに十分な周波数をもつクロック信号を必要とする。

特開２００７−２４１２８６号公報（２００７年９月２０日公開） 特開２００６−８８５８８号公報（２００６年４月６日公開） 特開２０１０−１５３２２６号公報（２０１０年７月８日公開）

しかしながら、ＬＥＤ点灯タイミング制御回路９００が外部から受け取るクロック信号や垂直同期信号ＶＳＹＮＣ等は、予期しない変化を生じる場合がある。

これにより、ＬＥＤ点灯タイミング制御回路９００は、ＬＥＤドライバに安定してＰＷＭ駆動クロック信号ＰＷＭＣＬＫを供給することができない場合がある。

一般に、液晶表示装置における映像信号は、液晶パネルや周辺インタフェースからの不要輻射を低減するために、スペクトラム拡散による変調がなされた状態で伝送される。ＴＶメインエンジンが出力する垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣは、それらのパルス発生周期が意図的に変動させられる。

ＬＥＤ点灯タイミング制御回路９００は、垂直同期信号ＶＳＹＮＣを基にＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する必要がある。しかしながら、入力となる垂直同期信号ＶＳＹＮＣは、スペクトラム拡散により、ある瞬間に急激にそのパルス発生周期が変化する。また、二次元表示（通常の表示）と三次元表示（３Ｄ表示）の切替え時にも、垂直同期信号ＶＳＹＮＣの周期は急激に変化する。

垂直同期信号ＶＳＹＮＣの急激な変化と同じようにＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期をも変化させてしまうと、ＬＥＤのＰＷＭ方式による調光の方式自身の特性により、ＬＥＤの輝度もその瞬間に急激に変化してしまう。

これにより、液晶表示装置としての映像表示品位に悪影響を及ぼす。人間の見た目にはバックライトが一瞬点滅するように見える場合がある。

図１７を用いて、スペクトラム拡散によるＬＥＤの点灯への影響を説明する。図１７は図１４で示したバックライトスキャンに相当する。仮定として、液晶表示装置に表示される映像は静止画像であって、ＬＥＤバックライトの輝度は時間的に一定であることが求められているとする。

ある瞬間、垂直同期信号ＶＳＹＮＣの周期が急激に短くなって、それに伴ってＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期も短くなると、ＰＷＭ方式による調光におけるＬＥＤの輝度はＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数で規定されるので、その瞬間はＬＥＤの点灯期間が短くなり輝度が低くなってしまう。

図１７を用いて従来のＰＷＭ駆動クロック信号ＰＷＭＣＬＫの生成方法を説明する。

上述したように、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周波数は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの周波数を逓倍して得られる。すなわち、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期又は時間間隔は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期又は時間間隔を整数分割して得られる。

例えば、Ｎ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス発生時刻と、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス発生時刻の時間間隔をＴ_Ｎとすると、Ｔ_Ｎ＋１間に生成されるＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期は、時間間隔Ｔ_Ｎを整数分割することにより決定される。

そのため、図１８の例のように、第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期が急激に変化し、時間間隔Ｔ_Ｎ＋２が短くなった場合、Ｔ_Ｎ＋２間に生成されるＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期は時間間隔Ｔ_Ｎ＋１を整数分割して決定されたものであり、周期が長いため、Ｔ_Ｎ＋２間で本来生成されるべきパルス数が生成されるまでにＰＷＭ駆動クロック信号ＰＷＭＣＬＫの生成は中断され、少ないパルス数しか生成しないこととなる。

これにより、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数で規定されるＬＥＤバックライトの輝度は、Ｔ_Ｎ＋２間において、急激に低下する。

そして、Ｔ_Ｎ＋３間に生成されるＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期は時間間隔Ｔ_Ｎ＋２を整数分割して決定されるため、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期は短くなり、パルス数は増し、ＬＥＤバックライトの輝度は、Ｔ_Ｎ＋２間において、急激に上昇する。

このように、従来のＰＷＭ駆動クロック信号ＰＷＭＣＬＫ生成方法では、第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期が急激に変化すると、ＬＥＤバックライトの輝度が急激に変化することになり、フリッカを生じるため好ましくない。

また、垂直同期信号ＶＳＹＮＣの周期の変化が、上記スペクトラム拡散に由来する場合と二次元表示−三次元表示の切替えに由来する場合とがあり、単にスペクトラム拡散による垂直同期信号ＶＳＹＮＣの周期変化に対応するだけでは、二次元表示−三次元表示の切替えによってより大きな周期変化を生じた場合に、本来生成されるべきパルス数のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成するのに時間を要してしまう。

また、図１７に示すように、上記スペクトラム拡散により水平同期信号ＨＳＹＮＣもまた垂直同期信号ＶＳＹＮＣと同様にそのパルス発生周期が変化する。このため、調光位相信号ＰＨＩを、ＴＶメインエンジンから入力される水平同期信号ＨＳＹＮＣのパルス数を間引くことによって得ている場合、図１２のように垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの周期が急に短くなると、ＰＷＭ方式の点灯周期の開始時刻、終了時刻が時間的に前へ変移するために、点灯の制御方法いかんではＬＥＤの点灯が途中で打ち切られてしまう恐れがある。

反対に、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣの周期が急に長くなる場合には、ＰＷＭ方式の点灯周期の開始時刻、終了時刻が時間的に後へ遅れるために、ＬＥＤの点灯が間延びする恐れがある。

何れの場合もバックライトのフリッカ現象となって現れるという問題がある。

以上のように、ＬＥＤ点灯タイミング制御回路９００に入力される信号が急減に変化すると、ＬＥＤバックライトの輝度も変化し、フリッカが発生する。

引用文献２のＰＷＭ方式による発光ダイオード点灯制御装置では、発光ダイオードの輝度を補正するための補正メモリを備えているが、上記補正メモリは、垂直同期信号の急激な変化に対応することができるものではない。

また、引用文献３では、クロック信号の変化に対応した発光素子の制御回路について開示している。しかしながら、上述した垂直同期信号の急激な変化に対応することができるものではない。

本発明は、上記の課題に鑑みなされたものであって、その目的は、垂直同期信号ＶＳＹＮＣからＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する信号生成回路ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）であって、垂直同期信号ＶＳＹＮＣのパルス発生周期が急激に変化しても、その変化に対して徐々に追随してＰＷＭ駆動クロック信号ＰＷＭＣＬＫを変化させるような仕組みとすることによって、スペクトラム拡散に伴うＬＥＤの輝度の変化量を最小限に抑えることのできる信号生成回路を提供することを目的とする。

上記の課題を解決するために、本発明の信号生成回路は、
バックライトの点灯を制御するための信号を生成する信号生成回路であって、上記信号生成回路には、信号入力部、信号出力部及び信号処理部が設けられており、上記信号入力部には、上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号が入力されており、上記信号生成回路は、上記バックライトの点灯をパルス幅変調制御するための制御パルス信号を出力しており、上記信号処理部は、上記同期信号の周期を計ることが可能な計測パルス信号により、上記周期信号の周期の変化を観察し、上記信号処理部は、上記周期信号の周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする。

上記の構成により、液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号をもとにバックライトの点灯を制御する制御パルス信号を生成する信号生成回路において、上記周期信号の周期が変化したときに、変化の傾向に応じて制御パルス信号を変化させることができる。

上記周期信号の周期の変化量に直接応じることなく、上記周期信号の周期の変化傾向に追随し、上記制御パルス信号の周期を徐々に変化させることで、上記周期信号の周期の急激な変化が生じても、バックライトを安定して点灯させることができる。

これにより、急激な輝度変化によるフリッカの発生を抑えることができる。

また、本発明の信号生成回路は、
上記信号処理部は、上記周期信号の周期が長くなる変化に応じて、上記制御パルス信号の周期を長くなるように変化させ、上記信号処理部は、上記周期信号の周期が短くなる変化に応じて、上記制御パルス信号の周期を短くなるように変化させることを特徴とする。

上記の構成により、上記周期信号の周期が急激に長くなる変化をした場合に、上記変化に徐々に追随し、上記制御パルス信号の周期を徐々に長くすることで周期信号の周期の急激な変化が生じても、バックライトを所望の輝度で点灯させることができる。

また、周期信号の周期が急激に短くなる変化をした場合に、上記変化に徐々に追随し、上記制御パルス信号の周期を徐々に短くすることで周期信号の周期の急激な変化が生じても、バックライトを所望の輝度で点灯させることができる。

また、本発明の信号生成回路は、
上記周期信号のパルス発生時間間隔が、それに先立つ上記パルス発生時間間隔である基準パルス発生時間間隔よりも長くなった場合には、上記信号処理部は、上記基準パルス発生時間間隔に、正の数である第一補正値を加えた時間間隔を分割して上記制御パルス信号の周期を決定し、一方、上記周期信号のパルス発生時間間隔が、上記基準パルス発生時間間隔よりも短くなった場合には、上記信号処理部は、上記基準パルス発生時間間隔から正の数である第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする。

上記の構成により、上記周期信号の周期が急激に長くなり、そのパルス間隔が長くなった場合には、上記パルス間隔の変化量とは無関係に、補正値に準じて上記制御パルス信号の周期を長くする。

また、上記周期信号の周期が急激に短くなり、そのパルス発生時間間隔が短くなった場合には、上記パルス発生時間間隔の変化量とは無関係に、補正値に準じて上記制御パルス信号の周期を短くする。

これにより、上記周期信号の周期の急激な変化が生じても、制御パルス信号の周期を急激に変化させることにならない。

これにより、急激な輝度変化によるフリッカの発生を抑えることができる。

また、本発明の信号生成回路は、
上記第一補正値及び第二補正値の少なくとも何れか一方は、上記周期信号の周期の変化が生じたときからの経過時間に応じて減少する変数であることを特徴とする。

上記の構成により、上記周期信号の周期の変化が生じた直後は、補正値を比較的大きな値とすることで、制御パルス信号の周期を比較的大きく変化させ、上記周期信号の周期の変化が生じてから時間が経過したときは、補正値を比較的小さな値とすることで、制御パルス信号の周期を比較的小さく変化させることができる。

これにより、制御パルス信号の周期の補正に要する時間を短くし、かつ正確にすることができる。

また、本発明の信号生成回路は、
上記信号処理部は、上記基準パルス発生時間間隔とそれに続く上記パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定することを特徴とする。

上記の構成により、周期信号の周期が大きく変化した場合に、制御パルス信号の周期を変化させることで上記変化に追随することができる。

これにより、周期信号の周期の変化量が大きい場合に、より短時間で所望のバックライトの輝度を得ることができる。

また、本発明の信号生成回路は、
上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が、予め定められた基準変化量以上の場合には、上記信号処理部は、上記パルス発生時間間隔と上記基準パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定し、上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が上記基準変化量未満の場合には、上記信号処理部は、上記基準パルス発生時間間隔に、上記第一補正値を加え、又は上記第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする。

上記の構成により、周期信号の周期の変化量が大きい場合には、バックライトの輝度を短時間ですばやく変化させることで上記変化に追随することができる。さらに、周期信号の周期の変化量が小さい場合には、バックライトの輝度を徐々に所望の輝度に変化させ、フリッカの発生を抑制することができる。

また、本発明の信号生成回路は、
上記信号処理部は、上記制御パルス信号の出力が開始されてから、上記周期信号のパルスが２回入力されるまでの期間は、上記制御パルス信号の周期を予め定められた周期から変化させないことを特徴とする。

上記の構成により、信号処理部は、上記周期信号が２回入力されるまでは、予め定められた周期の制御パルス信号を出力することができる。

そのため、点灯開始直後においても、所望のバックライト輝度を得ることができる。

また、本発明の信号生成回路は、
上記信号入力部への上記周期信号の入力が停止した場合、上記信号処理部は、上記制御パルス信号の周期を変化させないことを特徴とする。

上記の構成により、上記周期信号の入力が何らかの理由で停止した場合であっても、上記信号処理部は、継続して上記制御パルス信号を出力することができる。

これにより、継続してバックライトを点灯させることができる。

また、本発明の信号生成回路は、
上記周期信号が、上記液晶表示素子の駆動に用いられる垂直同期信号である第一垂直同期信号であることを特徴とする。

上記の構成により、液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期で、バックライトの点灯をパルス幅変調制御するための上記制御パルス信号を、容易に出力することができる。

また、本発明の信号生成回路は、
上記信号処理部は、上記バックライトの垂直同期信号である第二垂直同期信号を生成し、
上記第二垂直同期信号は、上記制御パルス信号における、予め定められた数置きのパルスと、同じタイミングのパルスを有していることを特徴とする。

上記の構成により、周期信号に代えて第二垂直同期信号を出力することができる。

これにより、上記第二垂直同期信号によりＬＥＤの点灯のタイミングを制御することができる。

また、制御パルス信号と第二垂直同期信号とのパルスタイミングが整合しているので、フリッカの発生を抑制することができる。

また、本発明の信号生成回路は、
上記バックライトには光源がマトリクス状に配置されており、上記信号処理部は、上記光源の位置に応じて点灯開始時間を制御するための調光位相信号を生成することを特徴とする。

上記の構成により、複数の光源を備えるバックライトの点灯を制御する場合に、各光源の点灯開始時間を制御することができる。

これにより、上記信号生成回路とバックライトとを備えた表示装置において、画像表示とバックライト点灯とを関連付ることが容易になり、より高品位な表示が可能となる。

また、本発明の信号生成回路は、
上記の信号生成回路を備えるバックライト点灯タイミング制御回路であって、上記バックライト点灯タイミング制御回路には、信号抽出部が備えられており、上記信号抽出部には、上記バックライトの輝度データが入力されており、上記信号抽出部は、上記輝度データから上記周期信号を抽出し、抽出した上記周期信号を上記信号生成回路に入力することを特徴とする。

上記の構成により、バックライト点灯タイミング制御回路に、液晶表示素子の駆動に用いられる垂直同期信号を入力することなく、上記バックライトの輝度データから、上記垂直同期信号と同じ同期周期を有する信号を生成することができる。

また、本発明の信号生成回路は、
上記輝度データはシリアル形式の信号であり、上記信号抽出部は、上記シリアル形式の輝度データから、上記周期信号を抽出することを特徴とする。

上記の構成により、信号抽出部は、シリアル形式の輝度データから周期信号を容易に抽出することができる。

また、上記の課題を解決するために、本発明の信号生成方法は、
バックライトの点灯を制御するための制御パルス信号を生成する信号生成方法であって、上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号の周期の変化を観察し、上記周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする。

上記の構成により、液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号の周期が変化したときに、変化の傾向に応じて制御パルス信号を変化させることができる。

上記周期信号の周期の変化量に直接応じることなく、上記周期信号の周期の変化に追随し、上記制御パルス信号の周期を徐々に変化させることで、上記周期信号の周期の急激な変化が生じても、バックライトを安定して点灯させることができる。

これにより、急激な輝度変化によるフリッカの発生を抑えることができる。

本発明の信号生成回路は、以上のように、バックライトの点灯を制御するための信号を生成する信号生成回路であって、上記信号生成回路には、信号入力部、信号出力部及び信号処理部が設けられており、上記信号入力部には、上記バックライトによって照射される液晶表示素子の駆動に用いられる第一垂直同期信号が入力されており、上記信号生成回路は、上記バックライトの点灯をパルス幅変調制御するための制御パルス信号を出力しており、上記信号処理部は、上記第一垂直同期信号の周期を計ることが可能な計測パルス信号により、上記第一垂直同期信号の周期の変化を観察し、上記信号処理部は、上記第一垂直同期信号の周期の変化傾向に応じて、上記制御パルス信号の周期を変化させるものである。

それゆえ、垂直同期信号ＶＳＹＮＣのパルス発生周期が急激に変化しても、その変化に対して徐々に追随してＰＷＭ駆動クロック信号ＰＷＭＣＬＫを変化させるような仕組みとすることによって、スペクトラム拡散に伴うＬＥＤの輝度の変化量を最小限に抑えることができる。

本発明の実施の形態１のＬＥＤタイミング制御回路の構成のブロック図である。 本発明の実施の形態１のシリアルインターフェースの動作を示すタイミング図である。 本発明の実施の形態１のＤＰＬＬのブロック図である。 本発明の実施の形態１のＤＰＬＬの信号生成のタイミング図である。 本発明の実施の形態１のＤＰＬＬの信号生成のタイミング図である。 本発明の実施の形態１のＤＰＬＬの信号生成のタイミング図である。 本発明の実施の形態２のＤＰＬＬの信号生成のタイミング図の例である。 本発明の実施の形態３のＤＰＬＬの信号生成のタイミング図である。 本発明の実施の形態４のＤＰＬＬの信号生成のタイミング図である。 本発明の実施の形態４のＤＰＬＬの信号生成のタイミング図である。 本発明の実施の形態５のＤＰＬＬの信号生成のタイミング図である。 本発明の実施の形態６のＤＰＬＬのブロック図である。 従来のＰＷＭ方式によるＬＥＤの点灯制御の概略図である。 従来のバックライトスキャンのタイミング図である。 従来の液晶表示装置の一般的なシステム構成図である。 従来のＬＥＤ点灯タイミング制御回路の概略図である。 従来のバックライトスキャンのタイミング図である。 従来の信号生成回路の信号生成のタイミング図である。

以下、本発明の実施の形態について、詳細に説明する。

なお、以下の説明では、液晶表示装置の光源としてＬＥＤを用い、バックライト点灯タイミング制御回路としてＬＥＤ点灯タイミング制御回路を用いた例について説明する。

〔実施の形態１〕
本実施の形態について図１〜図７に基づいて説明すれば、以下の通りである。

なお、以下では、周期信号として、バックライトによって照射される液晶表示素子の駆動に用いられる第一垂直同期信号を入力信号とし、上記第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスが発生する間に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫを４０９６回だけ均等に出力するＬＥＤ点灯タイミング制御回路１００を例として説明する。

上記ＰＷＭ駆動クロックＰＷＭＣＬＫは、バックライトの点灯をパルス幅変調制御するための制御パルス信号である。

＜ＬＥＤ点灯タイミング制御回路１００＞
図１は、本実施の形態のＬＥＤ点灯タイミング制御回路１００の構成例を示すブロック図を示す。

ＬＥＤ点灯タイミング制御回路１００は、外部から、第一垂直同期信号ＶＳＹＮＣ＿Ｉと、計測パルス信号としてのクロック信号ＣＬＫと、シリアルインターフェース信号であるＳＰＩ＿ｎＣＳ、ＳＰＩ＿ＣＬＫ、及びＳＰＩ＿ＭＯＳＩとを受け取る。

ここで、クロック信号ＣＬＫは、上記第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスを検出し、上記パルスの発生時間間隔を測定するために十分な周波数をもつ信号であるものとする。

また、ＬＥＤ点灯タイミング制御回路１００は、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫと、ＬＥＤ輝度データとを、ＬＥＤドライバ２４０（１）、２４０（２）、・・・２４０（ｎ）へ向けて出力する。

ＬＥＤ点灯タイミング制御回路１００は、信号生成回路１１０（以下、ＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ））、シリアルインターフェース１６０、及びＬＥＤドライバタイミング制御回路１５０を備えている。

シリアルインターフェース１６０は、上記シリアルインターフェース信号を入力され、パラレル形式のパラレル形式のＬＥＤ輝度データを生成し、ＬＥＤドライバタイミング制御回路１５０へ向けて出力する。

ＤＰＬＬ１１０は、上記クロック信号ＣＬＫと上記第一垂直同期信号ＶＳＹＮＣ＿Ｉとを入力され、第二垂直同期信号ＶＳＹＮＣ＿Ｏ、調光位相信号ＰＨＩ、及びＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する。

ＤＰＬＬ１１０は、生成した上記第二垂直同期信号ＶＳＹＮＣ＿Ｏと上記調光位相信号ＰＨＩとを、ＬＥＤドライバタイミング制御回路１５０へ向けて出力する。

さらに、ＰＷＭ駆動クロック信号ＰＷＭ＿ＣＬＫを、ＬＥＤ点灯タイミング制御回路１００の外部にあるＬＥＤドライバ２４０へ向けて出力する。

ＬＥＤドライバタイミング制御回路１５０は、ＤＰＬＬ１１０から入力される上記第二垂直同期信号ＶＳＹＮＣ＿Ｏと上記調光位相信号ＰＨＩのタイミングに従って、シリアルインターフェース１６０から入力された上記パラレル形式のＬＥＤ輝度データをＬＥＤドライバ２４０（１），２４０（２），…，２４０（ｎ）へ設定する。

これにより、光源がマトリクス状に配置されたバックライトの点灯を制御し、上記光源の位置に応じて点灯開始時間を制御することができる。

ＬＥＤドライバ２４０は、上記ＰＷＭ駆動クロック信号ＰＷＭＣＬＫ、ＬＥＤ輝度データ、及びＰＷＭ駆動クロック信号ＰＷＭＣＬＫとに応じて、ＬＥＤを点灯させる。

＜シリアルインターフェース１６０＞
シリアルインターフェース１６０は、シリアル形式のシリアルインターフェース信号ＳＰＩ＿ｎＣＳ，ＳＰＩ＿ＣＬＫ，ＳＰＩ＿ＭＯＳＩを入力信号とし、上記シリアルインターフェース信号から変換されて得られるパラレル形式のＬＥＤ輝度データを出力信号とする。

図２は、シリアルインターフェース１６０の動作を示すタイミング図である。ＳＰＩ＿ｎＣＳはＬｏｗアクティブであり、ＳＰＩ＿ｎＣＳ＝Ｌｏｗのとき、ＳＰＩ＿ＣＬＫとＳＰＩ＿ＭＯＳＩが有効となる。

シリアルインターフェース１６０において、ＳＰＩ＿ｎＣＳ＝Ｌｏｗのとき、ＳＰＩ＿ＣＬＫの立ち上がりエッジ毎にＳＰＩ＿ＭＯＳＩのＨｉｇｈ又はＬｏｗレベルが１ビットのデータとして内部へ取り込まれる。１２ビット分のデータが取り込まれる度に１２ビットのパラレルデータへと変換される。

ＳＰＩ＿ｎＣＳ＝Ｌｏｗレベルになって最初に変換される１２ビットのパラレルデータはＨｅａｄｅｒワードであり、２組目以降の１２ビットパラレルデータがＬＥＤの輝度データワードを表す。

Ｈｅａｄｅｒワードは、それ以降に続く輝度データワードの属性を表すワードであり、属性とは表示装置画面におけるＬＥＤの位置情報（水平方向／垂直方向）やその他の判別情報を含む。

一続きのＳＰＩ＿ｎＣＳ＝Ｌｏｗ期間の一回分で得られる、Ｈｅａｄｅｒワードに引き続く一連の１２ビットのＬＥＤ輝度データは、表示装置のバックライトの水平方向一列分であっても良いし、ＬＥＤドライバ２４０（１），２４０（２），…，２４０（ｎ）のうちの一つのドライバへ設定する分であっても良いし、表示装置のバックライト一画面分（＝１フレーム）であっても良い。

＜ＬＥＤドライバタイミング制御回路１５０＞
ＬＥＤドライバタイミング制御回路１５０では、ＤＰＬＬ１１０から入力される垂直同期信号ＶＳＹＮＣ＿Ｏと調光位相信号ＰＨＩのタイミングに従って、シリアルインターフェース１６０側から入力されたＬＥＤ輝度データをＬＥＤドライバ２４０（１），２４０（２），…，２４０（ｎ）へ設定する。

結果として、ＬＥＤドライバタイミング制御回路１５０とＬＥＤドライバ２４０（１），２４０（２），…，２４０（ｎ）によってＬＥＤを点灯駆動させる様子は、例えば、図１４に示すようなタイミング図に従う。

図１４はバックライトスキャンのタイミング図の一例を示している。バックライトを構成する全てのＬＥＤは、垂直同期信号ＶＳＹＮＣの発生時間間隔をオンとオフの１周期として点灯する。

ただし、点灯周期の開始時刻を画面上のＬＥＤの垂直方向の位置によって意図的に変えている。画面最上段に位置するＬＥＤから順に点灯周期が開始し、最後に画面最下段に位置するＬＥＤの点灯周期が開始する、といった具合である。

図１４は点灯周期開始時刻を４パターンもつ例であり、画面垂直方向に調光位相を４分割している。点灯周期の開始時刻は、調光位相信号ＰＨＩによって制御される。垂直同期信号ＶＳＹＮＣ１回の発生につき、調光位相信号ＰＨＩを４回発生させ、各ＬＥＤは画面垂直方向の位置によって対応する調光位相信号ＰＨＩのパルスタイミングに従って点灯周期を開始する。

＜ＤＰＬＬ１１０＞
図３に、本実施の形態のＤＰＬＬ１１０のブロック図を示す。

ＤＰＬＬ１１０は、信号入力部を備えており、クロック信号ＣＬＫと第一垂直同期信号ＶＳＹＮＣ＿Ｉを入力信号とて入力される。

また、ＤＰＬＬ１１０は、以下に説明する信号処理部を備えており上記２つの入力信号に基づいて、ＰＷＭ駆動クロック信号ＰＷＭ＿ＣＬＫ、第二垂直同期信号ＶＳＹＮＣ＿Ｏ、及び調光位相信号ＰＨＩを生成する。

さらに、ＤＰＬＬ１１０は、信号出力部を備えており、上記ＰＷＭ駆動クロック信号ＰＷＭ＿ＣＬＫ、第二垂直同期信号ＶＳＹＮＣ＿Ｏ、及び調光位相信号ＰＨＩを出力する。

ＤＰＬＬ１１０は、信号処理部として、入力周期検出回路１１１、出力周期補正回路１１２、出力周期Ｂｕｆｆｅｒ１１３、出力信号生成回路１１４、及び比較判定回路１１５を備えている。

さらに、入力周期検出回路１１１は、入力周期カウンタ１１１−１を備えている。出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１を備えている。

入力周期検出回路１１１は、上記第一垂直同期信号ＶＳＹＮＣ＿Ｉを入力され、入力された第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスを検出する。

入力周期カウンタ１１１−１は、クロック信号ＣＬＫの立ち上がりエッジ毎に値を１ずつインクリメントし、また第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジを検出すると値を０へリセットする、という動作を繰り返す。

これにより、クロック信号ＣＬＫを基準として第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス間の時間間隔を測定し、観察することができる。

入力周期検出回路１１１は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値を、出力周期補正回路１１２へ向けて出力する。また、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスを検出したことを比較判定回路１１５へ伝達する。

出力周期補正回路１１２は、上記入力周期検出回路１１１によって検出された第一垂直同期信号ＶＳＹＮＣ＿Ｉの入力周期に応じて第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス出力周期を補正する。また、上記補正結果を、出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、上記出力周期補正回路１１２における補正結果、即ち第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルスを次回出力するまでの時間間隔の値を実際の出力状態へと反映するまでの間、保持する。また、上記補正結果を、出力信号生成回路１１４へ向けて出力する。

出力信号生成回路１１４は、出力周期Ｂｕｆｆｅｒ１１３に保持された値を参照して第二垂直同期信号ＶＳＹＮＣ＿Ｏ、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫ、及び調光位相信号ＰＨＩを出力する。

ＰＷＭＣＬＫカウンタ１１４−１は値０から始まって、値０のときに出力周期Ｂｕｆｆｅｒ１１３に保持されている第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルスの時間間隔の値を参照して、参照されたパルス時間間隔を４０９６で割った値ＤＩＶを算出する。

ここで、上記パルスの時間間隔は、クロック信号ＣＬＫを基準とし、クロック信号ＣＬＫのパルス数で表される。

ＤＰＬＬ１１０に入力されるクロック信号ＣＬＫのパルス数が、上記ＤＩＶにおいて生成されるべき回数ＣＬＫ_ＤＩＶに達する毎に、ＰＷＭＣＬＫカウンタ１１４−１は値１ずつインクリメントしていく。

上記ＣＬＫ_ＤＩＶが小数となる場合は、ＰＷＭＣＬＫカウンタ１１４−１の値を１ずつインクリメントしていくタイミングを、ＤＰＬＬ１１０に入力されるクロック信号ＣＬＫのパルス数がＣＬＫ_ＤＩＶの少数部分を切り捨てて整数とした値（ＣＬＫ’_ＤＩＶ）に達するタイミングと、（ＣＬＫ’_ＤＩＶ＋１）に達するタイミングとを均等に繰り返すことによって分配することとする。
出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の値がインクリメントされる毎に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

ＰＷＭＣＬＫカウンタ１１４−１がその最大値である４０９５まで達すると、次の値インクリメントの際に０へリセットされ、再度クロック信号ＣＬＫのパルスが入力される毎に値１ずつインクリメントしていく動作を繰り返す。

ＰＷＭＣＬＫカウンタ１１４−１が０から４０９５へ至るまでの間で、ある任意に設定した値に達したとき、第二垂直同期信号ＶＳＹＮＣ＿Ｏ及び調光位相信号ＰＨＩのパルスを発生する。

第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルスを出力するときのＰＷＭＣＬＫカウンタ１１４−１の値をＴＩＭ＿ＶＯとし、調光位相信号ＰＨＩのパルスを出力するときのＰＷＭＣＬＫカウンタ１１４−１の値をＴＩＭ＿ＰＨとする。

ＴＩＭ＿ＶＯの値については、０から（ＤＩＶ−１）の間におさまる範囲であれば他の条件によって特に制限されるものではない。

ＴＩＭ＿ＰＨは異なる複数個の値を持っても良い。ＴＩＭ＿ＰＨが異なるＮ個の値を持つ場合、ＴＩＭ＿ＰＨ［１］、ＴＩＭ＿ＰＨ［２］、 ．．．．．．ＴＩＭ＿ＰＨ［Ｎ］と番号を振ることとする。ＴＩＭ＿ＰＨの値については、０から（ＤＩＶ−１）の間におさまる範囲であれば本発明において特に制限されるものではない。

例えば、図４に示す例では、ＰＷＭＣＬＫカウンタ１１４−１が０のとき第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルスを、４００、８００などのとき調光位相信号ＰＨＩのパルスを出力している。

すなわち、ＰＷＭＣＬＫカウンタ１１４−１の値の変化において、予め定められた数置きに、第二垂直同期信号ＶＳＹＮＣ＿Ｏと、調光位相信号ＰＨＩのパルスとを出力する。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉを入力され、また、上記出力信号生成回路１１４から第二垂直同期信号ＶＳＹＮＣ＿Ｏと、ＰＷＭＣＬＫカウンタ１１４−１の値を入力される。

また、比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス入力時刻と第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス入力時刻との時間差を算出し、その比較結果を出力周期補正回路１１２へ与える。

＜タイミング信号の生成＞
本実施の形態のＤＰＬＬ１１０の動作例を、図５及び図６を用いて説明する。

以下の説明では例として、出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１が０となるタイミングで第二垂直同期信号ＶＳＹＮＣ＿Ｏを出力するものとする。

また、Ｎ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの発生時刻と、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの発生時刻の時間間隔をＴ_Ｎとし、Ｎ回目の第二垂直同期信号ＶＳＹＮＣ＿Ｏの発生時刻と、（Ｎ＋１）回目の第二垂直同期信号ＶＳＹＮＣ＿Ｏの発生時刻の時間間隔をｔ_Ｎとする。

また、Ｎは正の整数とする。

（第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス間隔が短くなった場合）
以下、図５に示すＤＰＬＬ１１０の動作例を用いて説明する。

初めに、入力周期検出回路１１１に第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力され、入力周期検出回路１１１は第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジを検出する。

入力周期検出回路１１１によりＮ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値をＴｖｓ［Ｎ］とする。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値を参照し、出力すべきＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数である４０９６と比較し、比較結果を生成する。

例えば、図５に示すように、Ｎ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが検出されたときのＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に満たない値である場合には、ＰＷＭＣＬＫカウンタ１１４−１が、０から４０９５へと１周するのが相対的に遅れている傾向にあるという比較結果となる。すなわち、第一垂直同期信号ＶＳＹＮＣ＿Ｉの（Ｎ−１）回目のパルス発生時刻とＮ回目のパルス発生時刻の間に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫを、４０９６回に満たないパルス数しか出力できていないと判断する。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングに対し、ＰＷＭＣＬＫカウンタ１１４−１のカウントが相対的に遅れている旨の上記比較結果を出力周期補正回路１１２に伝える。

出力周期補正回路１１２は、上記入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ］を参照し、Ｔｖｓ［Ｎ］から補正値αを減じた値（Ｔｖｓ［Ｎ］−α）を計算する。

出力周期補正回路１１２は、上記値（Ｔｖｓ［Ｎ］−α）を出力周期Ｂｕｆｆｅｒ１１３へ出力する。

ここで、補正値αは定数であり正の数である。

出力周期Ｂｕｆｆｅｒ１１３は、（Ｔｖｓ［Ｎ］−α）をラッチして保持する。

ＰＷＭＣＬＫカウンタ１１４−１は、Ｎ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出され、入力周期カウンタ１１１−１が０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値（Ｔｖｓ［Ｎ］−α）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、値１ずつインクリメントしていく。

出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の上記インクリメントに応じて、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

次に、入力周期検出回路１１１に（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力され、入力周期検出回路１１１は第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジを検出する。

入力周期検出回路１１１により（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値をＴｖｓ［Ｎ＋１］とする。

比較判定回路１１５は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値を参照し、出力すべきＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数である４０９６と比較し、比較結果を生成する。

図５に示す例では、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが検出されたときのＰＷＭＣＬＫカウンタ１１４−１の値は４０９５に満たない値である。この場合、ＰＷＭＣＬＫカウンタ１１４−１が１周するのが未だ相対的に遅れている傾向にあるという比較結果となる。すなわち、第一垂直同期信号ＶＳＹＮＣ＿ＩのＮ回目のパルス発生時刻と（Ｎ＋１）回目のパルス発生時刻の間に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫを、４０９６回に満たないパルス数しか出力できていないと判断する。

比較判定回路１１５は、ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングに対し、ＰＷＭＣＬＫカウンタ１１４−１のカウントが相対的に遅れている旨の上記比較結果を出力周期補正回路１１２に伝える。

出力周期補正回路１１２は、上記入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋１］を参照し、Ｔｖｓ［Ｎ＋１］から補正値αを減じた値（Ｔｖｓ［Ｎ＋１］−α）を計算する。

出力周期補正回路１１２は、上記値（Ｔｖｓ［Ｎ＋１］−α）を出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、（Ｔｖｓ［Ｎ＋１］−α）をラッチして保持する。

ＰＷＭＣＬＫカウンタ１１４−１は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出され、入力周期カウンタ１１１−１が０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値（Ｔｖｓ［Ｎ＋１］−α）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、値１ずつインクリメントしていく。

出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の上記インクリメントに応じて、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

入力周期検出回路１１１に、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力されて以降の動作は、上記と同様である。

図５に示すように、Ｎ回目の第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス発生タイミングは、Ｎ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングよりも遅れている。

ここで、出力周期Ｂｕｆｆｅｒ１１３が保持する値（（Ｔｖｓ［Ｎ］−α）は、入力周期検出回路１１１により実際に検出された値Ｔｖｓ［Ｎ］よりも小さい。

そのため、ＰＷＭＣＬＫカウンタ１１４−１の値が０のときから、４０９５までインクリメントされて再び０に戻るまでに要する時間、すなわちｔ１はＴ１よりもやや短い。

これにより、本実施の形態のＤＰＬＬ１１０において、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジタイミングと第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス発生タイミングは、徐々に近づくように補正される。

そのため、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期の急激な変化は抑制することで、ＬＥＤバックライトの輝度の急減な変化を抑制しつつ、ＬＥＤバックライトの輝度を補正することができる。

（第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス間隔が長くなった場合）
以下、図６に示すＤＰＬＬ１１０の動作例を用いて説明する。

初めに、入力周期検出回路１１１に第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力され、入力周期検出回路１１１は第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジを検出する。

入力周期検出回路１１１により（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値をＴｖｓ［Ｎ＋１］とする。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値を参照し、出力すべきＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数である４０９６と比較し、比較結果を生成する。

例えば、図６に示すように、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが検出されたときのＰＷＭＣＬＫカウンタ１１４−１の値は４０９５を超えて、０に戻った後の値である場合には、ＰＷＭＣＬＫカウンタ１１４−１が１周するのが相対的に進んでいる傾向にあるという比較結果となる。すなわち、第一垂直同期信号ＶＳＹＮＣ＿ＩのＮ回目のパルス発生時刻と（Ｎ＋１）回目のパルス発生時刻の間に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫを、４０９６回以上のパルス数を出力していると判断する。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングに対し、ＰＷＭＣＬＫカウンタ１１４−１のカウントが相対的に進んでいる旨の上記比較結果を出力周期補正回路１１２に伝える。

出力周期補正回路１１２は、上記入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋１］を参照し、Ｔｖｓ［Ｎ＋１］に補正値αを加えた値（Ｔｖｓ［Ｎ＋１］＋α）を計算する。

出力周期補正回路１１２は、上記値（Ｔｖｓ［Ｎ＋１］＋α）を出力周期Ｂｕｆｆｅｒ１１３へ出力する。

ここで、補正値αは定数であり正の数である。

出力周期Ｂｕｆｆｅｒ１１３は、（Ｔｖｓ［Ｎ＋１］＋α）をラッチして保持する。

ＰＷＭＣＬＫカウンタ１１４−１は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出され、入力周期カウンタ１１１−１が０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値（Ｔｖｓ［Ｎ＋１］−α）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、値１ずつインクリメントしていく。

出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の上記インクリメントに応じて、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

次に、入力周期検出回路１１１に（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力され、入力周期検出回路１１１は第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジを検出する。

入力周期検出回路１１１により（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値をＴｖｓ［Ｎ＋２］とする。

比較判定回路１１５は、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値を参照し、出力すべきＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数である４０９６と比較し、比較結果を生成する。

図６に示す例では、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが検出されたときのＰＷＭＣＬＫカウンタ１１４−１の値は４０９５を超えて、０に戻った後の値である。この場合、ＰＷＭＣＬＫカウンタ１１４−１が１周するのが未だ相対的に進んでいる傾向にあるという比較結果となる。すなわち、第一垂直同期信号ＶＳＹＮＣ＿Ｉの（Ｎ＋１）回目のパルス発生時刻と（Ｎ＋２）回目のパルス発生時刻の間に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫを、４０９６回以上のパルス数を出力していると判断する。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングに対し、ＰＷＭＣＬＫカウンタ１１４−１のカウントが相対的に遅れている旨の上記比較結果を出力周期補正回路１１２に伝える。

出力周期補正回路１１２は、上記入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋２］を参照し、Ｔｖｓ［Ｎ＋２］に補正値αを加えた値（Ｔｖｓ［Ｎ＋２］＋α）を計算する。

出力周期補正回路１１２は、上記値（Ｔｖｓ［Ｎ＋２］＋α）を出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、（Ｔｖｓ［Ｎ＋２］＋α）をラッチして保持する。

ＰＷＭＣＬＫカウンタ１１４−１は、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出され、入力周期カウンタ１１１−１が０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値（Ｔｖｓ［Ｎ＋２］＋α）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、値１ずつインクリメントしていく。

出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の上記インクリメントに応じて、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

入力周期検出回路１１１に、（Ｎ＋３）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力されて以降の動作は、上記と同様である。

図６に示すように、（Ｎ＋１）回目の第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス発生タイミングは、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングよりも遅れている。

ここで、出力周期Ｂｕｆｆｅｒ１１３が保持する値（（Ｔｖｓ［Ｎ＋１］＋α）は、入力周期検出回路１１１により実際に検出された値Ｔｖｓ［Ｎ＋１］よりも大きい。

そのため、ＰＷＭＣＬＫカウンタ１１４−１の値が０のときから、４０９５までインクリメントされて再び０に戻るまでに要する時間、すなわちｔ１はＴ１よりもやや長い。

これにより、本実施の形態のＤＰＬＬ１１０において、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジタイミングと第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス発生タイミングは、徐々に近づくように補正される。

そのため、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期の急激な変化は抑制することで、ＬＥＤバックライトの輝度の急減な変化を抑制しつつ、ＬＥＤバックライトの輝度を補正することができる。

なお、上記では、第一補正値と第二補正値として、同じ値αを用いた例について説明したが、第一補正値と第二補正値とは異なる値であってもよい。

以上のＰＷＭ駆動クロックＰＷＭＣＬＫの信号生成方法により、上記垂直同期信号ＶＳＹＮＣ＿Ｉの周期が変化したとき、すなわち、パルス発生時間間隔が、それに先立つ上記パルス発生時間間隔である基準パルス発生時間間隔と比較し変化がある場合には、その変化傾向に応じて制御パルス信号の周期が決定され、変化させることができる。

（ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの生成開始直後）
また、ＤＰＬＬ１１０がＰＷＭ駆動クロック信号ＰＷＭＣＬＫの信号生成を開始してから第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスが２回検出されるまでの期間は、予め定められた周期のＰＷＭ駆動クロック信号ＰＷＭＣＬＫ、調光位相信号ＰＨＩ、及び第二垂直同期信号ＶＳＹＮＣ＿Ｏを生成し、出力することができる。

上記予め定められた周期は、外部からの制御により如何なる値にも変更することができる。

（垂直同期信号ＶＳＹＮＣ＿Ｉが途切れた場合）
また、本発明のＤＰＬＬ１１０を用いたＬＥＤ点灯タイミング制御回路１００における別のケースでは、電源投入後しばらくの間、もしくは継続的に、第一垂直同期信号ＶＳＹＮＣ＿Ｉが全く入力されない場合が考えられる。第一垂直同期信号ＶＳＹＮＣ＿Ｉが全く入力されなくとも、液晶表示装置のＬＥＤバックライトを何かしらの輝度で点灯させなければならない場合がある。

このケースにおいて、好ましくは、電源投入後、第一垂直同期信号ＶＳＹＮＣ＿Ｉが２回入力されて、最初のパルス入力間隔が測定されるまでの間、出力周期Ｂｕｆｆｅｒ１１３にはある規定の出力周期（以下、ＴＶＳ＿ＤＥＦとする）を格納する。

出力信号生成回路１１４はＴＶＳ＿ＤＥＦを出力周期として、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫと、第二垂直同期信号ＶＳＹＮＣ＿Ｏと、調光位相信号ＰＨＩとを生成して出力し続ける。

ここで上記ＴＶＳ＿ＤＥＦの値は、本発明において特に制限されるものではない。

このあと、第一垂直同期信号ＶＳＹＮＣ＿Ｉが２回パルス入力されると、それ以降の出力周期Ｂｕｆｆｅｒ１１３の値の更新方法は上述の手法に従う。

また、本発明のＤＰＬＬ１１０を用いたＬＥＤ点灯タイミング制御回路１００における別のケースでは、電源投入後、第一垂直同期信号ＶＳＹＮＣ＿Ｉが２回以上は入力されたが、あるタイミング以降、全く入力されない場合が考えられる。第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力されなくとも、液晶表示装置のＬＥＤバックライトを何かしらの輝度で点灯させ続けなければならない場合がある。

このケースにおいて、好ましくは、第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力されない間は、上記出力周期Ｂｕｆｆｅｒ１１３に保持されている値を更新せず、そのまま値を保持し続ける。そうすることによって、上記出力信号生成回路１１４は上記出力周期Ｂｕｆｆｅｒ１１３に保持されている値を出力周期として、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫと、第二垂直同期信号ＶＳＹＮＣ＿Ｏと、調光位相信号ＰＨＩとを生成して出力し続ける。

このあと、第一垂直同期信号ＶＳＹＮＣ＿Ｉが１回パルス入力されると、それ以降の出力周期Ｂｕｆｆｅｒの更新方法は上述の手法に従う。

これにより、仮に第一垂直同期信号ＶＳＹＮＣ＿Ｉの入力が停止したとしても、出力信号生成回路１１４はＰＷＭ駆動クロック信号ＰＷＭＣＬＫと垂直同期信号ＶＳＹＮＣ＿Ｏと調光位相信号ＰＨＩとを出力し続けることができる。

（第一垂直同期信号ＶＳＹＮＣ＿Ｉと第二垂直同期信号ＶＳＹＮＣ＿Ｏに時間差を設ける場合）
また、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス入力タイミングと第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス出力タイミングに、敢えてある規定の時間差をつけた状態へ近づけたい場合が考えられる。

この場合は、上記比較判定回路１１５において、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスが入力された時点のＰＷＭＣＬＫカウンタ１１４−１の値と比較する値を、０から４０９５の範囲で任意に与えることによって実現ができる。この比較値を以下ＤＩＦと呼ぶ。

もし、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスが入力された時点のＰＷＭＣＬＫカウンタ１１４−１の値がＤＩＦよりやや小さい値であった場合は、出力周期補正回路１１２において、上記入力周期検出回路１１１から出力されている入力周期カウンタ１１１−１のカウント値から補正値αを差し引いた値を上記出力周期Ｂｕｆｆｅｒ１１３へラッチする。

一方、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスが入力された時点のＰＷＭＣＬＫカウンタ１１４−１の値がＤＩＦよりやや大きい値であった場合は、出力周期補正回路１１２において、上記入力周期検出回路１１１から出力されている入力周期カウンタ１１１−１のカウント値から補正値αを加えた値を出力周期Ｂｕｆｆｅｒ１１３へラッチする。

ここで上記ＤＩＦの値は、０から４０９５の間の値であれば、本発明において特に制限されるものではない。

〔実施の形態２〕
本実施の形態について図７に基づいて説明すれば、以下の通りである。

なお、説明の便宜上、上記実施の形態１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

実施の形態１では、補正値として定数αを用いたが、定数αに代えて定数β（＞α）を用いた場合のＤＰＬＬ１１０の動作について説明する。

なお、以下の説明において、Ｎ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの発生時刻と、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの発生時刻の時間間隔をＴ_１とする。

＜補正値α＞
図７は、実施の形態１において、補正値α又は補正値βを用いた場合のＰＷＭ駆動クロック信号ＰＷＭＣＬＫ等の信号生成のタイミング図である。なお、補正値以外は全て同条件とする。

図７に示すように、出力信号生成回路１１４は、Ｎ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出された時刻と、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出された時刻との時間間隔Ｔ_Ｎに、４０９１回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。言い換えると、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス発生タイミングが変動している。目標である４０９６回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数よりも少ないため、上述した実施の形態１の方法で補正値αにより補正する。

これにより、時間間隔Ｔ_Ｎ＋１には、４０９３回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。目標である４０９６回のパルス数よりも少ないため、さらに補正値αにより補正する。

これにより、時間間隔Ｔ_Ｎ＋２には、４０９５回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。

さらに補正し、時間間隔Ｔ_Ｎ＋３には、４０９７回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。このとき、目標である４０９６回よりも多い回数のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力しているため、補正する。

これにより、時間間隔Ｔ_Ｎ＋４には、４０９５回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。

以上のように、補正値αを用いた場合には、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数は、時間間隔Ｔ_Ｎ＋２に、目標である４０９６回に近い回数のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する。しかし、その後は、４０９７回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する期間と、４０９５回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する期間とを繰り返す。

＜補正値β＞
同様に、補正値βを用いた場合のＰＷＭ駆動クロック信号ＰＷＭＣＬＫ等の信号生成について説明する。

図７に示すように、時間間隔Ｔ_Ｎに、４０９１回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。目標である４０９６回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数よりも少ないため、補正値βにより補正する。

これにより、時間間隔Ｔ_Ｎ＋１には、４０９５回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。目標である４０９６回のパルス数よりも少ないため、さらに補正値βにより補正する。

これにより、時間間隔Ｔ_Ｎ＋２には、４０９９回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。このとき、目標である４０９６回よりも多い回数のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力しているため、補正する。

これにより、時間間隔Ｔ_Ｎ＋３には、４０９５回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを出力している。

以上のように、補正値βを用いた場合には、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数は、時間間隔Ｔ_Ｎ＋１に、目標である４０９６回に最も近い回数のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する。しかし、その後は、４０９９回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する時間と、４０９５回のＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する時間とを繰り返す。

補正値としてαとβを用いたときを比較すると、補正値が大きいときには、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス間隔が変化したときに、比較的早く、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数を目標値に近づけることができる。しかしながら、一旦ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数を目標値に近づけた後は、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数の振れ幅が大きくなり、ＬＥＤの輝度は安定しない。

これに対し、補正値が小さいときには、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス間隔が変化したときに、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数を目標値に近づけるのに時間を要する。しかしながら、一旦ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数を目標値に近づけた後は、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数の振れ幅が小さく、ＬＥＤの輝度は安定する。

このように、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫ補正が完了するまでの所要時間と、補正の正確さはトレードオフの関係となる。

＜タイミング信号の生成＞
本実施の形態のＤＰＬＬ１１０は、補正値をγ（変数）とすることで、上記所要時間と正確さの両方を向上させている。

補正値γとして、如何なるパラメータでも適用することができる。

例えば、補正値γは、上述の入力周期カウンタ１１１−１のカウント値の大きさによって相対的に変化させても良い。例えば、上述の入力周期カウンタ１１１−１のカウント値がＣｖｓとして、上記カウント値をＮビット算術右シフトした値（Ｃｖｓ＞＞Ｎ）を補正値としても良い。ここでＮの値は、Ｃｖｓのシフト後の値が０とならない限り、本発明において特に制限されるものではない。

また、例えば、補正値γを第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス間隔が変動してからの経過時間に応じた変数とすることができる。

すなわち、上記パルス変動が発生した直後には、補正の所要時間を重視し、γを大きな値とし、上記パルス変動が発生し一定の時間が経過した後には、補正の正確さを重視し、γを徐々に減少させ、小さな値とすることができる。

これにより、補正の所要時間と正確さの両方を向上させることができる。

また、スペクトラム拡散などに由来する第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期の比較的小さな変化に対しては、補正値を小さな値とし、二次元表示と三次元表示のモード変換等に由来する第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期の比較的大きな変化に対しては、補正値を大きな値とすることができ、第一垂直同期信号ＶＳＹＮＣ＿Ｉの変化量に応じてＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期を変化させることができる。

〔実施の形態３〕
本実施の形態について図８に基づいて説明すれば、以下の通りである。

なお、説明の便宜上、上記実施の形態１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

本発明のＤＰＬＬ１１０を用いたＬＥＤ点灯タイミング制御回路１００におけるあるケースでは、第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期の変化が、スペクトラム拡散による変調に伴うパルス発生周期の変化だけにとどまらず、システムの動作モード変更に伴う信号発生元の変化や、パルス発生周期のさらに大幅な変化が起こりうる。

このケースの場合、好ましくは、上述のように第一垂直同期信号ＶＳＹＮＣ＿Ｉと第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス周期や発生タイミングを徐々に近づけるのではなく、第一垂直同期信号ＶＳＹＮＣ＿Ｉが瞬間的に「非同期」になったと判定し、第一垂直同期信号ＶＳＹＮＣ＿Ｉと第二垂直同期信号ＶＳＹＮＣ＿Ｏとがより短時間で一致状態へ近づけられるのが良い。

したがって、上記タイミング信号生成回路においては、次の機能を有しても良い。

上記比較判定回路において、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスが入力された時点のＰＷＭカウンタの値がある閾値ＣＮＴ＿ＴＨ＿Ｐより大きく、かつ別の閾値ＣＮＴ＿ＴＨ＿Ｎより小さい場合、第一垂直同期信号ＶＳＹＮＣ＿Ｉと第二垂直同期信号ＶＳＹＮＣ＿Ｏとをより短時間で一致状態へ近づけるために、上記出力周期補正回路１１２において、上記入力周期検出回路１１１から出力されている入力周期カウンタ１１１−１のカウント値と、それまでに上記出力周期Ｂｕｆｆｅｒ１１３に保存されていた値との平均値を、出力周期Ｂｕｆｆｅｒ１１３へ上書きラッチする。

ここで、上記閾値ＣＮＴ＿ＴＨ＿ＰとＣＮＴ＿ＴＨ＿Ｎの値は、『０ ＜ ＣＮＴ＿ＴＨ＿Ｐ ＜ ＣＮＴ＿ＴＨ＿Ｎ ＜ ＤＩＶ』の関係を満たしていれば、本発明における他の条件によって制限されるものではない。

上記出力周期補正回路１１２において、上記の補正を何度か繰り返すことによって、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルスが入力された時点のＰＷＭＣＬＫカウンタ１１４−１の値は、ＣＮＴ＿ＴＨ＿Ｐ以下の値の範囲か、もしくはＣＮＴ＿ＴＨ＿Ｎ以上の値の範囲に収まるようになる。

以下、具体例を挙げて詳細に説明する。

＜タイミング信号の生成＞
図８示すように、入力周期検出回路１１１によりＮ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値をＴｖｓ［Ｎ］とする。

また、Ｎは正の整数とする。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値を参照し、出力すべきＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数である４０９６と比較し、比較結果を生成する。

図８に示す例では、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値は２０００である。

出力周期補正回路１１２は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋１］と、出力周期Ｂｕｆｆｅｒ１１３の値Ｔｖｓ［Ｎ］の値を参照する。

そして、出力周期補正回路１１２は、Ｔｖｓ［Ｎ＋１］とＴｖｓ［Ｎ］の平均値Ｔｂ［Ｎ＋１］＝（Ｔｖｓ［Ｎ］＋Ｔｖｓ［Ｎ＋１］）／２を計算する。

出力周期補正回路１１２は上記Ｔｂ［Ｎ＋１］の値を、出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、Ｔｂ［Ｎ＋１］をラッチして保持する。

また、出力信号生成回路１１４は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達していなくてもＰＷＭＣＬＫカウンタ１１４−１の値を強制的に０にリセットする。

出力信号生成回路１１４は、入力周期カウンタ１１１−１が強制的に０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持した上記値（Ｔｂ［Ｎ＋１］）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

また、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときも同様である。

図８に示すように、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値は３４１２である。

出力周期補正回路１１２は、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋２］と、出力周期Ｂｕｆｆｅｒ１１３の値Ｔｂ［Ｎ＋１］の値を参照する。

そして、出力周期補正回路１１２は、Ｔｖｓ［Ｎ＋２］とＴｂ［Ｎ＋１］の平均値Ｔｂ［Ｎ＋２］＝（Ｔｂ［Ｎ＋１］＋Ｔｖｓ［Ｎ＋２］）／２を計算する。

出力周期補正回路１１２は上記Ｔｂ［Ｎ＋２］の値を、出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、Ｔｂ［Ｎ＋２］をラッチして保持する。

また、出力信号生成回路１１４は、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達していなくてもＰＷＭＣＬＫカウンタ１１４−１の値を強制的に０にリセットする。

出力信号生成回路１１４は、入力周期カウンタ１１１−１が強制的に０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持した上記値（Ｔｂ［Ｎ＋２］）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

ここで、出力周期Ｂｕｆｆｅｒ１１３が保持する値（Ｔｂ［Ｎ＋２］）は、Ｔｂ［Ｎ＋１］とＴｖｓ［Ｎ＋２］の平均値であるので、Ｔｂ［Ｎ＋１］よりも、入力周期検出回路１１１により実際に検出された値Ｔｖｓ［Ｎ＋２］に近い。

これにより、本実施の形態のＤＰＬＬ１１０において、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジタイミングと第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス発生タイミングは、徐々に近づくように補正される。

そのため、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの周期の急激な変化は抑制され、ＬＥＤバックライトの輝度も急減に変化することはない。

また、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス発生周期が比較的大きく変化した場合に、補正完了までの時間を短くすることができる。

〔実施の形態４〕
本実施の形態について図９及び図１０に基づいて説明すれば、以下の通りである。

なお、説明の便宜上、上記実施の形態３にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

＜タイミング信号の生成＞
図９に示すように、入力周期検出回路１１１によりＮ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値をＴｖｓ［Ｎ］とする。

また、Ｎは正の整数とする。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値を参照し、出力すべきＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数である４０９６と比較し、比較結果を生成する。

図９に示すように、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値は３０００である。

出力周期補正回路１１２は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋１］と、出力周期Ｂｕｆｆｅｒ１１３の値Ｔｖｓ［Ｎ］の値を参照する。

そして、出力周期補正回路１１２は、Ｔｖｓ［Ｎ＋１］とＴｂ［Ｎ］の平均値Ｔｂ［Ｎ＋１］＝（Ｔｖｓ［Ｎ］＋Ｔｖｓ［Ｎ＋１］）／２を計算する。

出力周期補正回路１１２は上記Ｔｂ［Ｎ＋１］の値を、出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、Ｔｂ［Ｎ＋１］をラッチして保持する。

また、本実施の形態の出力信号生成回路１１４は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達していない場合に、ＰＷＭＣＬＫカウンタ１１４−１の値を強制的に０にリセットしない。

出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達するまで継続して値をインクリメントする。

ＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達し、次にインクリメントされ０になったときに、第二垂直同期信号ＶＳＹＮＣ＿Ｏを生成する。

出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達したときに、出力周期Ｂｕｆｆｅｒ１１３に保持されている値（Ｔｂ［Ｎ＋１］）を参照する。

すなわち、出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１が４０９５に達し、次のインクリメントにより０へリセットされて以降は、ＰＷＭＣＬＫカウンタ１１４−１が４０９５に達したときに出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値（Ｔｂ［Ｎ＋１］）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

図１０を用いて、より具体的な例を説明する。

図１０のタイミング図では、（Ｎ＋３）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが早いタイミングで検出されている。

しかし、このとき、ＰＷＭＣＬＫカウンタ１１４−１の値は強制的にリセットされず、出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達するまで継続して値をインクリメントする。

そして、出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１が０に達したとき、第二垂直同期信号ＶＳＹＮＣ＿Ｏを生成する。

図１０に示す例では、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス発生周期が変化した（Ｎ＋３）回目のパルスが入力されて以降、ＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達したときに出力周期Ｂｕｆｆｅｒ１１３に保持されている値は、Ｔｂ［Ｎ＋３］である。

そのため、ＰＷＭＣＬＫカウンタ１１４−１は、出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値Ｔｂ［Ｎ＋３］を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、値１ずつインクリメントしていく。

その後、次にＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達したときは、出力周期Ｂｕｆｆｅｒ１１３に保持されている値は、Ｔｂ［Ｎ＋５］である。

そのため、ＰＷＭＣＬＫカウンタ１１４−１は、出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値Ｔｂ［Ｎ＋５］を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、値１ずつインクリメントしていく。

これにより、第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルスの生成周期が如何に変動しても、Ｍ回目と（Ｍ＋１）回目の第二垂直同期信号ＶＳＹＮＣ＿Ｏの生成時刻間におけるＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数は必ず４０９６となる。ここで、Ｍは正の整数とする。

本実施の形態のＤＰＬＬ１１０は、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス発生時間間隔に生成するＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数を補正することにはこだわらない。

本実施の形態のＤＰＬＬ１１０は、第二垂直同期信号ＶＳＹＮＣ＿Ｏのパルス発生時間間隔に生成するＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数を補正することを優先し、第一垂直同期信号ＶＳＹＮＣ＿Ｉのパルス発生の時間間隔の変化によるＬＥＤバックライトの輝度変化を抑え、フリッカを発生させないことを優先する。

このため、第二垂直同期信号ＶＳＹＮＣ＿Ｏの生成周期に対して安定してＬＥＤを点灯することができる。

〔実施の形態５〕
本実施の形態について図１１に基づいて説明すれば、以下の通りである。

なお、説明の便宜上、上記実施の形態２にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

＜タイミング信号の生成＞
本実施の形態のＤＰＬＬ１１０は、実施の形態１で説明したＰＷＭ駆動クロック信号ＰＷＭＣＬＫの生成方法と、実施の形態３で説明したＰＷＭ駆動クロック信号ＰＷＭＣＬＫの生成方法の両方を組み合わせた方法によりＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する。

本実施の形態のＤＰＬＬ１１０は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期の変化量が、定められた基準変化量未満の場合は、前者の方法でＰＷＭ駆動クロックＰＷＭＣＬＫを生成し、上記変化量が上記基準変化量以上の場合は、後者の方法でＰＷＭ駆動クロックＰＷＭＣＬＫを生成する。

以下、より詳しく説明する。また、以下の説明では、Ｎは正の整数とする。

図１１に示すように、入力周期検出回路１１１によりＮ回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値をＴｖｓ［Ｎ］とする。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値を参照し、出力すべきＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数である４０９６と比較し、比較結果を生成する。

図１１に示すように、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値は２０００であり、４０９５もしくは０の何れからも大きくかけ離れた値である。

このとき、比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの同期がはずれたと判断する。

ここでいう「かけ離れた値」については、システムやアプリケーションによって、その適切な範囲を設定するものとするが、例えば本実施の形態の比較判定回路１１５では、２５６以上（４０９５−２５６）以下の範囲を「かけ離れた値」として定義することとする。

比較判定回路１１５は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの同期がはずれたという情報を出力周期補正回路１１２と出力信号生成回路１１４へ伝達する。

出力周期補正回路１１２は、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋１］と、出力周期Ｂｕｆｆｅｒ１１３の値Ｔｖｓ［Ｎ］の値を参照する。

そして、出力周期補正回路１１２は、Ｔｖｓ［Ｎ＋１］とＴｖｓ［Ｎ］の平均値Ｔｂ［Ｎ＋１］＝（Ｔｖｓ［Ｎ］＋Ｔｖｓ［Ｎ＋１］）／２を計算する。

出力周期補正回路１１２は上記Ｔｂ［Ｎ＋１］の値を、出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、Ｔｂ［Ｎ＋１］をラッチして保持する。

また、出力信号生成回路１１４は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの同期がはずれたという情報を受け、（Ｎ＋１）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達していなくてもＰＷＭＣＬＫカウンタ１１４−１の値を強制的に０にリセットする。

出力信号生成回路１１４は、入力周期カウンタ１１１−１が強制的に０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持した上記値（Ｔｂ［Ｎ＋１］）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

また、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときも同様である。

図１１に示すように、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値は３４１２であり、４０９５もしくは０の何れからも大きくかけ離れた値である。

出力周期補正回路１１２は、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出されたときの入力周期カウンタ１１１−１の値Ｔｖｓ［Ｎ＋２］と、出力周期Ｂｕｆｆｅｒ１１３の値Ｔｂ［Ｎ＋１］の値を参照する。

そして、出力周期補正回路１１２は、Ｔｖｓ［Ｎ＋２］とＴｖｓ［Ｎ＋１］の平均値Ｔｂ［Ｎ＋２］＝（Ｔｂ［Ｎ＋１］＋Ｔｖｓ［Ｎ＋２］）／２を計算する。

出力周期補正回路１１２は上記Ｔｂ［Ｎ＋２］の値を、出力周期Ｂｕｆｆｅｒ１１３へ出力する。

出力周期Ｂｕｆｆｅｒ１１３は、Ｔｂ［Ｎ＋２］をラッチして保持する。

また、出力信号生成回路１１４は、第一垂直同期信号ＶＳＹＮＣ＿Ｉの同期がはずれたという情報を受け、（Ｎ＋２）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値が４０９５に達していなくてもＰＷＭＣＬＫカウンタ１１４−１の値を強制的に０にリセットする。

上記の動作を繰り返すうちに、第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値は、「かけ離れた値」の範囲である４３５１（４０９５＋２５６）以上又は３８３９（４０９５−２５６）以下から外れ、０もしくは４０９５に近い値となる。

第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値が、上記「かけ離れた値」ではなくなった場合、上記実施の形態１で述べたように、ＤＰＬＬ１１０は、補正値αを用いてＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを生成する。

図１１に示すように、（Ｎ＋３）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立上りエッジのタイミングにおけるＰＷＭＣＬＫカウンタ１１４−１の値は４０９３であり、４０９５に近い数字である。

この場合、ＰＷＭＣＬＫカウンタ１１４−１は、（Ｎ＋３）回目の第一垂直同期信号ＶＳＹＮＣ＿Ｉの立ち上がりエッジが検出され、入力周期カウンタ１１１−１が０へリセットされて以降は、出力周期Ｂｕｆｆｅｒ１１３に保持されている上記値（Ｔｂ［Ｎ＋２］−α）を４０９６で割った値ＤＩＶ又は（ＤＩＶ＋１）に相当する回数のクロック信号ＣＬＫのパルスが入力される毎に、値１ずつインクリメントしていく。

出力信号生成回路１１４は、ＰＷＭＣＬＫカウンタ１１４−１の上記インクリメントに応じて、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルスを発生する。

以降は、実施の形態１で説明した方法でＰＷＭ駆動クロック信号ＰＷＭＣＬＫを生成する。

本実施の形態のＤＰＬＬ１１０によると、第一垂直同期信号ＶＳＹＮＣ＿Ｉの周期の変化量が大きく、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫのパルス数が予定されているパルス数から大きくかけ離れている場合には、パルス数の補正に要する所要時間を短くすることができる。

また、上記補正により、ＰＷＭ駆動クロック信号ＰＷＭＣＬＫの生成パルス数が、予定されるＰＷＭＣＬＫのパルス数に近づいた場合、より正確な補正ができるよう、補正方法を切り替えることができる。

〔実施の形態６〕
本実施の形態について図１２に基づいて説明すれば、以下の通りである。

なお、説明の便宜上、上記実施の形態１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

実施の形態１のＤＰＬＬ１１０は、第一垂直同期信号ＶＳＹＮＣ＿Ｉは、外部から直接入力されていたが、本実施の形態のＤＰＬＬ１１０は、ＬＥＤ点灯タイミング制御回路１００の外部から第一垂直同期信号ＶＳＹＮＣ＿Ｉを入力されない。

また、本実施の形態のＤＰＬＬ１１０は、実施の形態１のシリアルインターフェース１６０に代えて、シリアルインターフェース１７０を備えている。

これにより、第一垂直同期信号ＶＳＹＮＣ＿ＩがＬＥＤ点灯タイミング制御回路１００の外部から直接入力されない場合、シリアルインターフェース信号ＳＰＩ＿ｎＣＳ，ＳＰＩ＿ＣＬＫ，ＳＰＩ＿ＭＯＳＩがＬＥＤ点灯タイミング制御回路１００の外部から入力されるタイミングにおいて、ＬＥＤ輝度データを更新する周期が表示装置の垂直同期信号ＶＳＹＮＣの周期と一致していれば、シリアルインターフェース１６０への入力信号ＳＰＩ＿ｎＣＳ，ＳＰＩ＿ＣＬＫ，ＳＰＩ＿ＭＯＳＩから第一垂直同期信号ＶＳＹＮＣ＿Ｉに相当する信号を生成することが可能である。

＜シリアルインターフェース１７０＞
以下、シリアルインターフェース１７０について説明する。

実施の形態１でも説明したように、ＳＰＩ＿ｎＣＳ＝Ｌｏｗレベルになって最初に変換される１２ビットのパラレルデータがＨｅａｄｅｒワードである。

例えば、ＬＥＤ点灯タイミング制御回路１００へシリアルインターフェース信号ＳＰＩ＿ｎＣＳ，ＳＰＩ＿ＣＬＫ，ＳＰＩ＿ＭＯＳＩを入力する送信側（ＣＰＵなど）が、１フレームの先頭のＬＥＤの輝度データワードの直前のＨｅａｄｅｒワードに、１フレームの先頭であることを意味する特別の１２ビットを埋め込んでおく。

これにより、シリアルインターフェース１７０において、１２ビットのＨｅａｄｅｒワードへ変換したときに、それがフレームの先頭であることを解釈できると、同時に第一垂直同期信号ＶＳＹＮＣ＿Ｉと同じ同期周期のパルス信号を出力する。

ＬＥＤ点灯タイミング制御回路１００へシリアルインターフェース信号ＳＰＩ＿ｎＣＳ，ＳＰＩ＿ＣＬＫ，ＳＰＩ＿ＭＯＳＩを入力する送信側は、１フレームの先頭であることを意味する特別の１２ビットを、１フレームに１回だけ、垂直同期信号ＶＳＹＮＣのパルス発生時間と同じ周期で埋め込むので、シリアルインターフェース１７０が出力するパルス信号は、実施の形態１におけるＬＥＤ点灯タイミング制御回路１００へ入力される第一垂直同期信号ＶＳＹＮＣ＿Ｉとほぼ同じ周期のものとして得られる。

これにより、外部からＬＥＤ点灯タイミング制御回路１００へ第一垂直同期信号ＶＳＹＮＣ＿Ｉが入力されない場合に、これに代えてシリアルインターフェース１７０から出力される信号をＤＰＬＬ１１０へ入力し、ＤＰＬＬ１１０はＰＷＭ駆動クロック信号ＰＷＭＣＬＫ等を生成することができる。

このように、上記シリアルインターフェース１７０は、ＬＥＤ点灯タイミング制御回路１００の外部から入力される輝度データから、上記垂直同期信号ＶＳＹＮＣ＿Ｉと同じ同期周期の信号を抽出する信号抽出部として用いることができる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、液晶表示装置のバックライトを構成する発光素子の点灯制御をするためのタイミング信号を生成するＬＥＤ点灯タイミング制御システムに関する分野に好適に用いることができる。特にタイミング信号の源となる映像信号の垂直同期信号や水平同期信号がスペクトラム拡散変調が施されて、それらのパルス発生周期に故意的な揺らぎが含まれるような場合であっても、安定したバックライトの点灯を継続できる効果を有する。

１００ ＬＥＤ点灯タイミング制御回路
１１０ ＤＰＬＬ
１１０ 信号生成回路
１１１ 入力周期検出回路
１１１−１ 入力周期カウンタ
１１２ 出力周期補正回路
１１４ 出力信号生成回路
１１４−１ ＰＷＭＣＬＫカウンタ
１１５ 比較判定回路
１５０ ＬＥＤドライバタイミング制御回路
１６０ シリアルインターフェース
１７０ シリアルインターフェース
２００ ＴＶメインエンジン
２０２ ＬＥＤバックライトエリアアクティブコントローラ
２１０ 液晶タイミングコントローラ
２２０ 液晶ドライバ
２３０ 液晶パネル
２４０ ＬＥＤドライバ
２５０ ＬＥＤバックライト
９００ ＬＥＤ点灯タイミング制御回路
９１０ 信号生成回路
９５０ ＬＥＤドライバタイミング制御回路
１１３ 出力周期Ｂｕｆｆｅｒ
ＣＬＫ クロック信号
ＨＳＹＮＣ 水平同期信号
ＰＨＩ 調光位相信号
ＰＷＭＣＬＫ ＰＷＭ駆動クロック信号
Ｔ_Ｎ 時間間隔
ｔ_Ｎ 時間間隔
ＶＳＹＮＣ 垂直同期信号
ＶＳＹＮＣ＿Ｉ 第一垂直同期信号
ＶＳＹＮＣ＿Ｏ 第二垂直同期信号
α 補正値
β 補正値

Claims (14)

1. バックライトの点灯を制御するための信号を生成する信号生成回路であって、
   上記信号生成回路には、信号入力部、信号出力部及び信号処理部が設けられており、
   上記信号入力部には、上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号が入力されており、
   上記信号生成回路は、上記バックライトの点灯をパルス幅変調制御するための制御パルス信号を出力しており、
   上記信号処理部は、上記周期信号の周期を計ることが可能な計測パルス信号により、上記周期信号の周期の変化を観察し、
   上記信号処理部は、上記周期信号の周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする信号生成回路。
2. 上記信号処理部は、上記周期信号の周期が長くなる変化に応じて、上記制御パルス信号の周期を長くなるように変化させ、
   上記信号処理部は、上記周期信号の周期が短くなる変化に応じて、上記制御パルス信号の周期を短くなるように変化させることを特徴とする請求項１に記載の信号生成回路。
3. 上記周期信号のパルス発生時間間隔が、それに先立つ上記パルス発生時間間隔である基準パルス発生時間間隔よりも長くなった場合には、
   上記信号処理部は、上記基準パルス発生時間間隔に、正の数である第一補正値を加えた時間間隔を分割して上記制御パルス信号の周期を決定し、
   一方、上記周期信号のパルス発生時間間隔が、上記基準パルス発生時間間隔よりも短くなった場合には、
   上記信号処理部は、上記基準パルス発生時間間隔から正の数である第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする請求項１又は２に記載の信号生成回路。
4. 上記第一補正値及び第二補正値の少なくとも何れか一方は、上記周期信号の周期の変化が生じたときからの経過時間に応じて減少する変数であることを特徴とする請求項３に記載の信号生成回路。
5. 上記信号処理部は、上記基準パルス発生時間間隔とそれに続く上記パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定することを特徴とする請求項３に記載の信号生成回路。
6. 上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が、予め定められた基準変化量以上の場合には、
   上記信号処理部は、上記パルス発生時間間隔と上記基準パルス発生時間間隔との平均値を分割して上記制御パルス信号の周期を決定し、
   上記パルス発生時間間隔と、上記基準パルス発生時間間隔との差が上記基準変化量未満の場合には、
   上記信号処理部は、上記基準パルス発生時間間隔に、上記第一補正値を加え、又は上記第二補正値を減じた時間間隔を分割して上記制御パルス信号の周期を決定することを特徴とする請求項３に記載の信号生成回路。
7. 上記信号処理部は、上記制御パルス信号の出力が開始されてから、上記周期信号のパルスが２回入力されるまでの期間は、上記制御パルス信号の周期を予め定められた周期から変化させないことを特徴とする請求項１〜６の何れか１項に記載の信号生成回路。
8. 上記信号入力部への上記周期信号の入力が停止した場合、
   上記信号処理部は、上記制御パルス信号の周期を変化させないことを特徴とする請求項１から７の何れか１項に記載の信号生成回路。
9. 上記周期信号が、上記液晶表示素子の駆動に用いられる垂直同期信号である第一垂直同期信号であることを特徴とする請求項１から８の何れか１項に記載の信号生成回路。
10. 上記信号処理部は、上記バックライトの垂直同期信号である第二垂直同期信号を生成し、
    上記第二垂直同期信号は、上記制御パルス信号における、予め定められた数置きのパルスと、同じタイミングのパルスを有していることを特徴とする請求項１から９の何れか１項に記載の信号生成回路。
11. 上記バックライトには光源がマトリクス状に配置されており、
    上記信号処理部は、上記光源の位置に応じて点灯開始時間を制御するための調光位相信号を生成することを特徴とする請求項１から１０の何れか１項に記載の信号生成回路。
12. 請求項１〜１１の何れか１項に記載の信号生成回路を備えるバックライト点灯タイミング制御回路であって、
    上記バックライト点灯タイミング制御回路には、信号抽出部が備えられており、
    上記信号抽出部には、上記バックライトの輝度データが入力されており、
    上記信号抽出部は、上記輝度データから上記周期信号を抽出し、抽出した上記周期信号を上記信号生成回路に入力することを特徴とするバックライト点灯タイミング制御回路。
13. 上記輝度データはシリアル形式の信号であり、
    上記信号抽出部は、上記シリアル形式の輝度データから、上記周期信号を抽出することを特徴とする請求項１２記載のバックライト点灯タイミング制御回路。
14. バックライトの点灯を制御するための制御パルス信号を生成する信号生成方法であって、
    上記バックライトによって照射される液晶表示素子の駆動に用いられる垂直同期信号と同じ同期周期を有する周期信号の周期の変化を観察し、
    上記周期の変化傾向に応じて、上記制御パルス信号の周期を変化させることを特徴とする信号生成方法。

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