JP2013085193A - 回線切替装置 - Google Patents

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Abstract

【課題】複数のスイッチファブリックユニットを用いる構成において任意の回線切り替えを行う。
【解決手段】回線切替装置１００は、信号群が入力される入力ポート群in#1〜in#48と、第１の出力ポート群out#1〜out#24および第２の出力ポート群out#25〜out#48を含む出力ポート群と、第１のスイッチ１１５と、第２のスイッチ１１５と、を備える。第１のスイッチは、入力ポート群から入力された信号群のうち切替出力先が第１の出力ポート群に含まれる信号を、第１の出力ポート群のうち切替出力先となる出力ポートに出力する。第２のスイッチは、信号群のそれぞれの信号からの分岐信号群のうち切替出力先が第２の出力ポート群に含まれる信号を、第２の出力ポート群のうち切替出力先となる出力ポートに出力する。
【選択図】図１−１

Description

本発明は、回線切替装置に関する。
近年の伝送情報の増大に伴い、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥＴｗｏｒｋ）やＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）において伝送信号の高速化および大容量化が進んでいる。大容量化に対応するアーキテクチャとして、たとえば時分割処理や仮想スイッチなどが検討されている（たとえば、下記特許文献１参照。）。これらのアーキテクチャは、たとえばＭＳＰＰ（Ｍｕｌｔｉ Ｓｅｒｖｉｃｅ Ｐｒｏｖｉｓｉｏｎｉｎｇ Ｐｌａｔｆｏｒｍ）に適用される。
特開２００８−３０６４８２号公報
しかしながら、上述した従来技術では、回線切り替えを行うスイッチファブリックユニットを複数用いる構成において、各スイッチファブリックユニットの入出力が互いに独立しているために、任意の回線切り替えを行うことができないという問題がある。
本発明は、上述した従来技術による問題点を解消するため、複数のスイッチファブリックユニットを用いる構成において任意の回線切り替えを行うことができる回線切替装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明の一側面によれば、第１の入力ポート群および前記第１の入力ポート群と異なる第２の入力ポート群を含み、信号群が入力される入力ポート群と、特定の出力ポート群を含む出力ポート群と、前記第１の入力ポート群から入力された第１の信号群のそれぞれの信号を分岐する分岐部と、前記第２の入力ポート群から入力された第２の信号群と、前記分岐部によって分岐された前記第１の信号群からの分岐信号群と、の各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号を、前記特定の出力ポート群のうち切替出力先となる出力ポートに出力するスイッチと、を備える回線切替装置が提案される。
また、本発明の別の側面によれば、信号群が入力される入力ポート群と、第１の出力ポート群および前記第１の出力ポート群と異なる第２の出力ポート群を含む出力ポート群と、前記入力ポート群から入力された信号群のうち切替出力先が前記第１の出力ポート群に含まれる信号を、前記第１の出力ポート群のうち切替出力先となる出力ポートに出力する第１のスイッチと、前記信号群のそれぞれの信号からの分岐信号群のうち切替出力先が前記第２の出力ポート群に含まれる信号を、前記第２の出力ポート群のうち切替出力先となる出力ポートに出力する第２のスイッチと、を備える回線切替装置が提案される。
本発明の一側面によれば、複数のスイッチファブリックユニットを用いる構成において任意の回線切り替えを行うことができるという効果を奏する。
図１−１は、実施の形態にかかる回線切替装置の構成例を示す図である。 図１−２は、実施の形態にかかる回線切替装置の変形例１を示す図である。 図１−３は、実施の形態にかかる回線切替装置の変形例２を示す図である。 図２は、スイッチファブリックユニットの構成例を示す図である。 図３は、フレームコントロール部の構成例を示す図である。 図４は、ＷＯＲＫ判断部の構成例を示す図である。 図５は、時分割カウンタの構成例を示す図である。 図６−１は、ＷＯＲＫ１におけるクロスコネクトまでの処理のタイミングの一例を示す図である。 図６−２は、ＷＯＲＫ２におけるクロスコネクトまでの処理のタイミングの一例を示す図である。 図７−１は、ＷＯＲＫ１におけるクロスコネクトの後段の処理のタイミングの一例を示す図である。 図７−２は、ＷＯＲＫ２におけるクロスコネクトの後段の処理のタイミングの一例を示す図である。 図８は、フレームコントロール部の具体的な構成例を示す図である。 図９は、競合回避回路の構成例を示す図である。 図１０は、各信号のタイムチャートの一例を示す図である。 図１１は、スイッチ処理部による処理の一部の一例を示す図である。 図１２は、実施の形態にかかる回線切替装置の変形例３を示す図である。 図１３は、主信号処理部の変形例を示す図である。
以下に添付図面を参照して、本発明にかかる回線切替装置の実施の形態を詳細に説明する。
（実施の形態）
図１−１は、実施の形態にかかる回線切替装置の構成例を示す図である。図１−１に示す回線切替装置１００は、たとえばＯＴＮ／ＳＯＮＥＴなどにおける論理的な経路（パス）を切り替える装置である。以下の説明において、回線切替装置１００が適用される通信システムがＳＯＮＥＴである場合を例として挙げるが、回線切替装置１００が適用される通信システムはＯＴＮ（ＯＤＵ）などの他の通信システムであってもよい。
図１−１に示すように、回線切替装置１００は、切替装置１１０Ａと、切替装置１１０Ｂと、を備えている。切替装置１１０Ａ，１１０Ｂのそれぞれは、インターフェースユニット１１１と、分岐部１１２と、多重化部１１３と、多重分離部１１４と、スイッチファブリックユニット１１５と、を備えている。このように、回線切替装置１００は、複数のスイッチファブリックユニット１１５を備えている。
まず、切替装置１１０Ａの構成について説明する。切替装置１１０Ａのインターフェースユニット１１１は、ＯＴＮ／ＳＯＮＥＴなどの各種ネットワークを終端するユニットである。インターフェースユニット１１１は、それぞれ回線を収容する複数のインターフェース（ポート）を備えている。
具体的には、インターフェースユニット１１１は、入力ポートｉｎ＃１〜ｉｎ＃２４（第１の入力ポート群）および出力ポートｏｕｔ＃１〜ｏｕｔ＃２４（第１の出力ポート群）を有する。入力ポートｉｎ＃１〜ｉｎ＃２４には、ネットワーク側からの信号群（第１の信号群）が入力される。入力ポートｉｎ＃１〜ｉｎ＃２４は、入力された信号群を分岐部１１２へ出力する。出力ポートｏｕｔ＃１〜ｏｕｔ＃２４のそれぞれは、スイッチファブリックユニット１１５から出力された信号をネットワーク側に出力する。
また、インターフェースユニット１１１は、入力ポートｉｎ＃１〜ｉｎ＃２４へ入力された信号群から、伝送処理を行う主信号のアラーム情報およびコンカチ情報（コンカチネーション情報）を検出してもよい。インターフェースユニット１１１は、検出したアラーム情報およびコンカチ情報を、入力ポートｉｎ＃１〜ｉｎ＃２４から出力される信号群の各信号（主信号）のオーバーヘッドに格納する。アラーム情報は、たとえば伝送路の障害の発生などを示す警告情報である。コンカチ情報は、たとえば主信号の構造（コンカチネーション）を示す情報である。
分岐部１１２は、入力ポートｉｎ＃１〜ｉｎ＃２４から出力された信号群をスイッチファブリックユニット１１５へ出力する。また、分岐部１１２は、入力ポートｉｎ＃１〜ｉｎ＃２４から出力された信号群のそれぞれの信号を分岐し、入力ポートｉｎ＃１〜ｉｎ＃２４から出力された信号群からの分岐信号群を多重化部１１３へ出力する。
多重化部１１３は、分岐部１１２から出力された分岐信号群を多重化して切替装置１１０Ｂへ出力する。たとえば、多重化部１１３は、分岐部１１２から出力された分岐信号群をそれぞれ光信号に変換する。そして、多重化部１１３は、変換した各光信号を波長多重して切替装置１１０Ｂへ出力する。多重化部１１３から切替装置１１０Ｂへの波長多重光の出力は、たとえば光ファイバによって行うことができる。これにより、切替装置１１０Ａのインターフェースユニット１１１へ入力された信号群を、切替装置１１０Ａのスイッチファブリックユニット１１５だけでなく切替装置１１０Ｂへも出力することができる。
多重分離部１１４は、切替装置１１０Ｂから多重化して出力された分岐信号群を多重分離してスイッチファブリックユニット１１５へ入力する。たとえば、多重分離部１１４は、切替装置１１０Ｂから出力された波長多重光を波長多重分離し、波長多重分離した各光信号を電気信号に変換してスイッチファブリックユニット１１５へ入力する。これにより、切替装置１１０Ｂのインターフェースユニット１１１へ入力された信号群を、切替装置１１０Ｂのスイッチファブリックユニット１１５だけでなく切替装置１１０Ａへも入力することができる。
切替装置１１０Ａのスイッチファブリックユニット１１５には、分岐部１１２から出力された信号群と、多重分離部１１４から出力された分岐信号群と、の各信号群が入力される。スイッチファブリックユニット１１５は、入力された信号群のうち切替出力先が出力ポートｏｕｔ＃１〜ｏｕｔ＃２４に含まれる信号を、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４のうち切替出力先となる出力ポートに出力する第１のスイッチである。
具体的には、スイッチファブリックユニット１１５は、主信号処理部１１６と、回線設定生成部１１９と、を備えている。主信号処理部１１６は、セレクタ１１７（ＳＥＬ）と、スイッチ１１８（ＳＷ）と、を備えている。
セレクタ１１７には、分岐部１１２から出力された信号群と、多重分離部１１４から出力された分岐信号群と、の各信号群が入力される。セレクタ１１７は、入力された信号群に基づく情報を回線設定生成部１１９へ出力する。たとえば、セレクタ１１７は、入力された信号群の各信号のオーバーヘッドに格納されたアラーム情報およびコンカチ情報を回線設定生成部１１９へ出力する。
また、セレクタ１１７は、回線設定生成部１１９から出力される回線設定情報にしたがって、入力された信号群のうち切替出力先が出力ポートｏｕｔ＃１〜ｏｕｔ＃２４に含まれる信号を選択してスイッチ１１８へ出力する。たとえば、セレクタ１１７は、４８入力２４出力のセレクタである。
スイッチ１１８は、回線設定生成部１１９から出力される回線設定情報にしたがって、セレクタ１１７から出力された信号を、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４のうち切替出力先となる出力ポートに出力する切替スイッチである。たとえば、スイッチ１１８は、２４入力２４出力の切替スイッチである。
つぎに、切替装置１１０Ｂの構成について説明する。切替装置１１０Ｂの構成は、たとえば切替装置１１０Ａの構成と同様である。ただし、切替装置１１０Ｂのインターフェースユニット１１１は、入力ポートｉｎ＃２５〜ｉｎ＃４８（第２の入力ポート群）および出力ポートｏｕｔ＃２５〜ｏｕｔ＃４８（第２の出力ポート群、特定の出力ポート群）を有する。
入力ポートｉｎ＃２５〜ｉｎ＃４８には、ネットワーク側からの信号群（第２の信号群）が入力される。入力ポートｉｎ＃２５〜ｉｎ＃４８は、入力された信号群を分岐部１１２へ出力する。出力ポートｏｕｔ＃２５〜ｏｕｔ＃４８のそれぞれは、スイッチファブリックユニット１１５から出力された信号をネットワーク側に出力する。
また、切替装置１１０Ｂの多重化部１１３は、分岐部１１２から出力された分岐信号群を多重化して切替装置１１０Ａへ出力する。切替装置１１０Ｂの多重分離部１１４は、切替装置１１０Ａから多重化して出力された分岐信号群を多重分離してスイッチファブリックユニット１１５へ入力する。また、切替装置１１０Ｂのスイッチファブリックユニット１１５は、入力された信号群のうち切替出力先が出力ポートｏｕｔ＃２５〜ｏｕｔ＃４８に含まれる信号を、切替出力先となる出力ポートに出力する第２のスイッチである。
これにより、入力ポートｉｎ＃１〜ｉｎ＃２４へ入力された信号を、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４だけでなく、出力ポートｏｕｔ＃２５〜ｏｕｔ＃４８からも出力することができる。また、入力ポートｉｎ＃２５〜ｉｎ＃４８へ入力された信号を、出力ポートｏｕｔ＃２５〜ｏｕｔ＃４８だけでなく、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４からも出力することができる。
このように、回線切替装置１００は、複数のスイッチファブリックユニット１１５のそれぞれに全ての入力信号を入力する。そして、複数のスイッチファブリックユニット１１５は、全ての入力信号のうち自身に接続された出力ポートに対応する信号のみを選択して切替出力する。これにより、複数のスイッチファブリックユニット１１５を用いる回線切替装置においても任意の回線切り替えを行うことが可能になる。
また、回線切替装置１００は、切替装置１１０Ａおよび切替装置１１０Ｂのそれぞれにスイッチファブリックユニット１１５を着脱可能なマルチシェルフ構造となっていてもよい。たとえば、切替装置１１０Ａおよび切替装置１１０Ｂのそれぞれにおいて、分岐部１１２および多重分離部１１４に対してスイッチファブリックユニット１１５を着脱可能にするコネクタが設けられていてもよい。分岐部１１２および多重分離部１１４と、スイッチファブリックユニット１１５と、の間はたとえばバックボード配線（ＢＷＢ：Ｂａｃｋ Ｗｉｒｉｎｇ Ｂｏａｒｄ）によって接続することができる。
また、切替装置１１０Ａへ入力された信号群からの分岐信号群を切替装置１１０Ｂへ出力するための構成として、分岐信号群を光信号に変換して波長多重を用いる構成について説明したが、このような構成に限らない。たとえば切替装置１１０Ａへ入力された信号群からの分岐信号群を電気信号のまま切替装置１１０Ｂへ出力してもよい。この場合は、多重化部１１３を省いた構成としてもよい。切替装置１１０Ｂへ入力された信号群からの分岐信号群を切替装置１１０Ａへ出力するための構成についても同様である。
図１−２は、実施の形態にかかる回線切替装置の変形例１を示す図である。図１−２において、図１−１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１−２に示すように、切替装置１１０Ａは、切替装置１１０Ａのスイッチファブリックユニット１１５（たとえば図１−１参照）を省いた状態で用いることもできる。
図１−２に示す構成においても、入力ポートｉｎ＃１〜ｉｎ＃２４へ入力された信号を、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４だけでなく、出力ポートｏｕｔ＃２５〜ｏｕｔ＃４８からも出力することができる。
また、図１−２に示す構成において、切替装置１１０Ａにスイッチファブリックユニット１１５を増設することで、入力ポートｉｎ＃２５〜ｉｎ＃４８も利用可能になる。このため、入力ポートｉｎ＃２５〜ｉｎ＃４８へ入力された信号を、出力ポートｏｕｔ＃２５〜ｏｕｔ＃４８だけでなく、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４からも出力することができる。また、スイッチファブリックユニット１１５を取り付けたり取り外したりすることで、出力ポートの増減を容易に行うことができる。
このように、実施の形態にかかる回線切替装置１００によれば、複数のスイッチファブリックユニット１１５を使用可能な回線切替装置においても任意の回線切り替えを行うことが可能になる。
図１−３は、実施の形態にかかる回線切替装置の変形例２を示す図である。図１−３において、図１−１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１−３に示すように、回線切替装置１００は、図１−１に示した構成に加えて同期ユニット１３０を備えていてもよい。同期ユニット１３０は、周期的なタイミングを示すタイミングパルスを、切替装置１１０Ａおよび切替装置１１０Ｂのそれぞれのインターフェースユニット１１１およびスイッチファブリックユニット１１５へ出力する。
切替装置１１０Ａおよび切替装置１１０Ｂのインターフェースユニット１１１は、同期ユニット１３０から出力されるタイミングパルスに同期して各チャネルの伝送処理を行う。切替装置１１０Ａおよび切替装置１１０Ｂのスイッチファブリックユニット１１５は、同期ユニット１３０から出力されるタイミングパルスに同期して回線設定処理を行う。
これにより、切替装置１１０Ａおよび切替装置１１０Ｂのスイッチファブリックユニット１１５のそれぞれの回線設定処理を同期させることができる。また、切替装置１１０Ａおよび切替装置１１０Ｂのスイッチファブリックユニット１１５の回線設定処理と、切替装置１１０Ａおよび切替装置１１０Ｂのインターフェースユニット１１１の伝送処理と、を同期させることができる。以下、主に図１−３に示した回線切替装置１００について説明する。
図２は、スイッチファブリックユニットの構成例を示す図である。図２において、図１−１と同様の構成については同一の符号を付して説明を省略する。切替装置１１０Ａおよび切替装置１１０Ｂのスイッチファブリックユニット１１５は、回線設定情報をスイッチしてプロテクションスイッチを実現する構成を持つ方式のスイッチファブリックユニットである。
主信号処理部１１６は、クロスコネクト機能を有するＴＳＩ（Ｔｉｍｅ Ｓｌｏｔ Ｉｎｔｅｒｃｈａｎｇｅ）である。主信号処理部１１６には、分岐部１１２および多重分離部１１４からの主信号が入力される。主信号処理部１１６は、入力された主信号を、回線設定生成部１１９から出力される回線設定情報に基づいてタイムスロットを入れ替えてインターフェースユニット１１１へ出力することで回線設定を行う。
上記のように、インターフェースユニット１１１から出力される主信号のオーバーヘッドには、インターフェースユニット１１１において検出されたアラーム情報およびコンカチ情報が格納されている。主信号処理部１１６は、インターフェースユニット１１１からの主信号のオーバーヘッドに格納されているアラーム情報およびコンカチ情報を抽出し、抽出したアラーム情報およびコンカチ情報を回線設定生成部１１９へ出力する。
回線設定生成部１１９は、主信号処理部１１６における回線設定を制御する回線設定情報（インターフェースの選択結果）を生成する。また、回線設定生成部１１９は、生成した回線設定情報をメモリに書き込む書込部と、メモリに書きこんだ回線設定情報を読み出す読出部と、の機能を有する。具体的には、回線設定生成部１１９は、フレームコントロール部２２１と、主信号処理インターフェース２２２と、スイッチ処理部２２３と、スイッチコントロール部２２４と、競合回避回路２２５と、を備えている。
フレームコントロール部２２１には、同期ユニット１３０（たとえば図１−３参照）からのタイミングパルスが入力される。フレームコントロール部２２１は、入力されるタイミングパルスに同期して、回線設定生成部１１９において時分割処理すべき主信号のフレームを示すフレームナンバを生成する（たとえば図３参照）。そして、フレームコントロール部２２１は、生成したフレームナンバを、主信号処理インターフェース２２２、スイッチ処理部２２３およびスイッチコントロール部２２４へ出力する。
主信号処理インターフェース２２２は、主信号処理部１１６から出力されたアラーム情報およびコンカチ情報を、フレームコントロール部２２１から出力されるフレームナンバに同期してスイッチ処理部２２３へ出力する。また、主信号処理インターフェース２２２は、競合回避回路２２５から出力された回線設定情報を、フレームコントロール部２２１から出力されるフレームナンバに同期して主信号処理部１１６へ出力する。
スイッチ処理部２２３は、主信号処理インターフェース２２２から出力されたアラーム情報およびコンカチ情報を、フレームコントロール部２２１から出力されるフレームナンバに同期してスイッチコントロール部２２４へ出力する。また、スイッチ処理部２２３は、保守装置などの外部装置からの設定情報およびスイッチコントロール部２２４からの回線切替情報に基づいて回線設定情報を生成し、生成した回線設定情報を競合回避回路２２５へ出力する。
スイッチコントロール部２２４は、ＢＬＳＲ（Ｂｉ−ｄｉｒｅｃｔｉｏｎａｌ Ｌｉｎｅ Ｓｗｉｔｃｈｅｄ Ｒｉｎｇ）、クロスコネクト、サービスセレクタ（ＳＳ：Ｓｅｒｖｉｃｅ Ｓｅｌｅｃｔｏｒ）などのネットワークアプリケーション用の制御部である。スイッチコントロール部２２４は、フレームコントロール部２２１から出力されるフレームナンバに同期して、スイッチ処理部２２３から出力されたアラーム情報およびコンカチ情報に基づいてネットワークアプリケーション用の回線切替の決定を行う。そして、スイッチコントロール部２２４は、回線切替の決定結果を示す回線切替情報をスイッチ処理部２２３へ出力する。
競合回避回路２２５は、スイッチ処理部２２３から出力された回線設定情報を主信号処理インターフェース２２２へ出力する。また、競合回避回路２２５は、回線設定情報のメモリ競合（たとえばメモリに対する書き込み処理と読み出し処理の競合）を回避するように回線設定情報を主信号処理インターフェース２２２へ出力する（たとえば図９参照）。
主信号処理部１１６および回線設定生成部１１９は、たとえばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの電子回路によって実現することができる。
図３は、フレームコントロール部の構成例を示す図である。図２に示したフレームコントロール部２２１は、たとえば、図３に示すように、ＷＯＲＫ判断部３０１と、８Ｋフレームカウンタ３０２と、時分割カウンタ３０３と、を備えている。
ＷＯＲＫ判断部３０１は、自ユニット（自身が属するスイッチファブリックユニット）がＷＯＲＫ１／２のいずれであるかを判断する。たとえば、ＷＯＲＫ判断部３０１は、外部端子からの入力情報やＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）からの設定によって自ユニットがＷＯＲＫ１／２のいずれであるかを判断する（たとえば図４参照）。ＷＯＲＫ判断部３０１は、判断結果を時分割カウンタ３０３へ出力する。
８Ｋフレームカウンタ３０２には、同期ユニットから出力されたタイミングパルスが入力される。８Ｋフレームカウンタ３０２は、入力されるタイミングパルスのパルスをカウントすることで８Ｋのフレームのタイミングを取得し、取得したタイミングを示す８Ｋフレームタイミングパルスを時分割カウンタ３０３へ出力する。
時分割カウンタ３０３は、８Ｋフレームカウンタ３０２から出力される８Ｋフレームタイミングパルスが示すタイミングごとに、自ユニットで処理すべきフレームの番号を示すフレームナンバ（たとえば＃０〜＃５）を出力する。また、時分割カウンタ３０３は、ＷＯＲＫ判断部３０１から出力される判断結果に基づいて、自ユニットがＷＯＲＫ１である場合と、自ユニットがＷＯＲＫ２である場合と、で出力するフレーム番号のタイミングが異なるようにする。
たとえば、時分割カウンタ３０３は、自ユニットがＷＯＲＫ１である場合は、フレームナンバを＃０→＃３→＃１→＃４→＃２→＃５の順に出力する。また、時分割カウンタ３０３は、自ユニットがＷＯＲＫ２である場合は、フレームナンバを＃３→＃０→＃４→＃１→＃５→＃２の順に出力する。
これにより、ＷＯＲＫ１のスイッチユニットと、ＷＯＲＫ２のスイッチユニットと、の場合で時分割処理のタイミングが異なるため、時分割のシリアル処理で発生するメモリ競合を回避することができる。これにより、スイッチファブリックユニットを複数設けて回線設定処理を分散させ、回線切替装置１００を大容量化することが容易になる。
図４は、ＷＯＲＫ判断部の構成例を示す図である。図３に示したＷＯＲＫ判断部３０１は、たとえば、図４に示すように、入力部４１１〜４１３を備えている。入力部４１１には、スイッチファブリックユニット１１５の外部端子からの設定信号として「０」または「１」が入力される。入力部４１１へ入力される設定信号が「０」である場合は、自ユニットがＷＯＲＫ１として動作すべきことを示している。入力部４１１へ入力される設定信号が「１」である場合は、自ユニットがＷＯＲＫ２として動作すべきことを示している。
入力部４１２には、回線切替装置１００のＣＰＵからの設定情報が入力される。入力部４１２へ入力される設定情報が「０」である場合は、自ユニットがＷＯＲＫ１として動作すべきことを示している。入力部４１２へ入力される設定情報が「１」である場合は、自ユニットがＷＯＲＫ２として動作すべきことを示している。
入力部４１３には、外部端子やＣＰＵなどからの切替信号が入力される。入力部４１３へ入力される切替信号が「０」である場合は、入力部４１１へ入力される設定信号に基づいて自ユニットのＷＯＲＫ１／２を判断すべきことを示している。入力部４１３へ入力される切替信号が「１」である場合は、入力部４１２へ入力される設定信号に基づいて自ユニットのＷＯＲＫ１／２を判断すべきことを示している。
したがって、入力部４１１〜４１３への入力に対するＷＯＲＫ判断部３０１の出力は、真理値表４２０のようになる。真理値表４２０において、判断結果の「０」は、自ユニットがＷＯＲＫ１として動作すべきことを示している。判断結果の「１」は、自ユニットがＷＯＲＫ２として動作すべきことを示している。たとえば、入力部４１１に設定情報「０」が入力され、入力部４１３に切替信号「０」が入力された場合は、ＷＯＲＫ判断部３０１は、自ユニットがＷＯＲＫ１として動作すべきことを示す判断結果「０」を出力する。
このように、ＷＯＲＫ判断部３０１は、自ユニットがＷＯＲＫ１／２のどちらであるかを示す識別フラグを有する。たとえば、切替装置１１０Ａのスイッチファブリックユニット１１５はＷＯＲＫ１に設定され、切替装置１１０Ｂのスイッチファブリックユニット１１５はＷＯＲＫ２に設定される。
図５は、時分割カウンタの構成例を示す図である。図３に示した時分割カウンタ３０３は、たとえば、図５に示すように、６進カウンタ５０１と、フレームナンバ生成部５０２と、を備えている。６進カウンタ５０１は、８Ｋフレームカウンタ３０２から出力される８Ｋフレームタイミングパルスを６進数でカウントする。６進カウンタ５０１は、８Ｋフレームタイミングパルスのカウンタ値（０，１，２，３，４，５，０，１，…）をフレームナンバ生成部５０２へ出力する。
フレームナンバ生成部５０２は、６進カウンタ５０１から出力されるカウンタ値がカウントアップされるごとに、自ユニットで処理すべきフレームの番号を示すフレームナンバを出力する。フレームナンバ生成部５０２においては、対応表５０３に示すように、６進数のカウンタ値０〜５に対して、ＷＯＲＫ１のフレームナンバとしてそれぞれ＃０，＃３，＃１，＃４，＃２，＃５が対応付けて記憶されている。また、フレームナンバ生成部５０２においては、６進数のカウンタ値０〜５に対して、ＷＯＲＫ２のフレームナンバとしてそれぞれ＃３，＃０，＃４，＃１，＃５，＃２が対応付けて記憶されている。
フレームナンバ生成部５０２は、ＷＯＲＫ判断部３０１から出力されたＷＯＲＫ１／２の判断結果と、６進カウンタ５０１から出力されたカウンタ値と、に対応するフレーム番号を出力する。具体的には、フレームナンバ生成部５０２は、自ユニットがＷＯＲＫ１である場合は、６進カウンタ５０１から出力されるカウンタ値０〜５に対してそれぞれ＃０，＃３，＃１，＃４，＃２，＃５を出力する。また、フレームナンバ生成部５０２は、自ユニットがＷＯＲＫ２である場合は、６進カウンタ５０１から出力されるカウンタ値０〜５に対してそれぞれ＃３，＃０，＃４，＃１，＃５，＃２を出力する。
これにより、時分割カウンタ３０３は、８Ｋフレームタイミングパルスが示すタイミングごとに、自ユニットで処理すべきフレームの番号を示すフレームナンバを、自ユニットの動作状態に応じた順序で出力することができる。
図６−１は、ＷＯＲＫ１におけるクロスコネクトまでの処理のタイミングの一例を示す図である。図６−１は、動作状態がＷＯＲＫ１に設定された切替装置１１０Ａの回線設定生成部１１９によるクロスコネクトまでの処理のタイミングを示している。図６−１の横軸は時間を示している。
タイミングパルス６１１は、同期ユニット１３０から出力されるタイミングパルスである。フレームパルス６１２は、４Ｋのフレームパルス（ＦＰ：Ｆｒａｍｅ Ｐｕｌｓｅ）であり、ＷＯＲＫ１に設定された切替装置１１０Ａの回線設定生成部１１９による内部処理のタイミングを示している。
シリアル処理６１３，６１４は、ＷＯＲＫ１に設定された切替装置１１０Ａの回線設定生成部１１９による回線設定の処理（シリアル処理）を示している。ここでは、たとえば、３２０Ｇの容量を１フレーム単位にして２並列の処理を行い、全体で２Ｔの容量とする例を示している。シリアル処理６１３，６１４に示すように、回線設定生成部１１９は、たとえば、シリアル処理を２並列で行う。また、回線設定生成部１１９におけるクロック周波数（タイミングパルス）は１５５．５２［ＭＨｚ］とする。
切替装置１１０Ａの回線設定生成部１１９は、フレームパルス６１２の４Ｋのフレームの前半の８Ｋの区間（立ち上がり区間）においてフレーム＃０〜＃２の処理を行う。また、回線設定生成部１１９は、フレームパルス６１２の４Ｋのフレームの後半の８Ｋの区間（立ち下がり区間）においてフレーム＃３〜＃５の処理を行う。
また、切替装置１１０Ａの回線設定生成部１１９は、クロスコネクトまでの処理については各フレーム（全フレーム）について行う。これにより、クロスコネクトにおいていずれのインターフェースにもスイッチすることが可能になる。
図６−２は、ＷＯＲＫ２におけるクロスコネクトまでの処理のタイミングの一例を示す図である。図６−２は、動作状態がＷＯＲＫ２に設定された切替装置１１０Ｂの回線設定生成部１１９によるクロスコネクトまでの処理のタイミングを示している。図６−２の横軸は時間を示している。
タイミングパルス６２１は、同期ユニット１３０から出力されるタイミングパルスである。フレームパルス６２２は、４Ｋのフレームパルスであり、ＷＯＲＫ１に設定された切替装置１１０Ｂの回線設定生成部１１９による内部処理のタイミングを示している。
シリアル処理６２３，６２４は、ＷＯＲＫ２に設定された切替装置１１０Ｂの回線設定生成部１１９による回線設定の処理（シリアル処理）を示している。ここでは、たとえば、３２０Ｇの容量を１フレーム単位にして２並列の処理を行い、全体で２Ｔの容量とする例を示している。シリアル処理６２３，６２４に示すように、回線設定生成部１１９は、たとえば、シリアル処理を２並列で行う。また、回線設定生成部１１９におけるクロック周波数（タイミングパルス）は１５５．５２［ＭＨｚ］とする。
切替装置１１０Ｂの回線設定生成部１１９は、フレームパルス６２２の４Ｋのフレームの前半の８Ｋの区間（立ち上がり区間）においてフレーム＃３〜＃５の処理を行う。また、回線設定生成部１１９は、フレームパルス６２２の４Ｋのフレームの後半の８Ｋの区間（立ち下がり区間）においてフレーム＃０〜＃２の処理を行う。
また、切替装置１１０Ｂの回線設定生成部１１９は、クロスコネクトまでの処理については各フレーム（全フレーム）について行う。これにより、クロスコネクトにおいていずれのインターフェースにもスイッチすることが可能になる。
また、図６−１，図６−２に示したように、同期ユニット１３０により生成されたマルチフレーム（時分割処理×３フレーム）周期のタイミングを用いることで、回線設定生成部１１９の処理タイミングを合わせることができる。この場合のタイミングパルスは、たとえば、４Ｋ／３フレーム＝１．３３…［ＫＨｚ］（７５０［ｕｓ］）周期になる。
図７−１は、ＷＯＲＫ１におけるクロスコネクトの後段の処理のタイミングの一例を示す図である。図７−１において、図６−１に示した部分と同様の部分については同一の符号を付して説明を省略する。切替装置１１０Ａ（ＷＯＲＫ１）の回線設定生成部１１９は、クロスコネクトの後段の処理（クロスコネクトの処理結果に基づく所定の処理）について、フレーム＃０〜＃５のうちのフレーム＃０〜＃２を処理し、フレーム＃３〜＃５については処理しない。これにより、回線設定生成部１１９によるフレーム＃３〜＃５の処理と、主信号処理インターフェース２２２の出力側の処理と、のメモリの競合を回避することができる。
図７−２は、ＷＯＲＫ２におけるクロスコネクトの後段の処理のタイミングの一例を示す図である。図７−２において、図６−２に示した部分と同様の部分については同一の符号を付して説明を省略する。切替装置１１０Ｂ（ＷＯＲＫ２）の回線設定生成部１１９は、クロスコネクトの後段の処理（クロスコネクトの処理結果に基づく所定の処理）について、フレーム＃０〜＃５のうちのフレーム＃３〜＃５を処理し、フレーム＃０〜＃２については処理しない。これにより、回線設定生成部１１９によるフレーム＃０〜＃２の処理と、主信号処理インターフェース２２２の出力側の処理と、のメモリの競合を回避することができる。
図７−１，図７−２に示したように、回線切替装置１００は、クロスコネクトの後段の処理について、フレーム＃０〜＃２を切替装置１１０Ａのスイッチファブリックユニット１１５において処理する。また、回線切替装置１００は、フレーム＃３〜＃５を切替装置１１０Ｂのスイッチファブリックユニット１１５において処理する。これにより、クロスコネクトの後段の処理を切替装置１１０Ａ，１１０Ｂのそれぞれのスイッチファブリックユニット１１５によって分散して行うことができる。
図８は、フレームコントロール部の具体的な構成例を示す図である。図８において、図３に示した部分と同様の部分については同一の符号を付して説明を省略する。図８に示すように、フレームコントロール部２２１の８Ｋフレームカウンタ３０２は、保護回路８０１と、フレームカウンタ８０２と、を備えている。
保護回路８０１には、同期ユニット１３０から出力されたタイミングパルスが入力される。保護回路８０１は、マスタフレームタイミングパルスを生成してフレームカウンタ８０２へ出力する。また、保護回路８０１は、入力されたタイミングパルスに、出力するマスタフレームタイミングパルスを同期させる。
また、保護回路８０１は、入力されるタイミングパルスが示すタイミングが擾乱により変化すると、タイミングパルスにマスタフレームタイミングパルスを再度同期させる。また、保護回路８０１は、マスタフレームタイミングパルスを再度同期させた場合に、マスタフレームタイミングパルスのタイミングを更新したことを示す更新信号を出力する。したがって、更新信号は、タイミングパルスの擾乱時に新しい位相に引き込んだ信号となる。保護回路８０１から出力された更新信号は、フレームカウンタ８０２、時分割カウンタ３０３および競合回避回路２２５（たとえば図２参照）へ出力される。
フレームカウンタ８０２は、保護回路８０１から出力されるマスタフレームタイミングパルスに基づいて８Ｋのフレームのタイミングを検出する。フレームカウンタ８０２は、検出した８Ｋのフレームのタイミングを示す８Ｋフレームタイミングパルスを出力する。フレームカウンタ８０２から出力された８Ｋフレームタイミングパルスは、時分割カウンタ３０３および競合回避回路２２５（たとえば図２参照）へ出力される。
また、フレームカウンタ８０２は、保護回路８０１から更新信号が出力されると、保護回路８０１から出力されるマスタフレームタイミングパルスに基づいて８Ｋのフレームのタイミングを再度検出し、８Ｋフレームタイミングパルスのタイミングを更新する。
時分割カウンタ３０３は、保護回路８０１から更新信号が出力されると、フレームナンバを回線設定情報の送信終了まで更新しないようにするとともに、フレームナンバを初期化する。たとえば、時分割カウンタ３０３の６進カウンタ５０１（たとえば図５参照）は、保護回路８０１から更新信号が出力されるとカウンタ値を初期化する（０にする）。これにより、時分割カウンタ３０３から出力されるフレームナンバが初期化される。
図９は、競合回避回路の構成例を示す図である。図２に示した競合回避回路２２５は、たとえば、図９に示すように、リード停止信号生成部９０１と、ライトリードタイミング制御部９０２と、メモリ９０３と、を備えている。なお、メモリ９０３は主信号処理インターフェース２２２のメモリであってもよい。
リード停止信号生成部９０１には、フレームコントロール部２２１から出力される更新信号および８Ｋフレームタイミングパルスが入力される。リード停止信号生成部９０１は、更新信号が入力されると、メモリ９０３のリード処理を停止することを指示するリード停止信号をライトリードタイミング制御部９０２へ出力する。
ライトリードタイミング制御部９０２には、フレームコントロール部２２１から出力された８Ｋフレームタイミングパルスと、リード停止信号生成部９０１から出力されたリード停止信号と、が入力される。ライトリードタイミング制御部９０２は、入力された８Ｋフレームタイミングパルスに基づいて、メモリ９０３への回線設定情報のライト処理（書込処理）と、メモリ９０３からの回線設定情報のリード処理（読出処理）と、のタイミングを制御する。また、ライトリードタイミング制御部９０２は、リード停止信号が入力されると、メモリ９０３からの回線設定情報のリード処理を停止させる。
メモリ９０３は、回線設定情報を記憶する１面のメモリである。メモリ９０３は、ライトリードタイミング制御部９０２によって制御されるタイミングによって、スイッチ処理部２２３からシリアル入力される回線設定情報を記憶する（ライト処理）。また、メモリ９０３は、ライトリードタイミング制御部９０２によって制御されるタイミングによって、記憶した回線設定情報を主信号処理インターフェース２２２へシリアル出力する（リード処理）。
これにより、回線設定情報を保持するメモリ９０３を１面で構成しても、メモリ９０３への回線設定情報のライト処理と、メモリ９０３からの回線設定情報のリード処理と、の競合を回避することができる。
図１０は、各信号のタイムチャートの一例を示す図である。図１０において、横軸は時間を示している。タイミングパルス１００１は、同期ユニット１３０から８Ｋフレームカウンタ３０２へ入力されるタイミングパルスである。図１０に示す例では、時刻ｔ１においてタイミングパルス１００１の擾乱が発生したとする。タイミングパルス１００１の擾乱は、たとえば、切替装置１１０Ａ，１１０Ｂに対するスイッチファブリックユニット１１５の挿抜などによって発生する。
マスタフレームタイミングパルス１００２は、保護回路８０１から出力されるマスタフレームタイミングパルスである。保護回路８０１は、マスタフレームタイミングパルス１００２をタイミングパルス１００１に同期させる。図１０に示す例では、保護回路８０１は、時刻ｔ１においてタイミングパルス１００１の擾乱が発生してから４回目のタイミングパルス１００１（時刻ｔ２）でマスタフレームタイミングパルス１００２をタイミングパルス１００１に同期させたとする。
更新信号１００３は、保護回路８０１から出力される更新信号である。保護回路８０１は、時刻ｔ１のタイミングパルス１００１の擾乱の後にマスタフレームタイミングパルス１００２をタイミングパルス１００１に同期させたタイミングで、マスタフレームタイミングパルス１００２の一周期分だけ更新信号１００３を立ち上げる。
８Ｋフレームタイミングパルス１００４は、８Ｋフレームカウンタ３０２から出力される８Ｋフレームタイミングパルスである。８Ｋフレームカウンタ３０２は、保護回路８０１から出力されるマスタフレームタイミングパルス１００２に基づいて８Ｋのフレームタイミングを取得し、取得したタイミングを８Ｋフレームタイミングパルス１００４として出力する。また、８Ｋフレームカウンタ３０２は、更新信号１００３が立ち上がると、マスタフレームタイミングパルス１００２に基づいて８Ｋのフレームタイミングを再度取得し、８Ｋフレームタイミングパルス１００４のタイミングを更新する。
フレームナンバ１００５は、フレームナンバ生成部５０２から出力されるフレームナンバである。フレームナンバ生成部５０２は、８Ｋフレームタイミングパルス１００４に同期してフレームナンバ１００５を出力する。また、フレームナンバ生成部５０２は、更新信号１００３が立ち上がった後に立ち下がると、フレームナンバ１００５を＃０に初期化して８Ｋフレームタイミングパルス１００４に再度同期させる。
リード停止信号１００６は、リード停止信号生成部９０１から出力されるリード停止信号である。リード停止信号生成部９０１は、更新信号１００３が立ち上がると、８Ｋフレームタイミングパルス１００４の次のタイミング（時刻ｔ３）でリード停止信号１００６を立ち上げる。また、リード停止信号生成部９０１は、更新信号１００３が立ち下がると、リード停止信号１００６を立ち下げる。
シリアル処理１００７は、スイッチ処理部２２３、スイッチコントロール部２２４および競合回避回路２２５による回線設定のシリアル処理を示している。シリアル処理１００７に示すように、スイッチ処理部２２３、スイッチコントロール部２２４および競合回避回路２２５においては、フレームナンバ１００５に同期して、フレームナンバ１００５が示すフレームがシリアル処理される。
メモリ処理１００８は、ライトリードタイミング制御部９０２によって制御されるメモリ９０３に対する処理を示している。メモリ処理１００８に示すように、メモリ９０３には、シリアル処理１００７においてフレーム＃０，＃２，＃４が処理されたタイミングでフレーム＃０，＃２，＃４の回線設定情報が書き込まれる。また、メモリ９０３からは、シリアル処理１００７においてフレーム＃１，＃３，＃５が処理されたタイミングでフレーム＃０，＃２，＃４の回線設定情報が読み出される。これにより、メモリ９０３において回線設定情報のライト処理とリード処理が競合することを回避することができる。
図１１は、スイッチ処理部による処理の一部の一例を示す図である。図１１に示すクロスコネクト１１１４は、主信号処理部１１６に含まれるクロスコネクトである。クロスコネクト１１１４は、入力された主信号の回線設定を行って後段へ出力する。クロスコネクト１１１４による回線設定には、たとえば、回線を切り替えるクロスコネクトや、アド信号およびスルー信号のいずれかを選択して出力するサービスセレクタなどが含まれる。
図２に示したスイッチ処理部２２３は、たとえば、図１１に示すように、クロスコネクト制御部１１１１と、サービスセレクタ制御部１１１２と、を備えている。クロスコネクト制御部１１１１は、アラーム情報に基づいて、クロスコネクト１１１４におけるチャネルごとの回線設定先（入れ替え先）を決定する。サービスセレクタ制御部１１１２は、クロスコネクト１１１４による回線設定先の決定結果に基づいて、クロスコネクト１１１４において実現されるサービスセレクタにおいて選択する主信号（Ａｄｄ側信号またはＴｈｒ側信号）を決定する。
クロスコネクト制御部１１１１およびサービスセレクタ制御部１１１２による決定結果を示す回線設定情報は、インターフェースブロック１１１３を介してクロスコネクト１１１４へ入力される。上述したクロスコネクトの後段の処理は、たとえば、サービスセレクタによる処理である。インターフェースブロック１１１３は、たとえば図２に示した主信号処理インターフェース２２２であってもよい。
ここではクロスコネクト１１１４による回線設定としてクロスコネクトおよびサービスセレクタについて説明したが、クロスコネクト１１１４による回線設定はこれに限らない。たとえば、クロスコネクト１１１４インターフェースユニット１１１には、１＋１スイッチ、１：Ｎスイッチ、ＵＰＳＲ（Ｕｎｉｄｉｒｅｃｔｉｏｎａｌ Ｐａｔｈ Ｓｗｉｔｃｈｅｄ Ｒｉｎｇ）、ＢＬＳＲなどを適用することができる。ＢＬＳＲには、たとえばＳＯＮＥＴのＤＴＰ（Ｄｕａｌ Ｔｒａｎｓｍｉｔ ｏｎ Ｐｒｏｔｅｃｔｉｏｎ）、ＮＵＴ（Ｎｏｎ−ｐｒｅｅｍｐｔｉｂｌｅ Ｕｎｐｒｏｔｅｃｔｅｄ Ｔｒａｆｆｉｃ）などのリング切替や、ＯＴＮのシェアドプロテクションリング（Ｓｈａｒｅｄ Ｐｒｏｔｅｃｔｉｏｎ ＲＩＮＧ）などがある。
図１２は、実施の形態にかかる回線切替装置の変形例３を示す図である。図１２において、図１−１と同様の構成については同一の符号を付して説明を省略する。図１２に示すように、切替装置１１０Ａ，１１０Ｂのそれぞれは、セレクタ１１７およびスイッチ１１８（たとえば図１−１参照）に代えてスイッチ１２００（４８×２４）を備えていてもよい。ここでは切替装置１１０Ａのスイッチ１２００について説明するが、切替装置１１０Ｂのスイッチ１２００についても同様である。
スイッチ１２００は、４８入力２４出力の切替スイッチである。スイッチ１２００は、分岐部１１２および多重分離部１１４から出力された信号群に基づく情報（たとえばアラーム情報およびコンカチ情報）を回線設定生成部１１９へ出力する。また、スイッチ１２００は、回線設定生成部１１９から出力される回線設定情報にしたがって、入力された４８の信号のうちの２４の信号を、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４のうちの切替出力先出力部となる出力ポートへ出力する。
図１３は、主信号処理部の変形例を示す図である。図１３に示すように、主信号処理部１１６は、セレクタ１３１＃１〜１３１＃２４と、メモリ１３２＃１〜１３２＃２４と、を備えていてもよい。ここでは切替装置１１０Ａの主信号処理部１１６について説明するが、切替装置１１０Ｂの主信号処理部１１６についても同様である。セレクタ１３１＃１〜１３１＃２４のそれぞれは、４８入力１出力のセレクタである。セレクタ１３１＃１〜１３１＃２４のそれぞれには、分岐部１１２および多重分離部１１４から出力された４８の信号が入力される。
セレクタ１３１＃１〜１３１＃２４のそれぞれは、回線設定生成部１１９から出力された回線設定情報にしたがって、入力された４８の信号のうちのいずれかの信号を出力する。これにより、主信号処理部１１６へ入力された４８の信号のうちの２４の信号を選択することができる。
メモリ１３２＃１〜１３２＃２４のそれぞれは、タイムスロットインターチェンジ用のメモリである。メモリ１３２＃１〜１３２＃２４は、それぞれセレクタ１３１＃１〜１３１＃２４から出力された信号を記憶する。主信号処理部１１６は、メモリ１３２＃１〜１３２＃２４によって記憶された信号を、回線設定生成部１１９から出力された回線設定情報に基づくタイムスロットで読み出す。そして、主信号処理部１１６は、読み出した各信号を、出力ポートｏｕｔ＃１〜ｏｕｔ＃２４のうちのタイムスロットに対応する出力ポートへ出力する。
このように、実施の形態にかかる回線切替装置１００は、複数のスイッチファブリックユニット１１５のそれぞれに全ての入力信号を入力する。そして、複数のスイッチファブリックユニット１１５は、全ての入力信号のうち自身に接続された出力ポートに対応する信号のみを選択して切替出力する。これにより、複数のスイッチファブリックユニット１１５を用いる回線切替装置においても任意の回線切り替えを行うことが可能になる。
また、複数のスイッチファブリックユニット１１５を用いて回線切替を行うことで、スイッチファブリックユニット１１５の単体の回路規模を増大させなくても、ＯＴＮ／ＳＯＮＥＴ信号の入出力を増やすことができる。このため、既存の装置に実装することが容易になる。
なお、従来の回線切替装置においては、ＯＴＮ／ＳＯＮＥＴ信号の入出力を増やす場合は、たとえば、スイッチ部の回路の増大や、スイッチされた入力信号に対応するメモリの増大によってスイッチファブリックユニットの単体の回路規模が増大していた。
たとえば、セレクタを用いたスイッチファブリックユニットによって２４入力２４出力の容量を実現する場合は、たとえば２４個の２４入力１出力のセレクタと２４個のメモリが用いられる。一方、セレクタを用いたスイッチファブリックユニットによって４８入力４８出力の容量を実現する場合は、たとえば４８個の４８入力１出力のセレクタと４８個のメモリが用いられ、スイッチファブリックユニットの回路規模が大きくなる。
また、多段のスイッチを用いたスイッチファブリックユニットによって２４入力２４出力の容量を実現する場合は、たとえば１４４個の２×２スイッチ（６段）と２４個のメモリが用いられる。一方、セレクタを用いたスイッチファブリックユニットによって４８入力４８出力の容量を実現する場合は、たとえば３３６個の２×２スイッチ（７段）と４８個のメモリが用いられ、スイッチファブリックユニットの回路規模が大きくなる。
これに対して、回線切替装置１００において４８入力４８出力の容量を実現する場合は、たとえば２４個の４８入力１出力のセレクタと２４個のメモリを備えるスイッチファブリックユニット１１５を２個用いればよい。このため、スイッチファブリックユニット１１５の単体の回路規模を増大させなくても大容量を実現することができる。
また、実施の形態にかかる複数のスイッチファブリックユニット１１５は、入力された各信号群のうち切替出力先が自身に接続されていない信号の切替出力先を示す回線設定情報をメモリ９０３に書き込まないようにすることができる。これにより、複数のスイッチファブリックユニット１１５のそれぞれにおいて読み書きする回線設定情報の量を低減し、メモリ９０３における書き込み処理と読み出し処理の競合を回避することができる。
また、複数のスイッチファブリックユニット１１５のそれぞれは、同期ユニット１３０によって出力されたタイミングパルスに基づくタイミングによって回線設定処理を行う。これにより、複数のスイッチファブリックユニット１１５による回線設定処理のタイミングを同期させ、インターフェースユニット１１１における伝送処理を安定して行うことができる。
また、複数のスイッチファブリックユニット１１５は、タイミングパルスが示すタイミングの変化を検出し、タイミングパルスが示すタイミングの変化を検出した場合に、回線設定情報を読み出す処理を一時停止する。これにより、たとえばスイッチファブリックユニット１１５の挿抜などのイリーガル動作によってタイミングパルスの擾乱が発生しても、回線設定情報が異常になることを回避し、回線設定処理を安定して行うことができる。
以上説明したように、回線切替装置によれば、複数のスイッチファブリックユニットを用いる構成において任意の回線切り替えを行うことができる。
上述した実施の形態に関し、さらに以下の付記を開示する。
（付記１）第１の入力ポート群および前記第１の入力ポート群と異なる第２の入力ポート群を含み、信号群が入力される入力ポート群と、
特定の出力ポート群を含む出力ポート群と、
前記第１の入力ポート群から入力された第１の信号群のそれぞれの信号を分岐する分岐部と、
前記第２の入力ポート群から入力された第２の信号群と、前記分岐部によって分岐された前記第１の信号群からの分岐信号群と、の各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号を、前記特定の出力ポート群のうち切替出力先となる出力ポートに出力するスイッチと、
を備えることを特徴とする回線切替装置。
（付記２）前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号の切替出力先を示す設定情報をメモリに書き込む書込部と、
前記書込部によって前記メモリに書き込まれた設定情報を読み出す読出部と、
を備え、
前記スイッチは、前記読出部によって読み出された設定情報に基づいて、前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号を、前記特定の出力ポート群のうち切替出力先となる出力ポートに出力することを特徴とする付記１に記載の回線切替装置。
（付記３）前記書込部は、前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれない信号の切替出力先を示す設定情報を前記メモリに書き込まないことを特徴とする付記２に記載の回線切替装置。
（付記４）周期的なタイミングを示すタイミングパルスを生成する生成部を備え、
前記書込部は、前記生成部によって生成されたタイミングパルスに基づく第１のタイミングによって前記設定情報を前記メモリに書き込み、
前記読出部は、前記タイミングパルスに基づく第２のタイミングによって前記設定情報を読み出すことを特徴とする付記２または３に記載の回線切替装置。
（付記５）前記読出部は、前記タイミングパルスが示すタイミングが変化した場合に前記設定情報の読み出しを一時停止することを特徴とする付記４に記載の回線切替装置。
（付記６）前記スイッチは、
前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号のみを出力するセレクタと、
前記セレクタによって出力された信号を、前記特定の出力ポート群のうち切替出力先となる出力ポートに出力する切替スイッチと、
を備えることを特徴とする付記１〜５のいずれか一つに記載の回線切替装置。
（付記７）前記第２の入力ポート群から入力された第１の信号群のそれぞれの信号を分岐する第２の分岐部と、
前記第１の入力ポート群から入力された第１の信号群と、前記第２の分岐部によって分岐された前記第１の信号群からの分岐信号群と、の各信号群のうち切替出力先が前記特定の出力ポート群とは異なる第２の出力ポート群に含まれる信号を、前記第２の出力ポート群のうち切替出力先となる出力ポートに出力するスイッチと、
を備えることを特徴とする付記１〜６のいずれか一つに記載の回線切替装置。
（付記８）信号群が入力される入力ポート群と、
第１の出力ポート群および前記第１の出力ポート群と異なる第２の出力ポート群を含む出力ポート群と、
前記入力ポート群から入力された信号群のうち切替出力先が前記第１の出力ポート群に含まれる信号を、前記第１の出力ポート群のうち切替出力先となる出力ポートに出力する第１のスイッチと、
前記信号群のそれぞれの信号からの分岐信号群のうち切替出力先が前記第２の出力ポート群に含まれる信号を、前記第２の出力ポート群のうち切替出力先となる出力ポートに出力する第２のスイッチと、
を備えることを特徴とする回線切替装置。
１００ 回線切替装置
１１２ 分岐部
１１３ 多重化部
１１４ 多重分離部
１１７ セレクタ
１１８，１２００ スイッチ
４１１〜４１３ 入力部
６１１，６２１，１００１ タイミングパルス
６１２，６２２ フレームパルス
６１３，６１４，６２３，６２４，１００７ シリアル処理
１００２ マスタフレームタイミングパルス
１００３ 更新信号
１００４ ８Ｋフレームタイミングパルス
１００５ フレームナンバ
１００６ リード停止信号
１００８ メモリ処理

Claims (7)

  1. 第１の入力ポート群および前記第１の入力ポート群と異なる第２の入力ポート群を含み、信号群が入力される入力ポート群と、
    特定の出力ポート群を含む出力ポート群と、
    前記第１の入力ポート群から入力された第１の信号群のそれぞれの信号を分岐する分岐部と、
    前記第２の入力ポート群から入力された第２の信号群と、前記分岐部によって分岐された前記第１の信号群からの分岐信号群と、の各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号を、前記特定の出力ポート群のうち切替出力先となる出力ポートに出力するスイッチと、
    を備えることを特徴とする回線切替装置。
  2. 前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号の切替出力先を示す設定情報をメモリに書き込む書込部と、
    前記書込部によって前記メモリに書き込まれた設定情報を読み出す読出部と、
    を備え、
    前記スイッチは、前記読出部によって読み出された設定情報に基づいて、前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号を、前記特定の出力ポート群のうち切替出力先となる出力ポートに出力することを特徴とする請求項１に記載の回線切替装置。
  3. 前記書込部は、前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれない信号の切替出力先を示す設定情報を前記メモリに書き込まないことを特徴とする請求項２に記載の回線切替装置。
  4. 周期的なタイミングを示すタイミングパルスを生成する生成部を備え、
    前記書込部は、前記生成部によって生成されたタイミングパルスに基づく第１のタイミングによって前記設定情報を前記メモリに書き込み、
    前記読出部は、前記タイミングパルスに基づく第２のタイミングによって前記設定情報を読み出すことを特徴とする請求項２または３に記載の回線切替装置。
  5. 前記読出部は、前記タイミングパルスが示すタイミングが変化した場合に前記設定情報の読み出しを一時停止することを特徴とする請求項４に記載の回線切替装置。
  6. 前記スイッチは、
    前記各信号群のうち切替出力先が前記特定の出力ポート群に含まれる信号のみを出力するセレクタと、
    前記セレクタによって出力された信号を、前記特定の出力ポート群のうち切替出力先となる出力ポートに出力する切替スイッチと、
    を備えることを特徴とする請求項１〜５のいずれか一つに記載の回線切替装置。
  7. 信号群が入力される入力ポート群と、
    第１の出力ポート群および前記第１の出力ポート群と異なる第２の出力ポート群を含む出力ポート群と、
    前記入力ポート群から入力された信号群のうち切替出力先が前記第１の出力ポート群に含まれる信号を、前記第１の出力ポート群のうち切替出力先となる出力ポートに出力する第１のスイッチと、
    前記信号群のそれぞれの信号からの分岐信号群のうち切替出力先が前記第２の出力ポート群に含まれる信号を、前記第２の出力ポート群のうち切替出力先となる出力ポートに出力する第２のスイッチと、
    を備えることを特徴とする回線切替装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05199574A (ja) * 1992-01-20 1993-08-06 Nippon Telegr & Teleph Corp <Ntt> Ａｔｍクロスコネクトスイッチ回路
JPH06112977A (ja) * 1991-11-26 1994-04-22 American Teleph & Telegr Co <Att> 拡張可能なパケット交換装置
JPH07327036A (ja) * 1994-06-02 1995-12-12 Fujitsu Ltd 自己ルーチング交換機及び交換システム
US5687172A (en) * 1994-12-30 1997-11-11 Lucent Technologies Inc. Terabit per second distribution network
JP2001257689A (ja) * 2000-03-14 2001-09-21 Oki Electric Ind Co Ltd Ａｔｍスイッチ及びａｔｍ装置
JP2003143171A (ja) * 2001-11-07 2003-05-16 Toshiba Corp 伝送通信システム、伝送装置、及び通信パス迂回方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6731832B2 (en) * 2001-02-28 2004-05-04 Lambda Opticalsystems Corporation Detection of module insertion/removal in a modular optical network, and methods and apparatus therefor
US6836353B1 (en) * 2001-11-20 2004-12-28 Nayna Networks, Inc. Redundant switch fabric methods and system for switching of telecommunication signals
WO2004088929A1 (ja) * 2003-03-28 2004-10-14 Fujitsu Limited 端局中継装置、中継方法
JP4910893B2 (ja) 2007-06-07 2012-04-04 富士通株式会社 タイムスロット入替装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112977A (ja) * 1991-11-26 1994-04-22 American Teleph & Telegr Co <Att> 拡張可能なパケット交換装置
JPH05199574A (ja) * 1992-01-20 1993-08-06 Nippon Telegr & Teleph Corp <Ntt> Ａｔｍクロスコネクトスイッチ回路
JPH07327036A (ja) * 1994-06-02 1995-12-12 Fujitsu Ltd 自己ルーチング交換機及び交換システム
US5687172A (en) * 1994-12-30 1997-11-11 Lucent Technologies Inc. Terabit per second distribution network
JP2001257689A (ja) * 2000-03-14 2001-09-21 Oki Electric Ind Co Ltd Ａｔｍスイッチ及びａｔｍ装置
JP2003143171A (ja) * 2001-11-07 2003-05-16 Toshiba Corp 伝送通信システム、伝送装置、及び通信パス迂回方法

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