JP2013074152A - 電子部品素子搭載用基板及びその製造方法 - Google Patents
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Abstract
【解決手段】基材14の一方の面が開放し他方の面が閉塞されて底部となる非貫通孔6と、この非貫通孔6の底部に設けられた電子部品素子搭載部12と、を有する配線基板2と、配線基板2の基材14の一方の面上に接着層4を介して配置され、電子部品素子搭載部12上に空隙部15を形成するスペーサ層3と、スペーサ層3上に接着層4を介して空隙部15を塞ぐように配置される蓋基板5と、を有する。
【選択図】図1
Description
1. 基材の一方の面が開放し他方の面が閉塞されて底部となる非貫通孔と、この非貫通孔の底部に設けられた電子部品素子搭載部と、を有する配線基板と、前記配線基板の基材の一方の面上に接着層を介して配置され、前記電子部品素子搭載部上に空隙部を形成するスペーサ層と、前記スペーサ層上に接着層を介して前記空隙部を塞ぐように配置される蓋基板と、を有する電子部品素子搭載用基板。
2. 項1において、配線基板が、基材の一方の面に設けられた内部接続端子と、前記基材の他方の面に設けられた外部接続端子と、前記内部接続端子及び外部接続端子を電気的に接続する層間接続と、を有する電子部品素子搭載用基板。
3. 項1において、配線基板が、非貫通孔の底部に設けられた電子部品素子搭載部及び内部接続端子と、前記内部接続端子の裏面となる前記基材の他方の面に設けられた外部接続端子とを有する電子部品素子搭載用基板。
4. 項1から3の何れかにおいて、スペーサ層が補強材を有しない基材によって形成され、前記スペーサ層の開口が、レーザ加工により形成される電子部品素子搭載用基板。
5. 基材の一方の面が開放し他方の面が閉塞されて底部となる非貫通孔を有する配線基板を作製する工程と、前記配線基板の非貫通孔の底部に電子部品素子を搭載する工程と、前記配線基板の基材の一方の面上に接着層を介して配置され、前記電子部品素子上に空隙部を形成するようにスペーサ層を形成する工程と、前記スペーサ層上に接着層を介して前記空隙部を塞ぐように蓋基板を形成する工程と、を有する電子部品素子搭載用基板の製造方法。
(蓋基板の準備)
蓋基板として、補強材を有しない基材である、厚さ0.10mmで、長さ500mm、幅400mmのPET(帝人デュポンフィルム株式会社製、商品名:テイジンテトロンフィルム、「テイジン」及び「テトロン」は登録商標)を準備した。この蓋基板に、炭酸ガスレーザを用いて、直径0.5mmの貫通孔を形成した。
図3(A)に示すように、補強材を有しない基材13として、厚さ0.30mmで、長さ500mm、幅400mmのPET(帝人デュポンフィルム株式会社製、商品名:テイジンテトロンフィルム、「テイジン」及び「テトロン」は登録商標)を準備した。
配線基板用の材料として、厚さ18μmの銅箔を張り合わせた、絶縁樹脂層の公称厚さ0.1mm、長さ500mm、幅400mmのガラスエポキシ製の両面銅張積層板である、MCL−E−679FG(日立化成工業株式会社製、商品名、「MCL」は登録商標。)を準備した。この両面銅張積層板の一方の面の銅箔にエッチングで窓孔を形成し、レーザ加工で、層間接続となる直径0.1mmの非貫通孔、及び底部が電子部品素子搭載部となる直径0.5mmの非貫通孔を形成し、過マンガン酸カリウム処理によるスミア除去を施した。次いで、ドライフィルムNIT225(ニチゴー・モートン株式会社製、商品名)をラミネータで仮圧着し、フィルム状のフォトマスクマスクを貼り合わせて露光量140mJ/cm2の紫外線で両面に、導体パターンを焼付け、0.9質量%炭酸ナトリウム水溶液で現像して、底部が電子部品素子搭載部となる非貫通孔の開放側(一方の面)を覆うように、めっきレジストを形成した。次いで約1μmの無電解銅めっきを施し、さらにこの無電解銅めっきを給電層として、電解めっきでフィルドアめっきを形成した。めっきレジストを除去した後、ドライフィルムNIT225(ニチゴー・モートン株式会社製、商品名)をラミネータで仮圧着し、フィルム状のフォトマスクマスクを貼り合わせて露光量140mJ/cm2の紫外線で両面に、導体パターンを焼付け、0.9質量%炭酸ナトリウム水溶液で現像してエッチングレジストを形成した。このとき、電子部品素子搭載部となる非貫通孔の開放側(一方の面)を覆うように、エッチングレジストが形成されている。次いで、エッチングレジストのない部分を塩化銅エッチング液でエッチング除去して、内部接続端子、外部接続端子等となる導体パターンを形成した。このとき、エッチングレジストで覆われた非貫通孔の底部には電子部品素子搭載部となる導体パターンが形成されている。その後、図4(A)に示すように、電子部品搭載部12に電子部品素子10をダイボンド材(図示しない。)を用いて搭載し、ワイヤボンド用のワイヤ17で、電子部品素子10と内部接続端子7とを電気的に接続した。
図4(B)に示すように、電子部品素子10を搭載した配線基板2上に、先に準備した開口11を形成したスペーサ層3と、蓋基板5とをこの順番に配置し、熱プレス装置を用いて、220℃、5.0MPs、120分の条件で、本接着を行い、図4(C)に示す電子部品素子搭載用基板1を得た。
(蓋基板の準備)
実施例1と同様にして蓋基板を準備した。
図3(A)に示すように、補強材を有しない基材13として、厚さ0.30mmで、長さ500mm、幅400mmのPET(帝人デュポンフィルム株式会社製、商品名:テイジンテトロンフィルム、「テイジン」及び「テトロン」は登録商標)を準備した。
配線基板用の材料として、厚さ18μmの銅箔を張り合わせた、絶縁樹脂層の公称厚さ0.1mm、長さ500mm、幅400mmのガラスエポキシ製の両面銅張積層板である、MCL−E−679FG(日立化成工業株式会社製、商品名)を準備した。この両面銅張積層板の片面のみに、ドライフィルムNIT225(ニチゴー・モートン株式会社製、商品名)をラミネータで仮圧着し、フィルム状のフォトマスクマスクを貼り合わせて露光量140mJ/cm2の紫外線で両面に、導体パターンを焼付け、0.9質量%炭酸ナトリウム水溶液で現像してエッチングレジストを形成した。つまり、このとき、両面銅張積層板の片面(他方の面)のみに、エッチングレジストが形成されている。次いで、エッチングレジストのない部分を塩化銅エッチング液でエッチング除去して、外部接続端子(裏面が内部接続端子となる。)、裏面が電子部品素子搭載部等となる導体パターンを形成した。このとき、両面銅張積層板の片面(一方の面)の銅箔は全面エッチングされ、他方の面のみに上記の導体パターンが形成されている。この片面板の一方の面から、レーザ加工で、底部が内部接続端子となる直径0.1mmの非貫通孔、及び底部が電子部品素子搭載部となる直径0.5mmの非貫通孔を形成し、過マンガン酸カリウム処理によるスミア除去を施した。このとき、直径0.1mmの非貫通孔の底部には内部接続端子が、直径0.5mmの非貫通孔の底部には電子部品素子搭載部が形成されている。その後、図5(A)に示すように、電子部品搭載部12に電子部品素子10をダイボンド材(図示しない。)を用いて搭載し、ワイヤボンド用のワイヤ17で、電子部品素子10と内部接続端子7とを電気的に接続した。
図5(B)に示すように、電子部品素子10を搭載した配線基板2上に、先に準備した開口11を形成したスペーサ層3と、蓋基板5とをこの順番に配置し、熱プレス装置を用いて、220℃、5.0MPs、120分の条件で、本接着を行い、図5(C)に示す電子部品素子搭載用基板1を得た。
以下、比較例を説明する。
蓋基板として、厚さ18μmの銅箔を張り合わせた、絶縁樹脂層の公称厚さ0.10mm、長さ500mm、幅400mmのガラスエポキシ製の両面銅張積層板である、MCL−E−679FG(日立化成工業株式会社製、商品名)を準備した。この両面銅張積層板の銅箔をエッチング除去した後、直径0.5mmの貫通孔を形成した。貫通孔の形成は、レーザ加工では加工性が悪いため、ドリルを用いて行った。
スペーサ層用の基材として、厚さ18μmの銅箔を張り合わせた、絶縁樹脂層の公称厚さ0.50mm、長さ500mm、幅400mmのガラスエポキシ製の両面銅張積層板である、MCL−E−679FG(日立化成工業株式会社製、商品名)を準備した。この両面銅張積層板の銅箔をエッチング除去した後、実施例と同様の接着層を準備し、実施例1、2と同様にして接着層を仮接着した。その後、実施例1、2と同様にして、空隙部となる開口を形成した。開口の形成は、レーザ加工では加工性が悪いため、ドリルを用いて行った。
配線基板用の材料として、厚さ18μmの銅箔を張り合わせた、絶縁樹脂層の公称厚さ0.1mm、長さ500mm、幅400mmのガラスエポキシ製の両面銅張積層板である、MCL−E−679FG(日立化成工業株式会社製、商品名)を準備した。この両面銅張積層板の一方の面の銅箔にエッチングで窓孔を形成し、レーザ加工で直径0.1mmの層間接続となる非貫通孔を形成し、過マンガン酸カリウム処理によるスミア除去を施した。このとき、実施例1、2とは異なり、底部が電子部品素子搭載部となる非貫通孔や底部が内部接続端子となる非貫通孔は形成せず、層間接続となる非貫通孔のみを形成した。次いで約1μmの無電解銅めっきを施し、さらにこの無電解銅めっきを給電層として、電解めっきでフィルドアめっきを形成した。ドライフィルムNIT225(ニチゴー・モートン株式会社製、商品名)をラミネータで仮圧着し、フィルム状のフォトマスクマスクを貼り合わせて露光量140mJ/cm2の紫外線で両面に、導体パターンを焼付け、0.9質量%炭酸ナトリウム水溶液で現像してエッチングレジストを形成した。次いで、エッチングレジストのない部分を塩化銅エッチング液でエッチング除去して、内部接続端子、外部接続端子及び電子部品搭載部等となる導体パターンを形成した。このとき、実施例1、2とは異なり、内部接続端子及び電子部品素子搭載部は基材の一方の面上に形成されている。その後、電子部品搭載部に電子部品をダイボンド材を用いて搭載し、ワイヤボンドで、電子部品と内部接続端子とを電気的に接続した。
実施例1、2と同様にして、電子部品素子を搭載した配線基板上に、先に準備した開口を形成したキャビティ層と、蓋基板とをこの順番に配置し、熱プレス装置を用いて、220℃、5.0MPs、120分の条件で、本接着を行い、図6に示す電子部品素子搭載用基板1を得た。
2.配線基板
3.スペーサ層
4.接着層
5.蓋基板
6.非貫通孔
7.内部接続端子
8.外部接続端子
9.層間接続
10.電子部品素子
11.開口
12.電子部品素子搭載部
13.補強材を有しない基材
14.基材
15.空隙部
16.貫通孔
17.ワイヤ
Claims (5)
- 基材の一方の面が開放し他方の面が閉塞されて底部となる非貫通孔と、この非貫通孔の底部に設けられた電子部品素子搭載部と、を有する配線基板と、
前記配線基板の基材の一方の面上に接着層を介して配置され、前記電子部品素子搭載部上に空隙部を形成するスペーサ層と、
前記スペーサ層上に接着層を介して前記空隙部を塞ぐように配置される蓋基板と、
を有する電子部品素子搭載用基板。 - 請求項1において、
配線基板が、基材の一方の面に設けられた内部接続端子と、前記基材の他方の面に設けられた外部接続端子と、前記内部接続端子及び外部接続端子を電気的に接続する層間接続と、を有する電子部品素子搭載用基板。 - 請求項1において、
配線基板が、非貫通孔の底部に設けられた電子部品素子搭載部及び内部接続端子と、前記内部接続端子の裏面となる前記基材の他方の面に設けられた外部接続端子とを有する電子部品素子搭載用基板。 - 請求項1から3の何れかにおいて、スペーサ層が補強材を有しない基材によって形成され、前記スペーサ層の開口が、レーザ加工により形成される電子部品素子搭載用基板。
- 基材の一方の面が開放し他方の面が閉塞されて底部となる非貫通孔を有する配線基板を作製する工程と、
前記配線基板の非貫通孔の底部に電子部品素子を搭載する工程と、
前記配線基板の基材の一方の面上に接着層を介して配置され、前記電子部品素子上に空隙部を形成するようにスペーサ層を形成する工程と、
前記スペーサ層上に接着層を介して前記空隙部を塞ぐように蓋基板を形成する工程と、
を有する電子部品素子搭載用基板の製造方法。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001189403A (ja) * | 1999-10-22 | 2001-07-10 | Ibi Tech Co Ltd | 配線基板 |
JP2001257334A (ja) * | 2000-03-10 | 2001-09-21 | Olympus Optical Co Ltd | 固体撮像装置及びその製造方法 |
JP2008109056A (ja) * | 2006-10-27 | 2008-05-08 | Toshiba Components Co Ltd | 樹脂封止型半導体素子及びその製造方法 |
JP2009135353A (ja) * | 2007-12-03 | 2009-06-18 | Panasonic Corp | 半導体装置及びその製造に使用する樹脂接着材 |
-
2011
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001189403A (ja) * | 1999-10-22 | 2001-07-10 | Ibi Tech Co Ltd | 配線基板 |
JP2001257334A (ja) * | 2000-03-10 | 2001-09-21 | Olympus Optical Co Ltd | 固体撮像装置及びその製造方法 |
JP2008109056A (ja) * | 2006-10-27 | 2008-05-08 | Toshiba Components Co Ltd | 樹脂封止型半導体素子及びその製造方法 |
JP2009135353A (ja) * | 2007-12-03 | 2009-06-18 | Panasonic Corp | 半導体装置及びその製造に使用する樹脂接着材 |
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