JP2013066057A - リセット信号生成回路及びそれを備えた半導体集積回路 - Google Patents
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Abstract
【解決手段】本発明にかかるリセット信号生成回路は、基準リセット信号RESETZを第1ノードに伝達するための信号線ROUT11と、基準リセット信号RESETZの反転信号を第2ノードに伝達するための信号線ROUTZ12と、第2ノードに伝達された信号の反転信号を出力するINV回路104と、第1ノードに伝達された信号の論理値と、INV回路104の出力信号の論理値と、が一致しない場合、基準リセット信号RESETZに関わらずリセット信号IN_RESZをアクティブにするAND回路105と、を備える。
【選択図】図1
Description
図1は、本発明の実施の形態1にかかるリセット信号生成回路10の構成例を示す図である。本実施の形態にかかるリセット信号生成回路10は、基準リセット信号を伝達するための複数の信号線を備え、当該複数の信号線によってそれぞれ伝達された信号の論理値が一致しない場合、基準リセット信号に関わらずリセット信号をアクティブ(リセット状態)にすることを特徴とする。それにより、本実施の形態にかかるリセット信号生成回路10は、ノイズや縮退故障等による意図しないリセット信号の解除を防止することができる。以下、具体的に説明する。
次に、図1に示すリセット信号生成回路10の動作について、図6A〜図6Fを用いて説明する。図6A〜図6Fは、リセット信号生成回路10の動作を示すタイミングチャートである。なお、リセット信号IN_RESZは、Lレベル(論理値0)の場合にアクティブ(リセット状態)になり、Hレベル(論理値1)の場合にインアクティブ(リセット解除)になるものとする。
図7は、本発明の実施の形態2にかかるリセット信号生成回路20の構成例を示す図である。図7に示すリセット信号生成回路20では、図1に示すリセット信号生成回路10と比較して、基準リセット信号RESETZを伝達するための信号線がさらに一本追加されている。以下、具体的に説明する。
図8A〜図8Fは、図7に示すリセット信号生成回路20の動作を示すタイミングチャートである。ここで、図8A〜図8Fに示すタイミングチャートでの縮退故障等の条件は、それぞれ図6A〜図6Fに示すタイミングチャートでの縮退故障等の条件と同様である。なお、信号線ROUT23に縮退故障が発生した場合におけるリセット信号生成回路20の動作については、信号線ROUT21に縮退故障が発生した場合と同様であるため、その説明を省略する。
本実施の形態では、本発明にかかるリセット信号生成回路の製品への適用例について説明する。図9は、本発明にかかるリセット信号生成回路30を備えた半導体チップ(半導体集積回路)3の構成例を示す図である。
10 リセット信号生成回路
101 基準リセット信号正転回路
102 基準リセット信号反転回路
104 反転回路
105 論理積回路
111 外部リセット端子
ROUT11 信号線
ROUTZ12 信号線
2 半導体チップ
20 リセット信号生成回路
201 基準リセット信号正転回路
202 基準リセット信号反転回路
203 基準リセット信号正転回路
204 反転回路
205 論理積回路
211 外部リセット端子
ROUT21 信号線
ROUTZ22 信号線
ROUT23 信号線
3 半導体チップ
30 リセット信号生成回路
301 基準リセット信号正転回路
302 基準リセット信号反転回路
304 反転回路
305 論理積回路
306,307 プロセッサ回路
308 反転回路
309 反転フリップフロップ
310 外部クロック端子
311 外部リセット端子
ROUT31 信号線
ROUTZ32 信号線
ROUT33 信号線
Claims (13)
- 基準リセット信号を第1ノードに伝達するための第1信号線と、
前記基準リセット信号の反転信号を第2ノードに伝達するための第2信号線と、
前記第2ノードに伝達された信号の反転信号を出力する第1反転回路と、
前記第1ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。 - 前記制御回路は、前記第1ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、が一致する場合、前記第1ノードに伝達された信号と同じ論理値の前記リセット信号を出力することを特徴とする請求項1に記載のリセット信号生成回路。
- 前記基準リセット信号を第3ノードに伝達するための第3信号線をさらに備え、
前記制御回路は、前記第1ノードに伝達された信号の論理値と、前記3ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらず前記リセット信号をアクティブにする、請求項1又は2に記載のリセット信号生成回路。 - 前記基準リセット信号の反転信号を第3ノードに伝達するための第3信号線と、
前記第3ノードに伝達された信号の反転信号を出力する第2反転回路と、をさらに備え、
前記制御回路は、前記第1ノードに伝達された信号の論理値と、前記第1反転回路から出力された信号の論理値と、前記第2反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらず前記リセット信号をアクティブにする、請求項1又は2に記載のリセット信号生成回路。 - 前記第2反転回路は、前記制御回路の近傍に配置されることを特徴とする請求項4に記載のリセット信号生成回路。
- 前記第1反転回路は、前記制御回路の近傍に配置されることを特徴とする請求項1〜5のいずれか一項に記載のリセット信号生成回路。
- 前記制御回路は、論理積回路であることを特徴とする請求項1〜6のいずれか一項に記載のリセット信号生成回路。
- 外部リセット端子をさらに備え、
前記基準リセット信号は、外部から前記外部リセット端子を介して供給されることを特徴とする請求項1〜7のいずれか一項に記載のリセット信号生成回路。 - 前記外部リセット端子の近傍に配置され、前記基準リセット信号の反転信号を出力する第3反転回路をさらに備えた請求項8に記載のリセット信号生成回路。
- 前記基準リセット信号を生成する基準リセット信号生成回路をさらに備えた請求項1〜7のいずれか一項に記載のリセット信号生成回路。
- 前記基準リセット信号生成回路の近傍に配置され、前記基準リセット信号の反転信号を出力する第3反転回路をさらに備えた請求項10に記載のリセット信号生成回路。
- 前記リセット信号を生成する請求項1〜11のいずれか一項に記載のリセット信号生成回路と、
前記リセット信号により初期化が制御される内部回路と、を備えた半導体集積回路。 - 前記リセット信号を生成する請求項1〜11のいずれか一項に記載のリセット信号生成回路と、
前記リセット信号により初期化が制御され、クロック信号に同期してデータを取り込む第1プロセッサと、
前記リセット信号により初期化が制御され、前記クロック信号に同期して、所定のクロックサイクル分遅れて供給される前記データを取り込む第2プロセッサと、を備えた半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011203481A JP5727906B2 (ja) | 2011-09-16 | 2011-09-16 | リセット信号生成回路及びそれを備えた半導体集積回路 |
US13/619,094 US20130069698A1 (en) | 2011-09-16 | 2012-09-14 | Reset signal generating circuit and semiconductor integrated circuit including the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011203481A JP5727906B2 (ja) | 2011-09-16 | 2011-09-16 | リセット信号生成回路及びそれを備えた半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013066057A true JP2013066057A (ja) | 2013-04-11 |
JP5727906B2 JP5727906B2 (ja) | 2015-06-03 |
Family
ID=47880105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011203481A Expired - Fee Related JP5727906B2 (ja) | 2011-09-16 | 2011-09-16 | リセット信号生成回路及びそれを備えた半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20130069698A1 (ja) |
JP (1) | JP5727906B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2011
- 2011-09-16 JP JP2011203481A patent/JP5727906B2/ja not_active Expired - Fee Related
-
2012
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Also Published As
Publication number | Publication date |
---|---|
US20130069698A1 (en) | 2013-03-21 |
JP5727906B2 (ja) | 2015-06-03 |
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