JP2013034200A - ジッタを低減する方法および装置 - Google Patents

Abstract

【課題】ジッタを低減する方法及び回路を提供する。
【解決手段】送信ライン１６０で送信される信号１６１の電圧レベルを非線形に修正してターゲットレベルにおける電圧変動を低減する段階と、修正された信号を送信ライン上に配置されている受信回路１１０に供給する段階とを備える。ある実施形態によると、送信ラインで送信される信号の電圧レベルを非線形に修正して、第１のデジタル値に対応する第１のターゲットレベルにおける第１の電圧変動を低減し、第２のデジタル値に対応する第２のターゲットレベルにおける第２の電圧変動を低減する。
【選択図】図１Ａ

Description

［関連出願］
本開示は、米国仮特許出願第６１／５０９，００８号（発明の名称：「高速ＤＤＲ信号の終端」、出願日：２０１１年７月１８日）による恩恵を主張する。当該仮出願の内容は全て、参照により本願に組み込まれる。

本明細書に記載する背景技術の説明は、本開示がどのような文脈で為されたのかについての概要を説明することを目的としている。本願で名前が挙がっている発明者による研究は、この背景技術のセクションに説明されている限りにおいて、出願時に先行技術とは認識されていなかった内容と同様に、本開示に対する先行技術として明示的または黙示的にも認められない。

デジタル信号送信において、信号のインテグリティはさまざまなノイズ源、例えば、反射ノイズ、クロストークノイズ等の影響を受ける可能性があり、受信側でデータエラーを発生させる場合がある。一例を挙げると、反射ノイズおよびクロストークノイズは、デジタル信号送信時に大量のジッタを発生させてしまう。このように大量のジッタが発生すると、受信側でのデータサンプリングのタイミングマージンが少なくなるので、高データレート送信時には受信データエラーが発生してしまう原因となる。

本開示の一側面によると、方法が提供される。当該方法は、送信ラインで送信される信号の電圧レベルを非線形に修正してターゲットレベルにおける電圧変動を低減する段階と、修正された信号を送信ライン上に配置されている受信回路に供給する段階とを備える。ある実施形態によると、当該方法では、送信ラインで送信される信号の電圧レベルを非線形に修正して、第１のデジタル値に対応する第１のターゲットレベルにおける第１の電圧変動を低減し、第２のデジタル値に対応する第２のターゲットレベルにおける第２の電圧変動を制限する。

一例を挙げると、当該方法では、ターゲットレベルになるように所定の電圧値の電圧レベルをクリップする。別の例を挙げると、当該方法では、ターゲットレベルになるように信号の電圧レベルを修正するべくインピーダンスを低減する。

本開示のある実施形態によると、当該方法では、ダイオードおよびトランジスタのうち少なくとも一方を利用して、信号の電圧レベルを非線形に修正する。

本開示のある側面によると、当該方法では、集積回路チップ上に受信回路と共に配設されている回路を用いて、信号の電圧レベルを非線形に修正する。本開示の別の側面によると、当該方法では、集積回路チップの外部に配設されている回路を用いて信号の電圧レベルを非線形に修正する。

本開示の一の側面によると、回路が提供される。当該回路は、受信回路と、非線形再整形部とを備える。受信回路は、送信ラインで送信する信号を受信する。非線形再整形部は、信号の電圧レベルを非線形に修正して、ターゲットレベルにおける電圧変動を低減する。

ある実施形態によると、非線形再整形部はさらに、ターゲットレベルになるように所定の電圧値の電圧レベルをクリップする、ダイオード／トランジスタに結合されている電源を有する。

別の実施形態によると、非線形再整形部は、ターゲットレベルになるように電圧レベルを修正するべくインピーダンスを低減する。一例を挙げると、非線形再整形部は、電圧降下の関数としてインピーダンスを持つ、ダイオード、および、ダイオードが接続されているトランジスタのうち少なくとも一方を有する。

本開示の一の側面によると、非線形再整形部および受信回路は、集積回路チップ上に配設されている。本開示の別の側面によると、受信回路は、集積回路チップ上に配設されており、非線形再整形部は、集積回路チップの外部に配設されている。

本開示のさまざまな実施形態は、一例として提案されており、以下の図面を参照しつつ詳細に説明される。図面において、同様の参照番号は同様の構成要素を示す。図面は以下の通りである。

本開示のある実施形態に係る、送信ライン１６０に結合されているインターフェース回路１０１を示すブロック図である。

本開示のある実施形態によると、インターフェース回路１０１を用いてジッタを低減する方法を説明するためのグラフである。

本開示のある実施形態に係る、電子システム２００の例を示すブロック図である。

本開示のある実施形態に係る、インターフェース回路３０１に含まれる非線形再整形部３２０を示す詳細なブロック図である。

本開示のある実施形態に係る、アイダイアグラム４７０Ａである。 本開示のある実施形態に係る、アイダイアグラム４７０Ｂである。

本開示の別の実施形態に係る、インターフェース回路５０１に含まれている非線形再整形部５２０を示す別の詳細なブロック図である。

本開示のある実施形態に係るプロセス６００の例の概略を説明するためのフローチャートである。

図１Ａは、本開示のある実施形態に係る、送信ライン１６０に結合されているインターフェース回路１０１を示すブロック図である。インターフェース回路１０１は、送信ライン１６０で送信される信号１６１を受信する。インターフェース回路１０１は、受信回路１１０と、受信回路１１０の前段に位置している非線形再整形部１２０とを有する。非線形再整形部１２０は、受信回路１１０に入力される信号１６１の電圧レベルを修正することにより、信号１６１の波形を再整形する。

ある実施形態によると、送信ライン１６０は、プリント配線基板（ＰＣＢ）に設けられている印刷金属配線を含む。さらに、ある例によると、送信ライン１６０は、印刷金属配線とインターフェース回路１０１とを結合する任意の適切な導電性媒体を含み、例えば、半田ボール、ボンディングワイヤ、半田バンプ、オンチップワイヤ等を含む。ある例によると、送信ライン１６０で送信される信号１６１は、あるタイミングでの電圧レベルがデジタル番号に対応するデジタル信号である。ある例によると、信号１６１の電圧レベルは、バイナリビットに対応する。例えば、相対的に高い電圧レベルは、２進法での「１」に対応し、相対的に低い電圧レベルは、２進法での「０」に対応する。このように、信号１６１は、電圧レベルが、時間の経過と共に、相対的に高い電圧レベルの高ピークと相対的に低い電圧レベルの低ピークとの間で変動する波形を持つバイナリストリームを送信する。

信号１６１のピーク電圧は通常、反射ノイズ、クロストークノイズ等の送信ノイズによって変動する。ピーク電圧のバラツキは、信号１６１にジッタを発生させ、例えば、受信回路１１０での更なる処理で利用可能なタイミングマージンを小さくしてしまう。

本開示の一の側面によると、非線形再整形部１２０は、信号１６１の電圧レベルを非線形に修正することにより、信号１６１の波形を再整形する。ある実施形態によると、非線形再整形部１２０は、信号１６１の電圧レベルが高ピークの近傍の高ピークゾーンにある場合に、信号１６１の電圧変動に比較的大きな制約を加える。さらに、非線形再整形部１２０は、信号１６１の電圧レベルが低ピークの近傍の低ピークゾーンにある場合に、信号１６１の電圧変動に比較的大きな制約を加える。非線形再整形部１２０は、信号１６１の電圧レベルが高ピークゾーンおよび低ピークゾーンの両ゾーンの外部にある場合、信号１６１の電圧変動に比較的小さな制約を加え、例えば、制約を略ゼロとする。

一例を挙げると、非線形再整形部１２０は、高ピークおよび低ピークの近傍において信号１６１の電圧レベルをクリップし、電圧レベルが高ピークおよび低ピークから離れている場合には電圧変動に略制限を加えることなく信号１６１を通過させる。別の例を挙げると、非線形再整形部１２０は、電圧レベルが高ピークまたは低ピークの近傍にある場合には信号１６１の電圧レベルを修正するためのインピーダンスが比較的小さく、電圧レベルが高ピークおよび低ピークから離れている場合には信号１６１の電圧レベルを再整形するためのインピーダンスが比較的大きい。

図１Ｂは、本開示のある実施形態に係る、信号１６１についてのアイダイアグラム１７０の一例、および、非線形再整形部１２０のインピーダンス特性１８０の例を示す。

アイダイアグラム１７０は、相対的に高い電圧レベルの高ピークおよび相対的に低い電圧レベルの低ピークを持つ。一例を挙げると、信号１６１は、バイナリビット「１」を送信する場合には相対的に高い電圧レベルを利用し、バイナリビット「０」を送信する場合には相対的に低い電圧レベルを利用する。さまざまなノイズにより、高ピークの電圧レベルは、電圧変動１７１に示すように変動し、低ピークの電圧レベルは、電圧変動１７２に示すように変動する。電圧変動１７１および１７２により、ジッタ１７３として示すように、ジッタが発生している。

図１Ｂの例では、非線形再整形部１２０は、ジッタを低減するインピーダンス特性１８０を持つとしてよい。具体的には、信号１６１の電圧レベルが高ピークにある場合、または、高ピークしきい値電圧よりも高い等、高ピークの近傍にある場合、非線形再整形部１２０は、信号１６１の電圧変動に比較的大きな制約を加えるべくインピーダンスが比較的小さくなり、電圧変動１７１を低減する。信号１６１の電圧レベルが低ピークにある場合、または、低ピークしきい値電圧よりも低い等、低ピークの近傍にある場合も、非線形再整形部１２０は、信号１６１の電圧変動に比較的大きな制約を加えるべくインピーダンスが比較的小さくなり、電圧変動１７２を低減する。信号１６１の電圧レベルが高ピークおよび低ピークから離れている場合、例えば、高ピークしきい値電圧よりも低く低ピークしきい値電圧よりも高い場合、非線形再整形部１２０は、信号１６１の電圧変動に対して比較的小さな制約を加えるべく、または、制約を加えないように、インピーダンスが比較的大きくなる。

図２は、本開示のある実施形態に係る電子システム２００の一例を示すブロック図である。電子システム２００は、互いに結合されている複数の集積回路（ＩＣ）チップ２５０（１）−２５０（４）を備える。ＩＣチップ２５０（１）−２５０（４）間では信号を送信することができる。電子システム２００は、例えば、非線形再整形部を用いて、信号送信中に反射ノイズおよびクロストークノイズ等によって発生するジッタを低減する。ある例を挙げると、当該システム内の一部のＩＣは非線形再整形部を含み、他のＩＣは含まない。

図２の例において、電子システム２００は、プリント配線基板（ＰＣＢ）２０５を備える。複数のＩＣチップ２５０（１）−２５０（４）は、ＰＣＢ２０５に実装されており、ＰＣＢ２０５上の印刷金属配線、ジャンパ線等の導電性媒体によって結合されている。尚、別の例では、電子システム２００は、複数のＰＣＢを備え、複数のＩＣチップはそれぞれ、複数のＰＣＢのうちいずれか１つに実装される。複数のＩＣチップは、ＰＣＢ上の印刷金属配線およびＰＣＢ同士を相互接続する適切な配線によって結合される。

ある実施形態によると、複数のＩＣチップ２５０（１）−２５０（４）は、ＩＣチップ間において高データレート送信を実行する。一例では、複数のＩＣチップは、複数のダブルデータレート（ＤＤＲ）メモリ２５０（１）−２５０（３）と、メモリコントローラ２５０（４）とを有する。メモリコントローラ２５０（４）および複数のＤＤＲメモリ２５０（１）−２５０（３）は、制御信号、アドレス信号、クロック信号、データ信号等のさまざまな信号を、ＩＣチップ間で送信する。図２は、メモリコントローラ２５０（４）と複数のＤＤＲメモリ２５０（１）−２５０（３）とを相互接続する配線相互接続部２６０を示している。配線相互接続部２６０は、ユニットインターバル（ＵＩ）で、例えば、ＣＰＵクロックサイクルの半分毎にデータビットを送信する。

本開示の一の側面によると、配線相互接続部２６０は、ＩＣチップ２５０（１）−（４）に複数の送信ライン負荷を有する。送信ライン負荷は、信号送信時に反射ノイズを発生させる。反射の原因として他に考えられるのは、相互接続トポロジーである（例えば、二股ライン等）。さらに、本開示の一の側面によると、電子システム２００は、少なくとも一部分が配線相互接続部２６０に近接して配置されている他の配線相互接続部（不図示）を備える。これらの配線相互接続部は、信号送信時にクロストークノイズを発生させる可能性がる。ある実施形態によると、反射ノイズおよびクロストークノイズは、信号ピークでの電圧変動が大きくなり、ジッタが大きくなる原因である。ジッタによって、受信側での信号処理に利用可能なタイミングマージンが小さくなるので、データエラーが発生する可能性がある。

本開示のある実施形態によると、電子システム２００は、非線形再整形部を利用して、信号ピークでの電圧変動を低減することにより、ジッタを低減する。尚、非線形再整形部はオンチップ素子またはオフチップ素子のいずれであってもよいことに留意されたい。

本開示のある実施形態によると、電子システム２００は、オンチップ型の非線形再整形部を利用して、信号ピークでの電圧変動を低減し、ジッタを低減する。図２の例によると、ＤＤＲ２５０（１）は、配線相互接続部２６０に結合されているインターフェース回路２０１（１）を有する。インターフェース回路２０１（１）は、受信回路２１０（１）と、非線形再整形部２２０（１）とを含む。受信回路２１０（１）および非線形再整形部２２０（１）は、受信回路１１０および非線形再整形部１２０と同様の構成を持ち、これらの説明は上述しているので説明の便宜上ここでは省略する。また、一例を挙げると、インターフェース回路２０１（１）は、配線相互接続部２６０に信号を出力する送信部２３０（１）を含む。このように、インターフェース回路２０１（１）は、入力回路および出力回路として構成されている。

本開示の別の実施形態によると、電子システム２００は、オフチップ型の非線形再整形部を利用して、信号ピークでの電圧変動を低減してジッタを低減する。図２の例では、ＰＣＢ２０５では、配線相互接続部２６０の負荷に非線形再整形部２２０（３）が配置されている。配線相互接続部２６０の負荷は、ＤＤＲ２５０（３）のインターフェース回路２０１（３）に結合されている。インターフェース回路２０１（３）は、受信回路２１０（３）および送信部２３０（３）を含む。非線形再整形部２２０（３）は、非線形再整形部１２０と同様の構成を持つので、既に上述していることから、説明の便宜上、ここでは説明を省略する。

尚、非線形再整形部２２０（１−４）は、各負荷でのジッタを低減するべく信号の波形を最も適切な波形に再整形するためのインピーダンス特性が異なるものとして構成し得ることに留意されたい。

一例を挙げると、インターフェース回路２０１（３）は、オンチップ型非線形再整形部を備えていない。オフチップ型の非線形再整形部２２０（３）が、インターフェース回路２０１（３）に信号を供給する送信ライン２６０の端部に結合されており、信号ピークでの電圧変動を低減してジッタを低減する。このため、受信回路２１０（３）は、配線相互接続部２６０からの受信信号を処理する際に十分なタイミングマージンを持つ。

図３は、本開示のある実施形態に係る、インターフェース回路３０１に含まれる非線形再整形部３２０を示す詳細ブロック図である。インターフェース回路３０１は、送信ライン３６０に結合されている。非線形再整形部３２０は、送信ライン３６０の負荷において電圧レベルを非線形に修正する。非線形再整形部３２０は、図１Ａおよび図２の例で用いられるのに適している。非線形再整形部３２０は、電圧Ｖ１を供給する第１の電圧源３２１と、順電圧降下Ｖ_Ｄ１を実現する第１のダイオード３２２と、電圧Ｖ２を供給する第２の電圧源３２３と、順電圧降下Ｖ_Ｄ２を実現する第２のダイオード３２４とを備える。これらの構成要素は、図３に示すように互いに結合されている。

本開示のある実施形態によると、非線形再整形部３２０は、高ピークで（例えば、電圧レベルが高ピークしきい値よりも高い場合）および低ピークで（例えば、電圧レベルが低ピークしきい値より低い場合）、送信信号の電圧レベルをクリップするべく２つの経路を持つ。具体的には、第１の電圧源３２１および第１のダイオード３２２は、直列に結合されており送信ライン３６０の端部に第１の経路を形成して、低ピークにおいて送信信号の電圧レベルをクリップする。第２の電圧源３２３および第２のダイオード３２４は、直列に結合され、送信ライン３６０の端部において、高ピークにおいて送信信号の電圧レベルをクリップする。

一例を挙げると、送信ライン３６０は、インターフェース回路３０１に信号を送信する。送信ライン３６０の端部での電圧が低ピークしきい値Ｖ１−Ｖ_Ｄ１より低い場合、第１のダイオード３２２は、送信ライン３６０の端部の電圧が第１の電圧源３２１によって修正されるように順方向バイアスが印加される。このため、非線形再整形部３２０での電圧が、Ｖ１−Ｖ_Ｄ１となるようにクリップされる。送信ライン３６０の端部での電圧が高ピークしきい値Ｖ２＋Ｖ_Ｄ２よりも高い場合、第２のダイオード３２４は、送信ライン３６０の端部での電圧が第２の電圧源３２３によって修正されるように、順方向バイアスが印加される。このため、非線形再整形部３２０での電圧は、Ｖ２＋Ｖ_Ｄ２となるようにクリップされる。電圧がＶ１−Ｖ_Ｄ１よりも高く、Ｖ２＋Ｖ_Ｄ２よりも低い場合、第１のダイオード３２２および第２のダイオード３２４は、インピーダンスが高く、第１の電圧源３２１および第２の電圧源３２３を効果的に分離して、送信ライン３６０の端部の電圧に影響を与えないようにする。

一例を挙げると、順電圧降下Ｖ_Ｄ１およびＶ_Ｄ２は、約０．２５Ｖであり、Ｖ１は約０．７５Ｖであり、Ｖ２は約０．６５Ｖであるので、低ピークしきい値は、約０．５Ｖであり、高ピークしきい値は、約０．９Ｖである。

本開示の一の側面によると、信号電圧は低ピークしきい値および高ピークしきい値となるようにクリップされるので、低ピークおよび高ピークにおける電圧変動が小さくなり、信号ジッタが低減される。

図４Ａは、非線形再整形部３２０を利用しない場合に送信ライン３６０の端部で観察されるアイダイアグラム４７０Ａを示し、図４Ｂは、非線形再整形部３２０を利用する場合に送信ライン３６０の端部で観察されるアイダイアグラム４７０Ｂを示す。

アイダイアグラム４７０Ａは、参照番号４７１Ａおよび４７２Ａで示すように、高ピークおよび低ピークにおける電圧変動が相対的に大きい。高ピークおよび低ピークにおける電圧変動が相対的に大きいために、参照番号４７３Ａで示すように、ジッタが相対的に大きくなっている。

アイダイアグラム４７０Ｂは、非線形再整形部３２０が高ピークしきい値および低ピークしきい値で信号電圧をクリップしているので、参照番号４７１Ｂおよび４７２Ｂで示すように、高ピークおよび低ピークにおける電圧変動が相対的に小さくなっている。電圧変動が相対的に小さくなっているために、参照番号４７３Ｂで示すように、ジッタが相対的に小さくなっている。

図５は、本開示のある実施形態に係るインターフェース回路５０１に含まれている非線形再整形部５２０を示す詳細なブロック図である。インターフェース回路５０１は、送信ライン５６０に結合されている。非線形再整形部５２０は、送信ライン５６０の端部での電圧レベルを非線形に修正する。非線形再整形部５２０は、図１Ａおよび図２の例で利用するのに適している。非線形再整形部５２０は、第１の非線形部５２１、第１の抵抗器５２２、第２の非線形部５２４、および、第２の抵抗器５２３を有する。これらの構成要素は、図５に示すように互いに結合されている。

本開示のある実施形態によると、第１の非線形部５２１および第２の非線形部５２４は、自身での電圧降下が大きい場合にはインピーダンスを相対的に低くして、送信ライン５６０の端部における電圧レベルに相対的に大きな影響を与える。さらに、第１の非線形部５２１および第２の非線形部５２４は、自身での電圧降下が小さい場合にはインピーダンスを相対的に高くして、送信ライン５６０の端部における電圧レベルに相対的に小さな影響を与える。一例を挙げると、第１の非線形部５２１および第２の非線形部５２４はダイオードである。別の例によると、第１の非線形部５２１および第２の非線形部５２４は、ダイオードが接続されているトランジスタである。

一例を挙げると、送信ライン５６０の端部における電圧レベルが０．５Ｖ未満の場合、例えば、第１の非線形部５２１での電圧降下は相対的に大きくなり、第１の非線形部５２１はインピーダンスが相対的に低くなり、送信ライン５６０の端部における電圧レベルに与える影響が比較的大きくなり、低ピークでの電圧変動が低減される。一例を挙げると、影響の大きさは、ダイオードまたはトランジスタ等の第１の非線形部５２１のオン抵抗と、第１の抵抗器５２２の抵抗との和の関数である。

同様に、送信ライン５６０の端部における電圧レベルが０．９Ｖを超える場合、例えば、第２の非線形部５２４での電圧降下は相対的に大きくなり、第２の非線形部５２４はインピーダンスが相対的に低くなり、送信ライン５６０の端部における電圧レベルに与える影響が比較的大きくなり、高ピークでの電圧変動が低減される。一例を挙げると、影響の大きさは、ダイオードまたはトランジスタ等の第２の非線形部５２４のオン抵抗と、第２の抵抗器５２３の抵抗との和の関数である。

送信ライン５６０の端部での電圧レベルが０．５Ｖと０．９Ｖとの間である場合、例えば、第１の非線形部５２１における電圧降下および第２の非線形部５２４での電圧降下は相対的に小さく、第１の非線形部５２１および第２の非線形部５２４はインピーダンスが相対的に高く、送信ライン５６０の端部における電圧レベルへの影響が相対的に弱くなるか、または、影響がなくなる。このように、送信ライン５６０の端部における信号のピーク・ツー・ピーク振幅は、大きな影響を受けない。

尚、一例として、非線形再整形部５２０は、オンチップ電源ＶＤＤおよび接地等、従来の電源を利用することに留意されたい。

また、一例として、第１および第２の非線形部５２１および５２４のパラメータ、例えば、オン抵抗、順電圧降下、しきい値電圧等、ならびに、第１および第２の抵抗器５２２および５２３の抵抗は、非線形再整形部５２０のパラメータ、例えば、インピーダンス特性、ピーク・ツー・ピーク振幅等が適切な値を取るように適宜決定されることに留意されたい。

また、非線形再整形部５２０は適宜変更可能であることに留意されたい。一例として、第１の非線形部５２１および第１の抵抗器５２２の位置を逆にする。別の例では、第２の非線形部５２４および第２の抵抗器５２３の位置を逆にする。

本開示の一の側面によると、低ピークおよび高ピークにおける電圧変動が低減されるので、ピーク電圧変動によって発生する信号ジッタも低減される。一例を挙げると、送信ライン５６０の端部におけるアイダイアグラムは、アイダイアグラム４７０Ｂと同様である。

図６は、本開示の一実施形態に係る、送信ライン１６０の負荷における電圧を非線形に修正して、信号波形を再整形する非線形再整形部１２０のプロセス６００の一例の概略を説明するためのフローチャートである。当該プロセスは、Ｓ６０１で開始され、Ｓ６１０に進む。

Ｓ６１０において、非線形再整形部１２０は、信号の電圧レベルが高くなって高ピークゾーンに近付いたり、または、高ピークゾーンに入ると、例えば、高電圧しきい値より高くなると、電圧レベルを制限して、高ピークでの変動を小さくする。一例を挙げると、非線形再整形部１２０は、高電圧しきい値での電圧レベルをクリップして、高ピークでの変動を低減する。別の例を挙げると、非線形再整形部１２０は、電圧レベルが高ピークゾーンにある場合には、電圧レベルを修正するためのインピーダンスが相対的に低い。

Ｓ６２０において、非線形再整形部１２０は、信号の電圧レベルが低くなって低ピークゾーンに近付いたり、または、低ピークゾーンに入ると、例えば、低電圧しきい値より低くなると、電圧レベルを制限して、低ピークでの変動を小さくする。一例を挙げると、非線形再整形部１２０は、低電圧しきい値での電圧レベルをクリップして、低ピークでの変動を低減する。別の例を挙げると、非線形再整形部１２０は、電圧レベルが低ピークゾーンにある場合には、電圧レベルを修正するためのインピーダンスが相対的に低い。

Ｓ６３０において、非線形再整形部１２０は、電圧レベルが高ピークゾーンおよび低ピークゾーンのいずれにも存在しない場合、信号の電圧レベルへの制約は緩いか、または、無い。別の例を挙げると、非線形再整形部１２０は、電圧レベルが高ピークゾーンおよび低ピークゾーンのいずれにも存在しない場合には、電圧レベルを修正するためのインピーダンスが相対的に高い。この後、プロセスはＳ６９９に進み、終了する。

本開示の側面を、例、代替例および変形例として挙げた具体的な実施形態に関連付けて説明したが、上記の例は変更され得る。したがって、本明細書に記載した実施形態は、本発明を例示することを目的としたものであり、本発明を限定するものではない。以下に記載した特許請求の範囲から逸脱することなく変更することは可能である。

Claims (20)

1. 送信ラインで送信される信号の電圧レベルを非線形に修正してターゲットレベルにおける電圧変動を低減する段階と、
   修正された前記信号を前記送信ライン上に配置されている受信回路に供給する段階と
   を備える方法。
2. 前記送信ラインで送信される前記信号の前記電圧レベルを非線形に修正して前記ターゲットレベルにおける前記電圧変動を低減する段階は、
   前記送信ラインで送信される前記信号の前記電圧レベルを非線形に修正して、第１のデジタル値に対応する第１のターゲットレベルにおける第１の電圧変動を低減し、第２のデジタル値に対応する第２のターゲットレベルにおける第２の電圧変動を制限する段階を有する請求項１に記載の方法。
3. 前記送信ラインで送信される前記信号の前記電圧レベルを非線形に修正して前記ターゲットレベルにおける前記電圧変動を低減する段階は、
   前記ターゲットレベルになるように所定の電圧値の前記電圧レベルをクリップする段階を有する請求項１に記載の方法。
4. 前記送信ラインで送信される前記信号の前記電圧レベルを非線形に修正して前記ターゲットレベルにおける前記電圧変動を低減する段階は、
   前記ターゲットレベルになるように前記信号の前記電圧レベルを修正するべくインピーダンスを低減する段階を有する請求項１に記載の方法。
5. 前記送信ラインで送信される前記信号の前記電圧レベルを非線形に修正して前記ターゲットレベルにおける前記電圧変動を低減する段階は、
   ダイオードおよびトランジスタのうち少なくとも一方を利用して、前記信号の前記電圧レベルを非線形に修正する段階を有する請求項１に記載の方法。
6. 前記送信ラインで送信される前記信号の前記電圧レベルを非線形に修正して前記ターゲットレベルにおける前記電圧変動を低減する段階は、
   集積回路チップ上に前記受信回路と共に配設されている回路を用いて、前記信号の前記電圧レベルを非線形に修正する段階を有する請求項１に記載の方法。
7. 前記送信ラインで送信される前記信号の前記電圧レベルを非線形に修正して前記ターゲットレベルにおける前記電圧変動を低減する段階は、
   集積回路チップの外部に配設されている回路を用いて前記信号の前記電圧レベルを非線形に修正する段階を有する請求項１に記載の方法。
8. 送信ラインで送信する信号を受信する受信回路と、
   前記信号の電圧レベルを非線形に修正して、ターゲットレベルにおける電圧変動を低減する非線形再整形部と
   を備える回路。
9. 前記非線形再整形部は、前記信号の前記電圧レベルを非線形に修正して、第１のデジタル値に対応する第１のターゲットレベルにおける第１の電圧変動を低減し、第２のデジタル値に対応する第２のターゲットレベルにおける第２の電圧変動を低減する請求項８に記載の回路。
10. 前記非線形再整形部はさらに、
    前記ターゲットレベルになるように所定の電圧値の前記電圧レベルをクリップする、ダイオードに結合されている電源を有する請求項８に記載の回路。
11. 前記非線形再整形部は、前記ターゲットレベルになるように前記電圧レベルを修正するべくインピーダンスを低減する請求項８に記載の回路。
12. 前記非線形再整形部はさらに、
    電圧降下の関数としてインピーダンスを持つ、ダイオード、および、ダイオードが接続されているトランジスタのうち少なくとも一方を有する請求項８に記載の回路。
13. 前記非線形再整形部および前記受信回路は、集積回路チップ上に配設されている請求項８に記載の回路。
14. 前記受信回路は、集積回路チップ上に配設されており、前記非線形再整形部は、前記集積回路チップの外部に配設されている請求項８に記載の回路。
15. 集積回路（ＩＣ）チップであって、
    前記ＩＣチップに送信される信号を受信する受信回路と、
    前記信号の電圧レベルを非線形に修正してターゲットレベルにおける電圧変動を低減する非線形再整形部と
    を備えるＩＣチップ。
16. 前記非線形再整形部は、前記信号の前記電圧レベルを非線形に修正して、第１のデジタル値に対応する第１のターゲットレベルにおける第１の電圧変動を低減し、第２のデジタル値に対応する第２のターゲットレベルにおける第２の電圧変動を低減する請求項１５に記載のＩＣチップ。
17. 前記非線形再整形部はさらに、
    前記ターゲットレベルになるように所定の電圧値の前記電圧レベルをクリップするべく、ダイオードに結合されている電源を有する請求項１５に記載のＩＣチップ。
18. 前記非線形再整形部は、前記ターゲットレベルになるように前記電圧レベルを修正するべくインピーダンスを低減する請求項１５に記載のＩＣチップ。
19. 前記非線形再整形部はさらに、
    電圧降下の関数としてインピーダンスを持つ、ダイオード、および、ダイオードに接続されているトランジスタのうち少なくとも一方を有する請求項１５に記載のＩＣチップ。
20. 前記ＩＣチップは、ダブルデータレート（ＤＤＲ）メモリチップである請求項１５に記載のＩＣチップ。

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