JP2012533184A - 単極半導体部品と半導体装置の製造方法 - Google Patents

単極半導体部品と半導体装置の製造方法 Download PDF

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Abstract

本発明は、ドリフト層（１６）を有する単極半導体部品の製造方法であって、少なくとも１つの広いバンドギャップ材料を含むドリフト層（１６）の材料のエピタキシャル析出を手段として、ドリフト層（１６）の成長方向（１９）に沿って連続的に低下する電荷キャリアドーピング（ｎ）の濃度を有するドリフト層（１６）を形成する工程を含む方法に関する。エピタキシャル析出により形成されるドリフト層（１６）に炭化ケイ素を使用することにより、下流工程におけるドープ材原子の拡散による電荷キャリアドーピング（ｎ）の連続的に低下する濃度のその後の変化を抑制する。製造方法は特に、単純なおよび／または費用効果的なやり方で、ドリフト層（１６）を含む単極半導体部品であって比較的低い順方向損失と比較的高い逆バイアス電圧との有利な比を有する単極半導体部品を実装するために使用されることができる。単極半導体部品は能動半導体部品または受動半導体部品であることができる。本発明はさらに、半導体装置（１０）に関する。

Description

本発明はドリフト層を含む単極半導体部品の製造方法に関する。本発明はさらに、半導体装置に関する。
半導体部品はしばしば、所謂ドリフト層を有する。ドリフト層は半導体部品のオフ状態における降伏電圧を吸収するように構成される。半導体部品の導電動作中、電流はドリフト層を介し流れることができ、この場合電力損失ができるだけ低いと有利である。
一般的には、半導体部品のドリフト層はその成長方向に沿った一様かつ一定のドーピングを有する。この代替として、非特許文献“Ｏｐｔｉｍｕｍ Ｄｏｐｉｎｇ Ｐｒｏｆｉｌｅ ｆｏｒ Ｍｉｎｉｍｕｍ Ｏｈｍｉｃ Ｒｅｓｉｓｔａｎｃｅ ａｎｄ Ｈｉｇｈ−Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ”（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−２６，ＮＯ．３，ＭＡＲＣＨ １９７９）では、基板から離れたところにあるドリフト層の上側界面上の最小値を起点とし上側界面からの距離が離れるとともに無限大となる傾向がある電荷キャリアドーピングを含むシリコンからなるドリフト層を有するショットキーダイオードについて記載している。したがってこの非特許文献の著者は、電荷キャリアドーピングを実際にはほとんど実現可能でないものとして記載している。
独国特許出願公開第２ １０３ ３８９号明細書は、深さの増加とともにほぼ線形にドーピングが上昇する半導体部品のシリコンドリフト層を製造する方法について記載している。ここではエピタキシャル堆積によりドリフト層を形成することが提案されている。しかしながらこのようにして製造されたシリコンドリフト層は、比較的高い伝導損を伴う比較的低い降伏電圧という点で好ましくない性質を有する。
本発明はドリフト層を含む改善された半導体部品を提供することを目的とする。
この目的は、特許請求項１の特徴を有する単極半導体部品を製造する方法により、および特許請求項１１の特徴を有する半導体装置により実現される。
本発明は、ドリフト層を有する単極半導体部品の製造方法であって、少なくとも１つの広いバンドギャップ材料を含むドリフト層の材料のエピタキシャル堆積により、ドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度を有するドリフト層を形成する工程を有する方法を提供する。
同様に、基板領域とドリフト層を有する単極半導体部品とを有する半導体装置が提供される。ドリフト層は、基板領域に対向する第１の界面からその反対側の第２の界面への方向に沿って連続的に低下する電荷キャリアドーピングの濃度を有し、少なくとも１つの広いバンドギャップ材料を含む。
ドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度は例えば、厳密に単調に低下する電荷キャリアドーピングの濃度であってよい。この場合、ドリフト層は特定のドーピングタイプに限定されない。連続的に低下する濃度はｐ型ドーピングまたはｎ型ドーピングであってよい。
好ましい（最適）ドーピングプロフィールは、ドリフト層材料のエピタキシャル堆積により、広いバンドギャップ材料（例えば、炭化ケイ素）を含むドリフト層内に直接的にかつ確実に実現されることができる。広いバンドギャップ材料のエピタキシーは通常は高温で行なわれ、結晶格子の原子はシリコンの場合よりも強く結合されるので、例えばドーピング原子の拡散による濃度プロファイルの以降の変更が防止されるが、これはその後の工程が通常はより低い温度で行われるためである。
これは、シリコンからなるドリフト層を凌ぐ、広いバンドギャップ材料を含むドリフト層の実質的な利点である。シリコンからなるドリフト層の形成後、後続工程によるドーピング原子の不要な拡散が通常は発生し、好ましいドーピングプロフィールを変更する。本発明では、このドーピング原子の拡散を防止する。ここで、広いバンドギャップ材料は大きなエネルギーギャップを有する材料を意味するように意図されている。
本発明により、ドリフト層（所謂勾配エピタキシャル層）の成長方向に沿って有利に連続的に低下する電荷キャリアドーピングの濃度を有するドリフト層を、直接的なやり方で実現することができ、有利な濃度の電荷キャリアドーピングを採用することにより比較的長期間にわたって使用することができる。ドリフト層の空乏層上の所定の／好ましい最大電界と所定の／好ましい降伏電圧とを考慮することにより、勾配エピタキシャル層の有利なドーピングプロフィールを設定し、かつ比較的長期間にわたって維持することができる。したがって本発明は、比較的高い降伏電圧と比較的低い伝導損との有利な組み合わせが保証されるドリフト層を含む半導体部品を可能にする。
半導体部品は能動半導体部品（例えば、ＭＯＳＦＥＴ、ＪＦＥＴ）であってよい。同様に半導体部品は受動半導体部品（例えばショットキーダイオード）であってよい。特に、半導体部品は高降伏電圧・垂直型単極電力部品として形成されてもよい。
製造方法の別の好ましい実施形態では、ドリフト層は広いバンドギャップ材料と電荷キャリアドーピングで形成される。この場合、ドーピング原子の不要な拡散は確実に防止される。
ドリフト層（１６）は少なくともシリコンのエネルギーギャップより大きなエネルギーギャップを有する広いバンドギャップ材料で形成されると有利である。広いバンドギャップ材料のエネルギーギャップは少なくとも２ｅＶ幅であることが好ましい。これにより上記利点を確実に保証する。
好ましくは、ドリフト層は少なくとも炭化ケイ素および／または窒化ガリウムで形成される。炭化ケイ素のエピタキシーが１４００℃より高い高温で行なわれ、結晶格子の原子はシリコンの場合よりも強く結合されるので、例えば、ドーピング原子の拡散による濃度プロファイルの以降の変更が防止される。この利点はまた、アニーリングがエピタキシーよりいくぶん高い温度で行なわれる場合にも保証される。
この利点はまた、窒化ガリウムを使用する場合にも保証される。窒化ガリウムのエピタキシーは通常１０００℃〜１２００℃で行なわれる。別のドーピング注入のアニーリングが時にはより高い温度で行なわれるかもしれないが、それにもかかわらず大きな拡散は発生しない。炭化ケイ素および／または窒化ガリウムおよび／または別の広いバンドギャップ材料を介した拡散は、エピタキシー中の温度のためだけでなくまた広いバンドギャップ材料の結晶構造によっても防止されることをさらに指摘しておく。結晶原子は、広いバンドギャップ材料内においてより強く結合され、これにより原子の拡散を困難になる。さらに、アニーリングに続く工程は、エピタキシー温度より低い温度でほぼ例外なく行なわれる。
ドリフト層は、ドリフト層の好ましい降伏電圧ＶＢｒとドリフト層の好ましい最大電界Ｅｍａｘを考慮して設定された層厚ｄＥｐｉで形成されることが好ましい。特にこの場合、次式を適用してよい。
Figure 2012533184
あるいは、次式を適用してもよい。
Figure 2012533184
ここで、
Figure 2012533184
λは１０〜１０００の範囲である。
したがって成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度を有するドリフト層は比較的小さな層厚ｄＥｐｉを有することができる。ここで層厚ｄＥｐｉは、一定の基準ドーピングで使用されてよい基準ドリフト層の基準層厚以下である。これにより、降伏電圧と伝導損の有利な値に適合するとともに連続的に低下する電荷キャリアドーピングの濃度を有するドリフト層の経済的な製造を可能にする。これの効果は、層厚ｄＥｐｉを有するドリフト層（勾配エピタキシャル層）がドーピングパラメータ（例えば、厚さ）のばらつきにそれほど敏感ではないということである。
この代替案としてあるいはこれに加えて、ドリフト層の界面は、ドリフト層の好ましい降伏電圧ＶＢｒ、ドリフト層の好ましい最大電界Ｅｍａｘおよび勾配パラメータλを考慮して設定された最大ドーピングＮ０で形成されてもよい。勾配パラメータは、最大ドーピング濃度と界面の反対側のドリフト層の別の界面における最小ドーピング濃度との差を決定する。好ましくは、最大ドーピングＮ０は次式となるように設定される。
Figure 2012533184
このような最大ドーピングは、降伏電圧と最大電界との有利な関係を保証する。
上記段落に説明された利点は次の場合に保証される。
Figure 2012533184
ここで、
Figure 2012533184
λは１０〜１０００の範囲である。
代替案としてあるいは追加として、ドリフト層は、ドリフト層の層厚ｄＥｐｉ、ドリフト層の界面の最大ドーピングＮ０および勾配パラメータλを考慮して設定されたドリフト層の成長方向ｚに沿った濃度Ｎ（ｚ）の電荷キャリアドーピングで形成されてもよい。有利には、
Figure 2012533184
。
したがって本発明は、広いバンドギャップ材料（例えば、炭化ケイ素、および／または窒化ガリウム）を使用することによるエピタキシャル堆積工程により直接的にかつ確実に実現することができるドリフト層（勾配エピタキシャル層）の最適ドーピングプロフィールを提供する。ドリフト層の最適ドーピングプロフィールのおかげで、半導体部品の伝導損を同じ降伏電圧で最大２５％まで低減することができる。これは一定ドープドリフト層を凌ぐ大きな利点である。
単極電力部品（例えば、スイッチまたはダイオード）の所与の降伏電圧等級に対し、勾配エピタキシャル層を使用することによりオン抵抗を最大２５％まで低減することができる。これは、ドリフト層のブロッキング性能の低減を伴うことなく実現することができる。
好ましい実施形態では、勾配パラメータは１０〜１０００の範囲である。特に、勾配パラメータは５０〜２００の範囲であってもよい。以下にさらに詳細に述べられるように、このような勾配パラメータの値を有するドリフト層は、直接的に製造することができ、高い割合で、無限大勾配パラメータという利点を提供する。
例えば、ドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度は、ドリフト層の材料のエピタキシャル堆積中に電荷キャリアドーピングの少なくとも１つのドープ材のガス流を変更することにより形成される。このようにして、ドーピング原子の取り込みは、エピタキシー工程中に制御されたやり方で変更することができる。
ドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度はさらに、ドリフト層（１６）の材料のエピタキシャル堆積中に、広いバンドギャップ材料を含む第１のガス流と第２のガス流の比を変更することにより形成されてもよい。例えば連続的に低下する電荷キャリアドーピングの濃度はエピタキシャル堆積中に炭素とシリコンの比を変更することにより形成される。このような製造方法はまた、直接的なやり方で行なうことができる。
上記段落に説明された製造方法の利点はまた、対応する半導体装置においても保証される。
本発明について、添付図面の概略図において示される例示的実施形態を用いさらに詳細に以下に説明する。
単極半導体部品の製造方法の第１の実施形態を説明する４つの座標系を示す。 単極半導体部品の製造方法の第２の実施形態を示すフローチャートを示す。 半導体装置の第１の実施形態の概略図を示す。 半導体装置の第２の実施形態の概略図を示す。 半導体装置の第３の実施形態の概略図を示す。 半導体装置の第４の実施形態の概略図を示す。
添付図面において、特に明記しない限り同一または類似の部品に関する部品には同じ参照符号を付す。
図１Ａ〜１Ｄには、単極半導体部品の製造方法の第１の実施形態を説明する４つの座標系を示す。
製造方法を説明するために、製造される半導体部品のドリフト層の有利なドーピングプロフィールの計算規則が、ドリフト層の所定の／好ましい最大電界Ｅｍａｘと所定の／好ましい降伏電圧ＶＢｒを考慮し／それに適合して規定される。ここで有利なドーピングプロフィールは、ドリフト層が可能な限り高い降伏電圧ＶＢｒと共に比較的低い層抵抗ρを有するという効果をもつドーピングプロフィールを意味するように意図されている。
以下に説明される製造方法は、少なくとも１つの広いバンドギャップ材料と電荷キャリアドーピングを含むドリフト層の材料のエピタキシャル堆積を含む。好適な広いバンドギャップ材料は、例えば炭化ケイ素および／または窒化ガリウムである。ドリフト層の成長方向はｚ軸に沿って延び、好ましくは基板の隣に存在するドリフト層の下側界面が、製造されるドリフト層の層厚ｄＥｐｉに対しｚ＝ｄＥｐｉのｘｙ面に平行に配向された状態である。下側界面の反対側の上側界面は同様に、ｚ＝０のｘｙ面に対し平行に配向される。用語「下側界面」と「上側界面」はこの場合、上側界面が形成される前に下側界面が形成されるドリフト層の製造方法を言う。しかしながら本明細書に記載される製造方法はまた、上から下方への成長方向を有するドリフト層の製造に適応されてもよい。
成長方向に沿ったドーピングプロフィールＮ（ｚ）とは別に、式（式１）〜（式３）は、電界Ｅ（ｚ）、電位Ｖ（ｚ）および層抵抗ρに適用される。ここでｅ０は基本電荷、ε０は真空誘電率、εｒは比誘電率、μは電荷キャリア移動度を表す。
Figure 2012533184
以下の製造方法は、ドリフト層のパンチスルー設計を出発点とすることができるという発見に基づく。したがってドリフト層はオフ状態において電荷キャリアが完全に空乏化されると仮定してよい。さらにｚ＝ｄＥｐｉにおける下側界面上の電界Ｅ（ｚ）が０まで低下したと仮定してもよい。製造方法の開発はまた、広いバンドギャップ材料内のドーピング原子の不完全なイオン化と移動度のドーピング濃度への依存性とを無視できるという発見に基づく。
最大電界（以下では最大電界Ｅｍａｘと呼ぶ）と降伏電圧ＶＢｒはｚ＝０の式（式１）と（式２）により次のように与えられる。
Figure 2012533184
以下の製造方法により、降伏電圧ＶＢｒが最大化され同時に層抵抗ρが最小化されるドーピングプロフィールＮ（ｚ）がドリフト層内に得られる。製造方法は、ラグランジュ乗数を掛けることにより有利なドーピングプロフィールＮ（ｚ）を導出することができるという発見に基づく。その関数は次式により与えられる。
Figure 2012533184
ここでαは所謂ラグランジュ乗数である。
式（式６）内の括弧でくくった項
Figure 2012533184
は次のオイラーラグランジュ微分方程式（式７）を満足することが好ましい。
Figure 2012533184
方程式（式７）を解くために、式（式８）が共に使用される。
Figure 2012533184
これにより微分方程式（式９）を得る。
Figure 2012533184
これは、変数を分離することにより積分可能である。これにより式（式１０）を得る。
Figure 2012533184
式（式１０）内には、式（式１１）により定義される勾配パラメータλが存在する。
Figure 2012533184
ここでＮ０はｚ＝ｄＥｐｉにおける最大表面ドーピング（下側界面のドーピング）を表す。
勾配パラメータλの定義については、ドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングＮ（ｚ）の濃度が想定されるが、これは本明細書で説明される製造方法によりドリフト層内に実現することができる。勾配パラメータλは、ドーピングプロフィールがどれくらい変化するかを決定する。勾配パラメータλが大きいほど、成長方向に沿ったドーピング濃度の変化が大きい。極端な場合λ−＞０では、一定ドープの開始エピタキシャル層が再生される。
式（式１０）に示すようにドーピングプロフィールＮ（ｚ）の関数関係を式（式３）〜（式５）に代入することができる。これにより式（式１２）〜（式１４）を得る。
Figure 2012533184
式（式１２）〜（式１４）は、製造されるドリフト層（勾配エピタキシャル層）の関数関係を記述する。しかしながら、所定値ＥｍａｘとＶＢｒに加え、層厚ｄＥｐｉ、最大表面ドーピングＮ０および勾配パラメータλというパラメータがまた式（式１２）〜（式１４）に生じる。
所定の／好ましい最大電界Ｅｍａｘと所与の層厚ｄＥｐｉに対し、最大表面ドーピングＮ０は式（式１３）から導出されることができる。
Figure 2012533184
降伏電圧ＶＢｒに対し、式（式１４）から次の式（式１６）を得る。
Figure 2012533184
式（式１７）内のドリフト層の層厚ｄＥｐｉに対し、次式を得る。
Figure 2012533184
次に、式（式１７）による層厚ｄＥｐｉを式（式１５）に代入することができる。これにより次式を得る。
Figure 2012533184
したがって、所定の／好ましい最大電界Ｅｍａｘと所定の／好ましい降伏電圧ＶＢｒに対して、ドリフト層のパラメータを勾配パラメータλの関数として導出することができる。層抵抗ρに対して、次式を得る。
Figure 2012533184
無限大となる傾向のある勾配パラメータλの場合、式（式１０）の分子は無限大となる傾向がある。したがってドーピングプロフィールＮ（ｚ）が有限のままであるように、無限に高い最大表面ドーピングＮ０（下側界面内の）が有利であろう。
無限大となる傾向のある勾配パラメータλに対し、以下の近似（式２０）〜（式２２）を関数ｆ（λ）、ｇ（λ）およびｈ（λ）に対し導出することができる。
Figure 2012533184
近似（式２０）〜（式２２）は、無限大となる傾向のある勾配パラメータλに対して、層厚ｄＥｐｉ、最大表面ドーピングＮ０および層抵抗ρの以下の極限値を与える。
Figure 2012533184
ここで、基準層厚ｄｅｐｉ．ｃｏｎｓｔ、基準面ドーピングＮ０．ｃｏｎｓｔおよび基準層抵抗ρｃｏｎｓｔはそれぞれ、成長方向に沿って一定の電荷キャリアドーピングを有する対応する基準ドリフト層（Ｅ（ｚ＝ｄＥｐｉ）＝０によるパンチスルー設計の）、同じ最大電界Ｅｍａｘおよび同じ降伏電圧ＶＢｒのパラメータに関係する。
式（式２４）を式（式１０）に代入し極限値を取ることにより、次式を得る。
Figure 2012533184
ここで、上側界面上のドーピング濃度Ｎ（ｚ）は、一定ドープ基準ドリフト層の濃度の２／３である。しかしながらドリフト層（勾配エピタキシャル層）の下側界面上では、ドーピング濃度Ｎ（ｚ）は無限大に発散する。したがって無限大となる傾向のある勾配パラメータλを有するこの極端な場合は実現可能ではない。
しかしながら以下の方法は、有限でありかつ容易に実現可能な勾配パラメータλを使用することにより上の段落で述べた（無限大となる傾向のある勾配パラメータλを有する）極端な場合の利点をほぼ完全に保証するドリフト層を可能にする。
０となる傾向の有る勾配パラメータλを有する第１の極端な場合と無限大となる傾向のある勾配パラメータλを有する第２の極端な場合との間で、式（式１７）〜（式１９）は連続微分可能な遷移を示す。
本明細書に記載の製造方法は、勾配パラメータλの特定の範囲の値に対して、無限大となる傾向のあるλを有する第２の極端な場合の利点を高い割合で実現することができ、同時にエピタキシャル堆積工程中にドーピングプロフィールを直接的なやり方で連続的に変化させることができるという発見に基づく。これを実現するために、エピタキシー装置内のガス流および／またはガス比を勾配パラメータλの好適な値に応じて連続的に単に変化させる。
この方法の利点を表すために、以下の添付図面を参照する。
図１Ａ〜１Ｄに、製造方法の第１の実施形態により形成されたドリフト層の勾配パラメータ、層厚、層抵抗、最大表面ドーピング、最大電界、および降伏電圧間の関係について説明する４つの座標系を示す。
図１Ａは、所定の／好ましい最大電界Ｅｍａｘと所定の／好ましい降伏電圧ＶＢｒを保証するために６×１０１５ｃｍ−３の基準面ドーピングＮ０．ｃｏｎｓｔと１４μｍの基準層厚ｄｅｐｉ．ｃｏｎｓｔの代わりに使用することができる勾配パラメータλと層厚ｄＥｐｉとの関係を示す。ここで横座標は勾配パラメータλであり、縦座標は関連層厚ｄＥｐｉ（マイクロメートル）である。
１０−１〜１０２の値範囲の間に、大きな負の勾配を有する遷移領域を見ることができる。したがって、１０−１〜１０３のこの値範囲の勾配パラメータλは、一定ドープ基準ドリフト層の１４μｍの基準層厚ｄｅｐｉ．ｃｏｎｓｔと比較して既に有利な薄いドリフト層を保証している。本明細書に記載の製造方法により形成されるドリフト層のより薄い構成のおかげで、例えば製造コストを低減することができる。
図１Ｂに、勾配パラメータλと関連層抵抗ρとの関係を例示する。横座標は勾配パラメータλである。縦座標は関連層抵抗ρ（ｍΩｃｍ２）である。再生される数値は、前述の６×１０１５ｃｍ−３の基準面ドーピングＮ０．ｃｏｎｓｔの値と１４μｍの基準層厚ｄｅｐｉ．ｃｏｎｓｔとを参照する。
層抵抗ρの遷移領域はまた、１０−１〜１０３の値範囲の勾配パラメータλの図１Ｂに見られる。この遷移領域では、層抵抗ρは強い勾配プロフィールを有する。したがって、１０−１より大きな勾配パラメータλは、低い層抵抗ρを有するドリフト層に有利である。
１００の勾配パラメータλを超えると、層抵抗ρはそれ以上ほとんど低下しない。これはまた、層抵抗ρが、１００の勾配パラメータλを有するその最適値にほぼ既に達したことを意味すると解釈することができる。したがって１０−１〜１０３の値範囲の勾配パラメータλを有するドリフト層を形成するのに十分である。１０３を超える勾配パラメータλのさらなる増加は、１０−１〜１０３の値範囲の勾配パラメータλと比較し、いかなる重要な利点とも関連付けられない。
したがって、本明細書に記載の製造方法では、１０−１〜１０３の値範囲、好ましくは５０〜２００の範囲、特には１００の勾配パラメータλが好ましくは使用される。このような勾配パラメータλに関し、平方根依存性のおかげで、下側界面上の最大ドーピングと上側界面上の最小ドーピング間には約１桁の大きさのドーピングバンド幅が存在する。このドーピングバンド幅は、ドリフト層の材料のエピタキシャル堆積により直接的に実現することができる。
図１Ｃに、勾配パラメータλの関数としての下側界面上の最大表面ドーピングＮｍａｘと上側界面上の最小値表面ドーピングＮｍｉｎを示す。縦座標上に示された数値は、６×１０１５ｃｍ−３の基準面ドーピングＮ０．ｃｏｎｓｔと１４μｍの基準層厚ｄｅｐｉ．ｃｏｎｓｔを参照する。
図１Ｄに、勾配パラメータλ、最大電界Ｅｍａｘおよび降伏電圧ＶＢｒとの関係を示す。縦座標の最大電界Ｅｍａｘと降伏電圧ＶＢｒのそれぞれの数値は、６×１０１５ｃｍ−３の基準面ドーピングＮ０．ｃｏｎｓｔと１４μｍの基準層厚ｄｅｐｉ．ｃｏｎｓｔを参照する。
図１Ｄでわかるように、ここで検討される勾配パラメータλ、所定の／好ましい最大電界Ｅｍａｘおよび所定の／好ましい降伏電圧のすべての数値に対し、ＶＢｒは一定に保たれる。所定の／好ましい最大電界Ｅｍａｘは約１５００ｋＶ／ｃｍである。所定の／好ましい降伏電圧ＶＢｒは約１１００Ｖである。
本明細書に記載の製造方法では、ドリフト層は、ドリフト層の所定の／好ましい降伏電圧ＶＢｒと所定の／好ましい最大電界Ｅｍａｘを考慮して設定された層厚ｄＥｐｉで形成されることが好ましい。特に、次式を適用してよい。
Figure 2012533184
代替案として、（式１７）がまた利点を保証するために適用されてもよい。
層厚ｄＥｐｉ、最大電界Ｅｍａｘおよび降伏電圧ＶＢｒ間のこのタイプの有利な関係は、勾配パラメータλが１０〜１０００の値範囲である場合、直接的に実現することができる。したがって本明細書に記載の製造方法では、層厚ｄＥｐｉを、一定ドープ基準ドリフト層の基準層厚ｄｅｐｉ．ｃｏｎｓｔと比較して、最大２５％まで低減することができる。したがって層抵抗ρを、一定ドープ基準ドリフト層の基準層抵抗の７５％程度まで低下させることができる。これにより上記利点を保証する。
さらに本製造方法では、ドリフト層の下側界面は、ドリフト層の好ましい降伏電圧ＶＢｒ、好ましい最大電界Ｅｍａｘおよび１０〜１０００の範囲の勾配パラメータλを考慮して設定された最大表面ドーピングＮ０で形成されてよい。式（式１８）を特には適用してよい、あるいは下記式（式２８）を適用してもよい。
Figure 2012533184
さらに、ドリフト層は、ドリフト層の下側界面の最大表面ドーピングＮ０の層厚ｄＥｐｉおよび１０〜１０００の範囲の勾配パラメータλを考慮して設定された成長方向に沿ったドーピングＮ（ｚ）で形成されてもよい。好ましくは、次の式（式２９）を適用する。
Figure 2012533184
このようなドーピングプロフィールＮ（ｚ）は、少なくとも１つの広いバンドギャップ材料と電荷キャリアドーピングを含む材料のエピタキシャル堆積によりドリフト層を形成すると直接的にかつ確実に実現することができる。特に、ドリフト層は広いバンドギャップ材料と電荷キャリアドーピングで形成されてもよい。好ましくは、勾配パラメータλは５０〜２００の範囲である。有利な実施形態では、炭化ケイ素および／または窒化ガリウムが広いバンドギャップ材料として堆積される。このようにして、既に上に説明した利点が得られる。
例えば、ドリフト層の形成は、６×１０１５ｃｍ−３の基準面ドーピングＮ０．ｃｏｎｓｔ、１４μｍの基準層厚ｄＥｐｉ．ｃｏｎｓｔおよび約１．７５ｍΩｃｍ２の基準層抵抗ρｃｏｎｓｔに基づいてよい。ドリフト層は、１００の勾配パラメータλ、４．２×１０１６ｃｍ−３の最大表面ドーピングＮ０、４．２×１０１５ｃｍ−３の上側界面の最小値表面のドーピング、１１μｍの層厚ｄＥｐｉ、および約１．３３ｍΩｃｍ２の層抵抗ρで形成されてよい。このようなドリフト層は半導体部品の多くの実施形態に有利である。
本明細書に記載の製造方法により製造されるドリフト層（勾配エピタキシャル層）は、一定ドープのエピタキシャル層のオン抵抗より低いオン抵抗を有する。これは、半導体部品特にはスイッチング部品の電気的性質がドリフト層だけにより規定されないものの有利である。
下側界面上のより濃いドーピングのおかげで、電界はこの領域内でより大きく増加する。ドリフト層内部では、この場合の電界は一定ドーピングを有する対応する基準ドリフト層よりもいくぶん高い。しかしながらλ≠０を有するドリフト層の電界はより緩やかに増加するので、表面上で最大電界Ｅｍａｘ（最大電界強度）を超えない。例示的に言うと、下側界面上の一定基準ドリフト層内で直接吸収されるポテンシャルは、１０〜１０００のλを有するドリフト層内のドリフト層の体積内に移動される。
いくつかの考察で示したように、本明細書に記載の技術により得られるドリフト層を有する半導体部品を有効に使用することができる。
図２は、単極半導体部品の製造方法の第２の実施形態を表すフローチャートを示す。
製造方法の随意的な方法工程Ｓ１では、ドリフト層の材料のエピタキシャル堆積に使用される処理室が排気および／または洗浄される。同時にまたはその前後に行なわれる方法工程Ｓ２では、処理室はドリフト層の成長温度まで加熱される。エピタキシャル堆積により処理室内で製造されるドリフト層は広いバンドギャップ材料を含むので、処理室は、比較的高い成長温度まで前もって加熱されることが好ましい。炭化ケイ素が広いバンドギャップ材料として堆積される場合、処理室は少なくとも１４００℃の成長温度まで加熱されてよい。
ドリフト層の材料のエピタキシャル堆積を開始する前に、処理室内の圧力および／またはキャリヤガスのガス流は随意的な方法工程Ｓ３において調整されてよい。同様に、別の随意的な方法工程Ｓ４では、ドリフト層がエピタキシャル堆積により形成される表面はエッチングされてもよい。しかしながら方法工程Ｓ１〜Ｓ４に関連する言及は、本方法工程を行なうための時間系列を指示するものではない。
ドリフト層のエピタキシャル堆積を開始するために、エピタキシャル堆積に使用される反応性ガスは方法工程Ｓ５においてスイッチオンされる。ドリフト層が炭化ケイ素と電荷キャリアドーピングを含む材料から形成される場合、ＳｉＨ４、Ｃ３Ｈ８およびドーピングガスが反応性ガスとして使用されることが好ましい。従来技術で知られたドーピングガスが、電荷キャリアドーピングのドーピングガスとして使用されてもよい。ドリフト層がまた、炭化ケイ素と電荷キャリアドーピングに加えて追加の材料を含むように意図される場合、材料に使用可能なドーピングガスが同様にスイッチオンされる。
方法工程Ｓ５後、方法工程Ｓ６において、ドリフト層のエピタキシャル堆積が成長期中行なわれる。使用される反応性ガスの少なくとも１つのガス流を時間の関数として変化させることにより、ドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度を有するドリフト層を成長期中に堆積する。
例えば、時間ｔとドーピングガス流Ａの座標系において表される関係が採用される。ここで、座標系の横座標は時間ｔに対応する。縦座標は連続的に（厳密に単調に）低下するドーピングガス流Ａを示す。特に、ドーピングガス流は指数関数的に低下してもよい。
成長期すなわち方法工程Ｓ６の期間は、ドリフト層が式（式１７）または（式２７）に従う層厚で形成されるように選択されてもよい。したがって式（式１７）または（式２７）に従うドリフト層の層厚は、一定ドープ基準ドリフト層の基準層厚の約７５％だけである。式（式１７）または（式２７）に従う低減された層厚を有するドリフト層を形成することにより、ドリフト層の製造がより好都合になる。これは特に炭化ケイ素を使用する場合に有利である。成長方向に沿って連続的に低下するドーピング濃度と共に、低減された層厚は、ドーピングおよび／または層厚のばらつきが製造されるドリフト層の降伏電圧に余り影響を与えないという付加的効果を有する。
方法工程Ｓ６の始めに、基板に対向するドリフト層の下側界面は式（式１８）または（式２８）に従う最大表面ドーピングで形成されてもよい。さらに、式（式２９）に従う成長方向に沿った濃度の電荷キャリアドーピングは時間ｔとドーピングガス流Ａとの好適な関係により形成されてもよい。勾配パラメータはこの場合１０〜１０００の範囲であることが好ましい。勾配パラメータは特には５０〜２００の範囲であってよい。
式（式２９）に従う濃度の電荷キャリアドーピングを有するドリフト層は比較的高い降伏電圧と共に同時に比較的低い伝導損という利点を有する。したがって本明細書に記載の製造方法により形成されるドリフト層は特に半導体部品に好適である。
式（式２９）に従う有利な濃度の電荷キャリアドーピングは比較的高い温度の広いバンドギャップ材料（例えば、炭化ケイ素および／または窒化ガリウム）のエピタキシャル堆積により設定されるので、ドープ材の拡散による濃度プロファイルの以降の変更が防止される。これは、従来のシリコンからなるドリフト層を凌ぐ、広いバンドギャップ材料を含むドリフト層の実質的な利点である。従来のシリコンからなるドリフト層では、電荷キャリアドーピングの濃度プロファイルは通常、後続工程による電荷キャリアドーピングの拡散のためにシリコンドリフト層の製造の後に変更される。したがってシリコンドリフト層の場合、好ましい濃度プロファイルの電荷キャリアドーピングを長期間にわたって使用することはほとんど可能ではない。この問題は本明細書に記載の製造方法により解決され得る。
本明細書に記載の製造方法は、ドリフト層の材料のエピタキシャル堆積中に電荷キャリアドーピングの少なくとも１つのドーピングガス流Ａのガス流Ａを変えることによりドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度を設定することに限定されない。ドーピングガス流Ａを変えることの代替案としてあるいはそれの追加として、本製造方法はまた、第１の広いバンドギャップ材料と第２の広いバンドギャップ材料の追加により、そうでなければそれらの比の排他的変化によりドリフト層の成長方向に沿って連続的に低下する電荷キャリアドーピングの濃度が形成される方法工程を含んでもよい。例えば、連続的に低下する電荷キャリアドーピングの濃度は、ドリフト層の材料のエピタキシャル堆積中に炭素とシリコンの比を変えることにより形成されてもよい。
ドリフト層のエピタキシャル堆積すなわち成長期は、方法工程Ｓ７の反応性ガスをスイッチオフすることにより終了される。随意的な方法工程Ｓ８では、処理室を冷却する処理が行なわれてもよい。その後、処理室は別の任意選択的な方法工程Ｓ９において不活性ガスで洗浄されてもよい。同様に、標準圧が方法工程Ｓ９における処理室において設定されてもよい。
図３に、半導体装置の第１の実施形態の概略図を示す。
図３に概略的に示された半導体装置１０は基板１２とタイプ１のＶＪＦＥＴとして形成された半導体部品とを含む。基板１２は比較的濃いｎ型ドーピングを含む。ドレインコンタクト１４は基板１２の下側に形成される。ＶＪＦＥＴのドリフト層１６は下側の反対側の基板１２の上側に形成される。
ドリフト層１６は、基板１２に対向する第１の界面１８から第１の界面１８の反対側の第２の界面２０への方向１９に沿って連続的に低下するｎ型電荷キャリアドーピングの濃度を有する。ドリフト層１６のｎ型電荷キャリアドーピングの平均濃度は基板１２のｎ型ドーピングの平均濃度より低いことが好ましい。
ドリフト層１６は少なくとも１つの広いバンドギャップ材料とｎ型電荷キャリアドーピングとを含む。好ましくは、ドリフト層１６は広いバンドギャップ材料とｎ型電荷キャリアドーピングで形成される。好ましい広いバンドギャップ材料は炭化ケイ素および／または窒化ガリウムである。ドリフト層１６に炭化ケイ素を使用することにより、好ましい電荷キャリアドーピングが直接的に行われ、また半導体装置１０の動作中に確実に維持されることができる。
好ましい一実施形態では、ドリフト層１６の平均層厚は式（式１７）に対応する。ドリフト層１６の平均層厚が式（式２７）に対応することもまた有利である。こうしてドリフト層１６を比較的薄い平均層厚で製造することができる。これによりドリフト層１６の製造のコストを低減する。
ドリフト層１６の第１の界面１８上の最大表面ドーピングは式（式１８）に従ってよい。別の有利な実施形態では、最大表面ドーピングは式（式２８）に対応してもよい。したがってドリフト層１６は、電荷キャリアドーピングの連続的に低下する濃度として式（式２９）に従う濃度を有してもよい。式（式１７）、（式１８）、（式２８）および（式２９）に発生する勾配パラメータλは１０〜１０００の範囲であってよい。好ましくは、勾配パラメータは５０〜２００の範囲である。
ドリフト層１６は上記実施形態による製造方法により形成されてもよい。この状況では、個々の実施形態の方法工程はまた、製造方法の別の実施形態を形成するために組み合わされてもよい。
基板１２に対向するドリフト層１６の側に、ｐドープ領域２２とｎドープ領域２４が形成される。ｐドープ領域２２は関連ゲートコンタクト２６によりそれぞれ接触されてもよい。それに応じて、ｎドープ領域２４がソースコンタクト２８によりそれぞれ接触されてもよい。部品２２〜２８を製造する方法と半導体装置１０の機能性は従来技術から知られているので、ここではこれらについて詳しく検討しない。しかしながら、ドリフト層を形成するための製造方法は部品１２〜１６と２２〜２８からなる半導体装置１０を製造するための全方法に直接的に取り込まれてもよいということが指摘される。
図４に、半導体装置の第２の実施形態の概略図を示す。
示された半導体装置３０はタイプ２のＶＪＦＥＴとして形成された半導体部品を含む。半導体装置３０の基板１２は好ましくは４Ｈ−ＳｉＣを含む。ドリフト層１６もまたこの材料（４Ｈ−ＳｉＣ）を含んでよい。特に、ドリフト層１６は広いバンドギャップ材料（例えば、炭化ケイ素および／すなわち窒化ガリウム）とｎ型電荷キャリアドーピングを含む。ドリフト層は、基板領域に対向する第１の界面１８から第１の界面１８の反対側の第２の界面２０への方向１９に沿って連続的に低下するｎ型電荷キャリアドーピングの濃度を有する。好ましい一実施形態ではドリフト層１６は式（式１７）、（式１８）および（式２９）に従う特性を有する。有利には、ドリフト層１６はまた、式（式２７）、（式２８）および（式２９）に対応してもよい。式（式１７）、（式１８）、（式２８）および（式２９）に発生する勾配パラメータλは１０〜１０００の範囲であってよい。
したがって半導体装置３０を、従来のタイプ２のＶＪＦＥＴと比較してより経済的に製造することができる。より有利な層抵抗はまた、この場合、費用優位性に寄与すると考えられる。アクティブ領域は、この有利な層抵抗のためにより小さくなるように選択でき、これにより部品当たりのコストを低減する。
半導体装置３０は同様に、ドリフト層１６の所定の／好ましい最大電界とドリフト層１６の所定の／好ましい降伏電圧が保証されるように直接的に製造されることができる。
半導体装置３０のさらなる部品１２と２２〜２４は既に説明された図３の実施形態に対応する。したがってここでは重複する説明を省略する。
ｎドープドリフト層１６を有する半導体装置１０と３０の代替として、ｐドープドリフト層を有する対応する実施形態が製造されてもよい。
図５Ａと５Ｂに半導体装置の第３の実施形態の概略図を示す。
図５Ａと５ＢはそれぞれＭＯＳＦＥＴの１／２セルを示す。図５ＡにＤＭＯＳとして形成された１／２セル４０を示す。図５ＢにＵＭＯＳとして形成された１／２セル４２を示す。２つの１／２セル４０と４２はそれぞれ、少なくとも広いバンドギャップ材料とｎ型電荷キャリアドーピングで形成されるドリフト層１６を有する。好ましくは、広いバンドギャップ材料は炭化ケイ素および／または窒化ガリウムである。２つのドリフト層１６はそれぞれ、基板１２に対向する第１の界面１８から第２の界面２０への方向１９に沿って連続的に低下するｎ型電荷キャリアドーピングの濃度を有する。それぞれのドリフト層１６のパラメータは式（式１７）、（式１８）および（式２９）に従って設定されてよい。有利な一実施形態では、それぞれのドリフト層１６のパラメータはまた、式（式２７）、（式２８）および（式２９）に対応してもよい。式（式１７）、（式１８）、（式２８）および（式２９）に発生する勾配パラメータλは１０〜１０００の範囲であってよい。
１／２セル４０および／または４２を製造するために、上述の製造方法の実施形態の１つあるいはそれらの組み合わせが使用されてもよい。それぞれのドリフト層１６を製造するための方法工程は、ドリフト層１６に加えて、コンタクト１４、２６、２８、ｐドープ層４４、４６、ｎドープ層４８および絶縁層５０が形成される全製造方法において直接的に適用されてもよい。したがって２つの１／２セル４０または４２の少なくとも１つを製造するための可能な全製造方法は、ここではさらに詳しく検討されない。ｐドープドリフト層を有する１／２セルはさらに、対応する全製造方法により形成されてもよい。
図６に半導体装置の第４の実施形態の概略図を示す。
示された半導体装置６０はショットキーダイオードとして形成される。半田付け可能な裏側コンタクト６２は基板１２の下側に配置される。基板１２の上側は、フィールドストップ層６４により少なくとも部分的に覆われる。広いバンドギャップ材料（例えば、炭化ケイ素および／または窒化ガリウム）とｎ型電荷キャリアドーピングからなるｎドープドリフト層１６はフィールドストップ層６４上に形成される。ドリフト層１６はまた、広いバンドギャップ材料とｎ型電荷キャリアドーピングに加えて少なくとも１つの別の材料を含んでもよい。
ドリフト層１６は、第１の界面１８から第２の界面２０への方向１９に沿って連続的に低下する電荷キャリアドーピングの濃度を有する。ドリフト層１６のパラメータは、式（式１７）、（式１８）および（式２９）の少なくとも１つを満足することが好ましい。別の有利な実施形態では、各ドリフト層１６のパラメータはまた、式（式２７）、（式２８）および（式２９）に対応してもよい。勾配パラメータは１０〜１０００であってよい。勾配パラメータは好ましくは５０〜２００の範囲である。
ショットキー接触６６とＪＴＥ領域６８はフィールドストップ層６４からドリフト層１６の反対側に形成される。アルミニウム層７０により覆われたショットキー接触６６は２つのＪＴＥ領域６８を互いに接続する。部品６６と７０により覆われないＪＴＥ領域６８のこれらの表面はパッシベーション７２により覆われる。したがってショットキー接触６６はボンディング可能な正面側コンタクトとして形成される。
ドリフト層１６を製造する方法は、図６に示された半導体装置６０を製造する方法に直接的に取り込むことができる。既に上に説明した利点はこの場合ショットキーダイオードに対して得られる。したがってショットキーダイオードの機能性についてここでは詳しく検討しない。有利なｐドープドリフト層を有するショットキーダイオードは同様に、それに応じて修正される製造方法により製造されてよい。
Ａ：ドーピングガス流
ｄＥｐｉ：層厚
Ｅｍａｘ：最大電界λ
λ：勾配パラメータ
Ｎｍａｘ：最大表面ドーピング
Ｎｍｉｎ：最小表面ドーピング
ρ：層抵抗
Ｓ１〜Ｓ９：方法工程
ｔ：時間
ＶＢｒ：降伏電圧
１０：半導体装置
１２：基板
１４：ドレインコンタクト
１６：ドリフト層
１８，２０：界面
１９：方向
２２：ｐドープ領域
２４：ｎドープ領域
２６：ゲートコンタクト
２８：ソースコンタクト
３０：半導体装置
４０、４２：１／２セル
４４、４６：ｐドープ層
４８：ｎドープ層
５０：絶縁層
６０：半導体装置
６２：裏側コンタクト
６４：フィールドストップ層
６６：ショットキー接触
６８：ＪＴＥ領域
７０：アルミニウム層
７２：パッシベーション

Claims (11)

  1. ドリフト層（１６）を有する単極半導体部品の製造方法であって、
    少なくとも１つの広いバンドギャップ材料を含む前記ドリフト層（１６）の材料のエピタキシャル堆積により、前記ドリフト層（１６）の成長方向（ｚ，１９）に沿って連続的に低下する電荷キャリアドーピング（ｎ）の濃度（Ｎ（ｚ））を有する前記ドリフト層（１６）を形成する工程、
    を含む方法。
  2. 前記ドリフト層（１６）は前記広いバンドギャップ材料と前記電荷キャリアドーピング（ｎ）で形成される、ことを特徴とする請求項１に記載の製造方法。
  3. 前記ドリフト層（１６）は少なくともシリコンのエネルギーギャップより大きなエネルギーギャップを有する広いバンドギャップ材料で形成される、ことを特徴とする請求項１または２に記載の製造方法。
  4. 前記ドリフト層（１６）は少なくとも炭化ケイ素および／または窒化ガリウムで形成される、ことを特徴とする請求項１〜３のいずれか一項に記載の製造方法。
  5. 前記ドリフト層（１６）は、前記ドリフト層（１６）の好ましい降伏電圧（ＶＢｒ）と前記ドリフト層（１６）の好ましい最大電界（Ｅｍａｘ）を考慮して設定された層厚（ｄＥｐｉ）で形成され、ここで、
    Figure 2012533184
    であることを特徴とする請求項１〜４のいずれか一項に記載の製造方法。
  6. 前記ドリフト層（１６）の界面（１８）は、前記ドリフト層（１６）の前記好ましい降伏電圧（ＶＢｒ）、前記ドリフト層（１６）の前記好ましい最大電界（Ｅｍａｘ）および勾配パラメータ（λ）を考慮して設定された最大ドーピング（Ｎ０）で形成され、ここで、
    Figure 2012533184
    および、前記勾配パラメータ（λ）は１０〜１０００の範囲である、ことを特徴とする請求項１〜５のいずれか一項に記載の製造方法。
  7. 前記ドリフト層（１６）は、前記ドリフト層（１６）の前記層厚（ｄＥｐｉ）、前記ドリフト層（１６）の前記界面（１８）の前記最大ドーピング（Ｎ０）および前記勾配パラメータ（λ）を考慮して設定された前記ドリフト層（１６）の前記成長方向（ｚ、１９）に沿った前記電荷キャリアドーピング（ｎ）の濃度（Ｎ（ｚ））で形成され、ここで、
    Figure 2012533184
    および前記勾配パラメータ（λ）は１０〜１０００の範囲である、ことを特徴とする請求項１〜６のいずれか一項に記載の製造方法。
  8. 前記勾配パラメータ（λ）は５０〜２００の範囲である、ことを特徴とする請求項６または７に記載の製造方法。
  9. 前記ドリフト層（１６）の前記成長方向（ｚ、１９）に沿って前記連続的に低下する前記電荷キャリアドーピング（ｎ）の濃度（Ｎ（ｚ））は、前記ドリフト層（１６）の材料の前記エピタキシャル堆積中に前記電荷キャリアドーピング（ｎ）の少なくとも１つのドープ材（Ａ）のガス流を変えることにより形成される、ことを特徴とする請求項１〜８のいずれか一項に記載の製造方法。
  10. 前記ドリフト層（１６）の前記成長方向（ｚ、１９）に沿った前記連続的に低下する前記電荷キャリアドーピング（ｎ）の濃度（Ｎ（ｚ））は、前記ドリフト層（１６）の前記材料の前記エピタキシャル堆積中に、前記広いバンドギャップ材料を含む第１のガス流と第２のガス流の比を変えることにより形成される、ことを特徴とする請求項１〜９のいずれか一項に記載の製造方法。
  11. 基板領域（１２）とドリフト層（１６）を有する単極半導体部品とを有する半導体装置（１０、３０、４０、４２、６０）であって、前記ドリフト層（１６）は、前記基板領域（１２）に対向する第１の界面（１８）から前記第１の界面（１８）の反対側の第２の界面（２０）への方向（ｚ、１９）に沿って連続的に低下する電荷キャリアドーピング（ｎ）の濃度（Ｎ（ｚ））を有し、かつ少なくとも１つの広いバンドギャップ材料を含む、半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015156479A (ja) * 2014-01-20 2015-08-27 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイス
US9722017B2 (en) 2014-01-28 2017-08-01 Mitsubishi Electric Corporation Silicon carbide semiconductor device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014527302A (ja) 2011-08-17 2014-10-09 ラムゴス インコーポレイテッド 酸化物半導体基板上の縦型電界効果トランジスタおよびその製造方法
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US9318597B2 (en) 2013-09-20 2016-04-19 Cree, Inc. Layout configurations for integrating schottky contacts into a power transistor device
US9425063B2 (en) * 2014-06-19 2016-08-23 Infineon Technologies Ag Method of reducing an impurity concentration in a semiconductor body, method of manufacturing a semiconductor device and semiconductor device
US9899482B2 (en) * 2015-08-11 2018-02-20 Hrl Laboratories, Llc Tunnel barrier schottky
CN113013229A (zh) * 2021-02-25 2021-06-22 厦门大学 一种碳化硅umosfet功率器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003078702A1 (fr) * 2002-03-19 2003-09-25 Central Research Institute Of Electric Power Industry Procede de preparation de cristal sic et cristal sic ainsi prepare
JP2005324994A (ja) * 2004-05-14 2005-11-24 Tsunenobu Kimoto ＳｉＣ単結晶の成長方法およびそれにより成長したＳｉＣ単結晶
US20080142811A1 (en) * 2006-12-13 2008-06-19 General Electric Company MOSFET devices and methods of fabrication

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE372375B (ja) 1970-01-26 1974-12-16 Gen Electric
US6320207B1 (en) * 1996-04-22 2001-11-20 Kabushiki Kaisha Toshiba Light emitting device having flat growth GaN layer
EP1229591B1 (en) * 1999-10-27 2008-11-12 The Kansai Electric Power Co., Inc. Semiconductor device having drift regions of opposite conductivity types
US6900477B1 (en) * 2001-12-07 2005-05-31 The United States Of America As Represented By The Secretary Of The Army Processing technique to improve the turn-off gain of a silicon carbide gate turn-off thyristor and an article of manufacture
JP4696444B2 (ja) * 2003-11-14 2011-06-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
DE102007014038B4 (de) * 2007-03-23 2015-02-12 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003078702A1 (fr) * 2002-03-19 2003-09-25 Central Research Institute Of Electric Power Industry Procede de preparation de cristal sic et cristal sic ainsi prepare
JP2005324994A (ja) * 2004-05-14 2005-11-24 Tsunenobu Kimoto ＳｉＣ単結晶の成長方法およびそれにより成長したＳｉＣ単結晶
US20080142811A1 (en) * 2006-12-13 2008-06-19 General Electric Company MOSFET devices and methods of fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015156479A (ja) * 2014-01-20 2015-08-27 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイス
US9722017B2 (en) 2014-01-28 2017-08-01 Mitsubishi Electric Corporation Silicon carbide semiconductor device

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