JP2012532562A - 自己制限型正帰還を有する比較器 - Google Patents

Abstract

比較器における正帰還を減衰するための方法および回路は、一実施形態では、第１の入力信号（１０４）を第２の入力信号（１０６）と比較し、比較に基づいて出力（１０８）を供給するように構成された増幅器（１０２）と、増幅器（１０２）の出力に動作可能に接続された第１の入力（１１２）を有する非線形機能（１１０）と、非線形機能（１１８）の出力（１２０）および非線形機能（１１０）の第２の入力（１１４）に動作可能に接続された帰還ループ（１２２）とを含み、帰還ループ（１２２）は、非線形機能（１１０）の第２の入力（１１４）への帰還信号（１２０）を減衰するように構成された帰還制限回路（１２６）を含む。
【選択図】図３

Description

[0001]本開示は、比較器に関し、より具体的には、正帰還を有する比較器に関する。

[0002]集積回路の中でも比較器は、２つの入力電圧レベルの間の比較に基づいて出力信号を生じる回路ブロックである。出力信号は、入力電圧レベルの相対的大きさに応じて２つの値の間で遷移する。例として比較器出力は、第１の入力電圧が第２の入力電圧より大きいときは「ハイ」出力電圧レベルを発生し、第１の入力電圧が第２の入力電圧より小さいときは「ロー」出力電圧レベルを発生するように構成することができる。例示のハイ出力電圧レベルは５ボルトとすることができ、例示のロー出力電圧レベルはゼロボルトとすることができる。特定の用途に対して選択される出力電圧は、設計の選択に応じて、より高くまたはより低くすることができる。

[0003]比較器は、アナログ−デジタル（「Ａ／Ｄ」）変換器を含む多種多様な回路用途において有用である。しかし多くの比較器は、ハイ出力電圧とロー出力電圧の間の遅い遷移を示す。一部の比較器の遅い応答は、様々な回路において適さない。具体的には多くの最新の電子回路は、従来の回路と比べて増加した速度を示すように設計される。このような回路では、遅く応答する比較器は、許容できない速度までデバイスを減速する。増加した速度に対応するために一部の比較器は、「ロー」出力電圧レベルと「ハイ」出力電圧レベルの間のより急速な遷移を示すように設計される。たとえば高利得増幅器は、電圧レベルの間を非常に速く遷移することができる半導体デバイスである。したがって回路の速度を増加するために、増幅器を比較器として回路内に組み込むことができる。

[0004]増幅器の遷移速度は、当技術分野で知られているように帰還ループを含めることによって増加することができる。例として図１は、非線形機能１４への入力を供給する増幅器１２を含む、回路１０を示す。非線形機能１４は、非線形機能１６からの正帰還を、増幅器１２の出力に印加する。

[0005]非線形機能１４による正帰還の印加は論理回路１８によって制御され、論理回路１８は、非線形機能１６の出力を検知し、出力電圧の遷移が検知されたときは、スイッチ２０を閉じそれによって非線形機能１６の出力を非線形機能１４の入力に印加する。非線形機能１６の出力値がもはや変化しなくなった後に、制御論理回路１８はスイッチ２０を開位置に制御する。

[0006]正帰還を有しない増幅器比較器と比べて、正帰還を有する増幅器比較器の増加した遷移速度は、入力部分３２、出力部分３４、および電力部分３６を含む図２の図表３０によって明らかに示される。図表３０において、図表３０の出力部分および電力部分の実線は正帰還を有する比較器１０に対応し、図表３０の出力部分および電力部分の破線は正帰還を有しない比較器に対応する。

[0007]図表３０は、２つの比較器に印加される、２つの入力信号３８および４０を示す。Ｔ＝０からＴ＝１までは、入力信号３８は入力信号４０より高い。この例では両方の比較器は共に、入力信号３８が入力信号４０より高いときは、ロー出力信号を示すように構成される。これは、出力部分３４の出力値ライン４２および４４に反映される。

[0008]しかしＴ＝１では、入力信号４０の値は、入力信号３８の値を超える。それに従って出力４２および４４は、ハイ値に遷移し始める。ロー出力からハイ出力への遷移は、電力の消費を必要とする。したがって電力消費ライン５０および５２によって示されるように、比較器の電力消費は増加し始める。

[0009]論理回路１８は、非線形機能１６の出力の増加を検出し、Ｔ＝２にてスイッチ２０を閉じる。それに従って比較器１０によって消費される電力（ライン５０）は急速な増加を示し、その後に時間Ｔ＝３にて非線形機能１４によって帰還が供給されるのに従い非線形機能１６の出力レベルの急速な増加が続く。時間Ｔ＝４にて非線形機能１６の出力は、「ハイ」出力レベルとなる。これは時間Ｔ＝４にて論理回路１８によって検知され、そのすぐ後にスイッチ２０は開かれ、結果として消費される電力の急な低下を生じる（ライン５０）。

[0010]出力ライン４２と出力ライン４４の比較によって明らかに示されるように、正帰還を有する比較器１０は、正帰還を有しない比較器より速く最終のハイ値を達成する。電力消費ライン５０と電力消費ライン５２の比較によって明らかに示されるように、正帰還を有する比較器１０は、電力スパイクを犠牲にして最終のハイ値を達成する。制御論理１８は、出力が最終値に達した正確な瞬間にスイッチ２０を開くことはできないので、電力スパイクは最終出力値が達成された時点を過ぎて延びる。それにより、制御論理１８によって導入された遅延は、非常に高い電力消費の平坦部を発生する。

[0011]１つの出力状態から別の出力状態に急速に遷移する比較器の必要性がある。また、電力消費の低い急速に遷移する比較器が必要とされる。

[0012]比較器における正帰還を減衰するための方法および回路は、一実施形態では、第１の入力信号を第２の入力信号と比較し、比較に基づいて出力を供給するように構成された増幅器と、増幅器の出力に動作可能に接続された第１の入力を有する非線形機能と、非線形機能の出力および非線形機能の第２の入力に動作可能に接続された帰還ループとを含み、帰還ループは、非線形機能の第２の入力への帰還信号を減衰するように構成された帰還制限回路を含む。

[0013]他の実施形態では、比較器における帰還を制御する方法は、比較器回路の出力端子にて第１の出力状態を確立するステップと、比較器回路への第１の入力信号が、比較器回路への第２の入力信号の値より大きい値を有することを判定するステップと、判定に応答して比較器内に正帰還信号を印加するステップと、正帰還信号を減衰するステップと、減衰された正帰還信号を用いて比較器回路の出力端子にて第２の出力状態を達成するステップとを含む。

[0014]他の実施形態では、比較器回路は、出力と、出力に動作可能に接続されたゲートを有するＭＯＳＦＥＴを含む正帰還回路と、ＭＯＳＦＥＴと直接電気的に連通するコンデンサとを含む。

[0015]正帰還ループを用いて比較器として構成された、従来技術の高利得増幅器をブロック図の形で示す図である。 [0016]正帰還ループを有する従来技術の増幅器および正帰還ループを有しない従来技術の増幅器による、入力信号、出力信号、および消費される電力の間の関係を示すグラフである。 [0017]正帰還ループおよび帰還制限器デバイスを有する増幅器を、ブロック図の形で示す図である。 [0018]図３の増幅器による、入力信号、出力信号、および消費される電力の間の関係を示すグラフである。 [0019]正帰還ループ内に帰還制限デバイスを組み込んだ比較器回路の例示の概略図である。 [0020]回路内の代替の位置に配置された帰還制限デバイスを有する、図５の比較器回路を示す図である。 [0021]異なる機能をもたらすように変更された、図５の比較器回路を示す図である。

[0022]図３を参照すると、回路１００は、入力１０４と入力１０６とを有する増幅器１０２を含む。増幅器１０２は、入力１１２にて非線形機能１１０に接続された出力１０８を含む。非線形機能１１０は、第２の入力１１４と、非線形機能１１８に供給される出力１１６とを含む。非線形機能１１８の出力１２０は、帰還ループ１２２に接続される。

[0023]帰還ループ１２２は、非線形機能１１８の出力１２０から入力を受け取る。この入力信号は、制御論理回路１２４、および帰還制限デバイス１２６に印加される。制御論理回路１２４は、帰還制限デバイス１２６に接続された１つの端子１３２と、非線形機能１１０の端子１１４に接続されたもう１つの端子１３４とを含むスイッチ１３０を制御する。制御論理回路１２４はまた、帰還制限デバイス１２６に接続される。

[0024]図４を参照して、回路１００の動作を説明する。図４においてグラフ１４０は、入力部分１４２、出力部分１４４、および電力部分１４６を含む。最初に、例示の入力信号１５０および１５２は、それぞれ入力１０４および１０６に印加される。時間Ｔ＝０では、電圧１５２は、電圧１５０より大きな値を有する。この実施形態では増幅器１０２は、入力１０４と１０６上の信号の差を増幅するように構成される。非線形機能１１０の入力１１２では、ロー信号が感知される。スイッチ１３０は開いているので、入力１１４に信号はない。したがって非線形機能１１０の出力は、ローとなる。

[0025]非線形機能１１０の出力１１６はローであるので、非線形機能１１８に供給される信号はローであり、出力１２０ではロー出力信号が維持される。制御論理回路１２４は、出力１２０での安定なロー信号を検知し、スイッチ１３０を開位置に維持する。

[0026]時間Ｔ＝１で、入力１０４での電圧１５０は、入力１０６での電圧１５２を超える。したがって、出力１０８での電圧は増加し始める。出力１０８での電圧の増加は、非線形機能１１０の入力１１２に入力として供給される。したがって非線形機能１１０の出力１１６は、増加し始める。

[0027]非線形機能１１０の出力１１６の増加は非線形機能１１８に供給され、時間Ｔ＝１の直後の出力ライン１５４によって示されるように、非線形機能１１８の出力１２０は増加し始める。この増加は、時間Ｔ＝１の後の電力部分１４６の電力消費ライン１５６によって示されるように、電力消費の増加によって達成される。

[0028]出力１２０での増加した電圧は論理回路１２４によって検出され、スイッチ１３０は時間Ｔ＝２にて閉じられる。スイッチ１３０が閉じられることにより、電力部分１４６の電力消費ライン１５６によって示されるように、回路１００によって消費される電力の急増が引き起こされる。スイッチ１３０が閉じたすぐ後に、端子１３４からの帰還信号は入力１１４にて感知される。それに従って非線形機能１１０は、増幅器１０２から受け取った入力１１２に帰還信号を加算する。これは、非線形機能１１０の出力１１６における急速な増加を引き起こす。非線形機能１１０の出力１１６の急速な増加は非線形機能１１８に供給され、非線形機能１１８の出力１２０は、時間Ｔ＝３の直後の出力ライン１５４によって示されるように急速に増加し始める。

[0029]スイッチ１３０が閉じられると、非線形機能１１８の出力１２０からスイッチ１３０を通って非線形機能１１０の入力１１４に至る信号はまた、帰還制限デバイス１２６によって減衰され始める。減衰は、時間Ｔ＝３の後に出力信号の急速な増加（ライン１５４）が生じるのに従って加速される。したがって入力１１４での正帰還信号は減少し、回路１００によって消費される電力は急速に減少する（時間Ｔ＝３^＋）でのライン１５６を参照）。出力１２０での信号がハイ出力電圧レベルになったときに、制御回路１２４は時間Ｔ＝４にてスイッチ１３０を開く。

[0030]したがって回路１００の出力（ライン１５４）が最終出力値に近づくのに従って、帰還制限デバイス１２６の適切な選択により、非線形機能１１０への入力１１４での帰還信号は大幅に減衰されるので、回路１００によって消費される電力（ライン１５６）はゼロに近づく。

[0031]それにより回路１００は、正帰還を有しない増幅器を組み込んだ比較器回路（図４のライン４４）と比べて応答時間の大幅な増加をもたらし、消費する電力は回路１０（ライン５０）より大幅に少ない。

[0032]一部の回路では、帰還制限デバイス１２６は、エネルギー蓄積デバイスとして実施することができる。具体的には、信号処理が電圧ドメインにて行われる回路においては、帰還制限器デバイス１２６はコンデンサとすることができる。１つのこのような実施例は、図５に示される回路１７０である。

[0033]回路１７０は、プリアンプを含む比較器である。回路１７０は、ＰチャネルＭＯＳＦＥＴ１７４のソースに接続された電流源１７２を含む。ＭＯＳＦＥＴ１７４のゲートは、入力端子１７６に接続される。ＭＯＳＦＥＴ１７４のドレインは、ＮチャネルＭＯＳＦＥＴ１７８のソースに接続される。ＭＯＳＦＥＴ１７４の基板は、ＰチャネルＭＯＳＦＥＴ１８０の基板に接続される。

[0034]ＭＯＳＦＥＴ１８０のソースは、電流源１７２に接続される。ＭＯＳＦＥＴ１８０のゲートは、入力端子１８２に接続される。ＭＯＳＦＥＴ１８０のドレインは、ＮチャネルＭＯＳＦＥＴ１８４のソースに接続される。ＭＯＳＦＥＴ１８４の基板およびドレインは、回路接地に接続される。ＭＯＳＦＥＴ１８４のゲートは、ＮチャネルＭＯＳＦＥＴ１８６のゲートに接続される。ＭＯＳＦＥＴ１８６の基板およびドレインは、回路接地に接続される。ＭＯＳＦＥＴ１８６のソースは、出力端子１８８と、ＰチャネルＭＯＳＦＥＴ１９０のドレインとに接続される。

[0035]ＭＯＳＦＥＴ１９０の基板およびソースは、電源電圧（図示せず）に接続される。ＭＯＳＦＥＴ１９０のゲートは、ＰチャネルＭＯＳＦＥＴ１９２のゲートおよびドレインに接続される。ＭＯＳＦＥＴ１９２の基板およびソースは、電源電圧（図示せず）に接続される。ＭＯＳＦＥＴ１９２のドレインは、ＮチャネルＭＯＳＦＥＴ１９６のソースに接続される。ＭＯＳＦＥＴ１９６の基板およびドレインは、回路接地に接続される。ＭＯＳＦＥＴ１９６のゲートは、ＭＯＳＦＥＴ１７８のゲートに接続される。ＭＯＳＦＥＴ１７８の基板およびドレインは、回路接地に接続される。

[0036]回路１７０はまた、正帰還ループ２００を含む。正帰還ループ２００は、ＮチャネルＭＯＳＦＥＴ２０４と、帰還制限回路２０６とを含む。ＭＯＳＦＥＴ２０４のゲートは、出力電圧端子１８８に結合されたＭＯＳＦＥＴ１８６のソースに接続される。ＭＯＳＦＥＴ２０４のソースは、ＭＯＳＦＥＴ１９６のソースに接続される。ＭＯＳＦＥＴ２０４の基板は、回路接地に接続される。

[0037]最後にＭＯＳＦＥＴ２０４のドレインは帰還制限回路２０６に接続され、この実施形態では帰還制限回路２０６は、コンデンサ２０８、電流源２１０、およびスイッチ２１２を含む。コンデンサ２０８、電流源２１０、およびスイッチ２１２のそれぞれは、ＭＯＳＦＥＴ２０４のドレイン、および回路接地に接続される。

[0038]図５の回路１７０は、端子１７６および端子１８２に印加される入力信号の相対的な大きさに応じて、電源電圧近く（「ハイ」）とゼロボルト近く（「ロー」）の間を遷移する出力電圧信号を、端子１８８に発生する。ロー電圧からハイ電圧への遷移時には、出力端子１８８での信号は、ＭＯＳＦＥＴ２０４のゲートに印加され、電流がＭＯＳＦＥＴ２０４のソースからドレインに流れるのを可能にする。ＭＯＳＦＥＴ２０４を通って流れる電流は、上述の図３の端子１１４に印加される正帰還信号を表す。

[0039]帰還制限回路２０６は、ＭＯＳＦＥＴ２０４を通って流れる電流を減衰することによって、正帰還信号の大きさと持続時間を低減する。具体的には、帰還電流がＭＯＳＦＥＴ２０４を通って流れるのに従って、電流はまたコンデンサ２０８を通って流れる。コンデンサ２０８は蓄積電荷を含んでいないときは、電流の流れに対して実質的にゼロインピーダンスとなる。したがって最初はコンデンサ２０８は、帰還回路２００において短絡のように見え、それを通って最大帰還電流が流れるのを可能にする。これにより端子１８８での出力信号は、非常に速く最終出力値に達することが可能になる。

[0040]帰還電流がコンデンサ２０８を通って流れるのに従って、コンデンサ２０８は充電される。コンデンサ２０８が電荷を蓄積し始めると、ＭＯＳＦＥＴ２０４のコンダクタンスは非常に低いレベルまで減少し、したがって帰還回路２００を通る帰還電流は減少され、それによって正帰還信号を減衰する。さらに、回路１７０の電力消費率は急速に減少される。

[0041]出力端子１８８が所望のレベルになると、ＭＯＳＦＥＴ２０４はＭＯＳＦＥＴ２０４のソースからドレインに電流を通過させるのを停止し、帰還ループ２００を通る電流の流れは途絶える。

[0042]電流がもはや帰還ループ２００を通って流れなくなると、別の遷移に備えてコンデンサ２０８から電荷を抜き取るために、電流源２１０またはスイッチ２１２が用いられる。電流源２１０またはスイッチ２１２のいずれもコンデンサ２０８から電荷を抜き取ることができるので、代替実施形態では電流源２１０またはスイッチ２１２の一方のみを組み込むことができる。

[0043]したがってコンデンサ２０８の静電容量の適切な選択により、帰還ループ２００は、回路１７０の出力における急速な遷移をもたらしながら、回路１７０によって用いられる電力の量を低減するように制御することができる。

[0044]様々な回路が帰還制限デバイスを組み込むことができ、様々な回路では帰還制限デバイスを異なって配置することができる。例として図６の回路１７０’は、図５の回路１７０と同様である。しかし回路１７０’では、帰還ループ２００’および帰還制限回路２０６’は、図５の帰還ループ２００および帰還制限回路２０６から変更されている。具体的には帰還制限回路２０６’は電流源を含まず、帰還制限回路２０６’はＭＯＳＦＥＴ２０４のソースとＭＯＳＦＥＴ１９２のドレインの間に配置される。しかし回路１７０’の動作は、回路１７０の動作と同様である。

[0045]図７の回路１７０”も、図５の回路１７０とほぼ同じである。しかし回路１７０”では、回路１７０”の入力段に、交差結合されたトランジスタ２２０および２２２が組み込まれている。それにより、回路１７０”の機能は特定の用途のために変更されているが、帰還ループ２００は依然として正帰還をもたらすように動作可能であり、帰還制限回路２０６は依然として、回路１７０に関連して上述したのと同じように電圧遷移時の帰還電流の量を制限する。

[0046]図面および上記の説明において本発明について詳しく示し説明してきたが、これは例示的であって、限定する性質のものではないと見なされるべきである。好ましい実施形態のみが示され、本発明の趣旨に含まれるすべての変更、変形、および他の応用例は、保護されることが望ましいことを理解されたい。

Claims (18)

1. 第１の入力信号を第２の入力信号と比較し、前記比較に基づいて出力を供給するように構成された増幅器と、
   前記増幅器の出力に動作可能に接続された第１の入力を有する非線形機能と、
   前記非線形機能の出力、および前記非線形機能の第２の入力に動作可能に接続された帰還ループであって、前記非線形機能の前記第２の入力への帰還信号を減衰するように構成された帰還制限回路を含む、帰還ループと
   を備える比較器回路。
2. 請求項１に記載の比較器回路において、前記帰還ループが、
   ゲート、ソース、およびドレインを有するＭＯＳＦＥＴであって、前記ゲートは前記非線形機能の前記出力に動作可能に接続された、ＭＯＳＦＥＴと、
   前記ＭＯＳＦＥＴに動作可能に接続されたコンデンサと
   を備える比較器回路。
3. 請求項２に記載の比較器回路において、前記コンデンサが、前記ＭＯＳＦＥＴの前記ドレインに動作可能に接続された、比較器回路。
4. 請求項２に記載の比較器において、前記帰還ループが、
   前記コンデンサと並列に動作可能に接続された電流源をさらに備える、比較器回路。
5. 請求項２に記載の比較器において、前記帰還ループが、
   前記コンデンサと並列に動作可能に接続されたスイッチをさらに備える、比較器回路。
6. 請求項２に記載の比較器回路において、前記コンデンサが、前記ＭＯＳＦＥＴの前記ソースに動作可能に接続された、比較器回路。
7. 比較器回路の出力端子にて第１の出力状態を確立するステップと、
   前記比較器回路への第１の入力信号が、前記比較器回路への第２の入力信号の値より大きい値を有することを判定するステップと、
   前記判定に応答して、前記比較器内に正帰還信号を印加するステップと、
   前記正帰還信号を減衰するステップと、
   前記減衰された正帰還信号を用いて、前記比較器回路の前記出力端子にて第２の出力状態を達成するステップと
   を含む、比較器回路における帰還を制御する方法。
8. 請求項７に記載の方法において、前記正帰還信号を減衰するステップが、
   正帰還ループ内のコンデンサを充電するステップを含む、方法。
9. 請求項８に記載の方法において、
   前記第２の出力状態を達成した後に、前記コンデンサを放電するステップをさらに含む、方法。
10. 請求項９に記載の方法において、前記コンデンサを放電するステップが、
    スイッチを通して前記コンデンサを放電するステップを含む、方法。
11. 請求項９に記載の方法において、前記コンデンサを放電するステップが、
    電流源を通して前記コンデンサを放電するステップを含む、方法。
12. 請求項８に記載の方法において、前記コンデンサを充電するステップが、
    前記正帰還ループ内のＭＯＳＦＥＴからの電流を用いて前記コンデンサを充電するステップを含む、方法。
13. 請求項８に記載の方法において、
    前記コンデンサから前記正帰還ループ内のＭＯＳＦＥＴのソースに、電流を通過させるステップをさらに含む、方法。
14. 出力と、
    前記出力に動作可能に接続されたゲートを有するＭＯＳＦＥＴを含む正帰還回路と、
    前記ＭＯＳＦＥＴと直接電気的に連通するコンデンサと
    を備える比較器回路。
15. 請求項１４に記載の比較器回路において、前記コンデンサが前記ＭＯＳＦＥＴのドレインに接続された、比較器回路。
16. 請求項１４に記載の比較器回路において、前記コンデンサが前記ＭＯＳＦＥＴのソースに接続された、比較器回路。
17. 請求項１４に記載の比較器回路において、前記正帰還回路が、
    前記コンデンサを放電するための、前記コンデンサと並列のスイッチをさらに備える、比較器回路。
18. 請求項１４に記載の比較器回路において、前記正帰還回路が、
    前記コンデンサを放電するための、前記コンデンサと並列の電流源をさらに備える、比較器回路。

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