JP2012523784A - 埋め込まれたクロックの回復 - Google Patents
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Abstract
ソース及びシンクデバイスを同期するためのシステム及び方法が開示される。シンクデバイスは、シンクデバイスがソースデバイスに直接的に結合されていない場合であっても、ソースデータ速度を効率的に決定することができる。ソースデータストリームをソースデバイスからシンクデバイスへ伝送するための方法は、論理チャネルをソースデバイスからシンクデバイスへ形成することを含み、ここでは、論理チャネルは、ソースデータストリーム及び1つ以上の速度パラメータを搬送するように構成される。速度パラメータは、ソースデータストリームのデータ速度を論理チャネルのデータ速度に関係付ける。ソースデータ速度をシンクデバイスが回復するための方法は、ソースデータストリームを含む論理チャネルを、受信したデータストリームにおいて検出することと、受信したデータストリームから1つ以上の速度パラメータを回復することと、論理チャネルのデータ速度を決定することと、論理チャネルのデータ速度及び1つ以上の速度パラメータに基きソースデータストリームのデータ速度を決定することとを含む。また、対応するシステム及びコンピュータプログラム製品も開示される。
【選択図】図5
Description
Claims (20)
- ソースデータストリームをソースデバイスからシンクデバイスへ伝送するための方法であって、
(i)前記ソースデータストリーム及び(ii)前記ソースデータストリームのデータ速度を論理チャネルのデータ速度に関係付ける1つ以上の速度パラメータを搬送するように構成される前記論理チャネルを前記ソースデバイスから前記シンクデバイスへ形成することを備えた方法。 - 前記形成することは、フィルデータを除外したデータ速度に基いて前記論理チャネルの前記データ速度を決定することを備えている請求項1の方法。
- 前記形成することは、
前記論理チャネルの前記データ速度に関係する論理チャネルクロックの予め定められたサイクル数に対応する第1の速度パラメータを決定することと、
前記第1の速度パラメータ及び前記論理チャネルクロックに基いて決定される第1のインターバル内におけるソースストリームクロックのサイクル数に対応する第2の速度パラメータを決定することとを備えており、
前記ソースストリームクロックは前記ソースデータストリームの前記データ速度に関係し、前記1つ以上の速度パラメータは前記第1の速度パラメータ及び前記第2の速度パラメータを含む請求項1の方法。 - 前記第1のパラメータ及び前記第2のパラメータを前記論理チャネルに埋め込むことを更に備えた請求項3の方法。
- 前記ソースデータストリームを前記ソースデバイスで受信することと、
前記受信されたソースデータストリームに基いて前記ソースデータストリームの前記データ速度を決定することとを更に備えた請求項1の方法。 - 前記ソースデータストリームを前記ソースデバイスで生成することと、
前記生成されたソースデータストリームに基いて前記ソースデータストリームの前記データ速度を決定することとを更に備えた請求項1の方法。 - 前記論理チャネルを前記シンクデバイスへ1つ以上の分岐デバイスを介して伝送することを更に備えた請求項1の方法。
- ソースデータストリームのデータ速度をシンクデバイスが回復するための方法であって、
前記ソースデータストリームを搬送する論理チャネルを、受信したデータストリームにおいて検出することと、
前記受信したデータストリームから1つ以上の速度パラメータを回復することと、
前記論理チャネルのデータ速度を決定することと、
前記論理チャネルの前記データ速度及び前記1つ以上の速度パラメータに基き前記ソースデータストリームの前記データ速度を決定することとを備えた方法。 - 前記ソースデータストリームの前記データ速度が前記データストリームのリンク速度に更に基いていることを決定することを更に備えた請求項8の方法。
- 1つ以上の速度パラメータを回復することは、
第1の速度パラメータを受信することと、
第2の速度パラメータを受信することとを備えており、
前記第1の速度パラメータ及び前記第2の速度パラメータは、前記ソースデータストリームの前記データ速度を前記論理チャネルの前記データ速度に関係付ける請求項8の方法。 - 前記論理チャネルのデータ速度を決定することは、
フィルデータを除外したデータ速度に基き前記論理チャネルの前記データ速度を決定することを備えている請求項8の方法。 - 前記ソースデータストリームの前記データ速度を決定することは、
前記論理チャネルの前記データ速度に前記第2の速度パラメータと前記第1の速度パラメータの比を乗ずることを備えている請求項8の方法。 - ソースデバイスと、前記ソースデバイスに直接的に又は間接的に結合されるシンクデバイスとを備えたデータ伝送システムであって、
前記ソースデバイスは、
(i)ソースデータストリーム及び(ii)前記ソースデータストリームのデータ速度を論理チャネルのデータ速度に関係付ける1つ以上の速度パラメータを搬送するように構成される前記論理チャネルを前記ソースデバイスから前記シンクデバイスへ形成し、
伝送リンクを介して前記論理チャネルを送信するように構成され、
前記シンクデバイスは、
受信したデータストリームにおいて前記論理チャネルを検出し、
前記受信したデータストリームから前記1つ以上の速度パラメータを回復し、
前記論理チャネルの前記データ速度を決定し、
前記論理チャネルの前記データ速度及び前記1つ以上の速度パラメータに基き前記ソースデータストリームの前記データ速度を決定するように構成されるデータ伝送システム。 - 前記ソースデバイス及び前記シンクデバイスに直接的に又は間接的に結合される分岐デバイスを更に備え、前記分岐デバイスは、
前記論理チャネルを受信し、
前記受信した論理チャネルを前記論理チャネルの前記データ速度で送信するように構成される請求項13のデータ伝送システム。 - 前記ソースデバイスは、
前記論理チャネルの前記データ速度に関係する論理チャネルクロックの予め定められたサイクル数に対応する第1の速度パラメータを決定し、
前記第1の速度パラメータ及び前記論理チャネルクロックに基いて決定される第1のインターバル内におけるソースストリームクロックのサイクル数に対応する第2の速度パラメータを決定し、
前記第1の速度パラメータ及び前記第2の速度パラメータを前記シンクデバイスへ送信するように更に構成され、
前記ソースストリームクロックは前記ソースデータストリームの前記データ速度に関係する請求項13のデータ伝送システム。 - 出て行く前記伝送リンク及び前記シンクデバイスに入ってくる伝送リンクはディスプレイポート標準に適合する請求項13のデータ伝送システム。
- 記録されたコンピュータプログラム論理を有するコンピュータ可読媒体を備えた有形的コンピュータプログラム製品であって、
前記記録されたコンピュータプログラム論理は、少なくとも1つのプロセッサに、(i)ソースデータストリーム及び(ii)前記ソースデータストリームのデータ速度を論理チャネルのデータ速度に関係付ける1つ以上の速度パラメータを搬送するように構成される前記論理チャネルをソースデバイスからシンクデバイスへ形成することをさせる有形的コンピュータプログラム製品。 - 前記記録されたコンピュータプログラム論理は、前記少なくとも1つのプロセッサに、
前記論理チャネルの前記データ速度に関係する論理チャネルクロックの予め定められたサイクル数に対応する第1の速度パラメータを決定することと、
前記第1の速度パラメータ及び前記論理チャネルクロックに基いて決定される第1のインターバル内におけるソースストリームクロックのサイクル数に対応する第2の速度パラメータを決定することと、
前記第1の速度パラメータ及び前記第2の速度パラメータを前記シンクデバイスへ送信することとを更にさせ、
前記ソースストリームクロックは前記ソースデータストリームの前記データ速度に関係する請求項17の有形的コンピュータプログラム製品。 - 記録されたコンピュータプログラム論理を有するコンピュータ可読媒体を備えた有形的コンピュータプログラム製品であって、
前記記録されたコンピュータプログラム論理は、少なくとも1つのプロセッサに、
ソースデータストリームを含む論理チャネルを、受信したデータストリームにおいて検出することと、
前記受信したデータストリームから1つ以上の速度パラメータを回復することと、
前記論理チャネルのデータ速度を決定することと、
前記論理チャネルの前記データ速度及び前記1つ以上の速度パラメータに基き前記ソースデータストリームのデータ速度を決定することとをさせる有形的コンピュータプログラム製品。 - 前記記録されたコンピュータプログラム論理は、前記少なくとも1つのプロセッサに、
前記ソースデータストリームの前記データ速度が前記データストリームのリンク速度に更に基いていることを決定することを更にさせる請求項19の有形的コンピュータプログラム製品。
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