JP2012514943A - 受信機の直角位相信号経路における自動利得制御を管理するための回路、システム、および方法 - Google Patents

Abstract

システムは、ＷＣＤＭＡモードにおける閉ループ利得制御、およびＥＤＧＥ／ＧＳＭモードにおける開ループ制御を与える。利得制御は、ワイヤレス受信機におけるアナログデバイスおよびデジタルシーラにわたって分散される。ＷＣＤＭＡモードでは、ループフィルタは誤り信号を生成し、これはアナログおよびデジタル制御経路に転送される。アナログ制御経路は、第１の加算器、プログラマブルヒステリシス素子、およびルックアップテーブルを含む。アナログ制御信号は、以前の利得値と関連して用いられると新たな利得値を定めるしきい値に応答する。デジタル制御経路は、第２の加算器、プログラマブル遅延素子、および変換器を含む。制御ワードは、誤り信号と、較正値と、アナログ制御信号との差に応答する。ＷＣＤＭＡ動作モードではブロッカー検出が提供される。コントローラは、状態機械を用いてシステムパラメータを設定する。

Description

背景
携帯通信デバイス、（セルラー電話）、パーソナルデジタルアシスタント（ＰＤＡ）、および他の通信デバイスなどの多数の一方向および双方向通信デバイスにおいて無線周波数（ＲＦ）トランシーバが見られる。ＲＦトランシーバは、それが動作している特定の通信システムによっていずれの通信手法が規定されていても、信号を送受信する。たとえば、通信手法は典型的に、振幅変調、周波数変調、位相変調、またはこれらの組合せを含む。典型的な移動体通信用グローバルシステム（ＧＳＭ）では、狭帯域時分割多重接続（ＴＤＭＡ）、ガウス最小偏移変調（ＧＭＳＫ）方式を用いた移動体通信システムを用いてデータを通信する。

新たなワイヤレスシステムの展開は携帯電話機設計者に独自の難題を提示している。拡大した容量および増大したデータ帯域幅の利点を完全に獲得するためには、次世代の携帯電話機は複数の通信システムを用いて動作することが望ましい。

ＷＣＤＭＡ（広帯域符号分割多重接続）は、世界的に展開されている第３世代（３Ｇ）セルラーシステムに用いられる無線アクセス方式である。３Ｇシステムは、高速インターネットアクセス、動画および高品質画像伝送サービスをサポートする。ＷＣＤＭＡシステムでは、ＣＤＭＡ無線インターフェイスがエンハンスドデータレートフォーＧＳＭエボリューション（ＥＤＧＥ）ネットワークを含むＧＳＭベースのネットワークと組合される。ＥＤＧＥ標準はＧＳＭ標準の拡張である。

従来のＷＣＤＭＡおよびＧＳＭ／ＥＤＧＥ受信機アーキテクチャは、ミキサによって駆動される１対の回路を用いて受信信号の成分を分離する。一般的に、受信した搬送波信号の正弦および余弦成分がミキサに印加され、別個の成分を抽出する。この搬送波信号の「ミキシング」は、同相のまたは「Ｉ」信号成分および直角位相または「Ｑ」信号成分と称されるものを発生する。これらのＩおよびＱ信号成分はフィルタリングされ、利得／相調整がなされ、最終的にベースバンドデジタル信号プロセッサに送られて、通信されたデータを抽出する。

セルラー通信システムでは、基地局から送信された信号は一般的に一定であり、セルラーネットワーク中のその最も近い近隣基地局と重なる領域に対応するレベルにある。その結果、基地局に比較的近い移動体トランシーバは、基地局から遠くに位置決めされる移動体トランシーバよりも信号強度が高い受信チャネル信号を受信する。応じて、そのような移動体トランシーバ用の受信機は、歪みを生じることなく移動体トランシーバが受信信号にわたって全パワーレベル範囲を確実に処理できるように大きなダイナミックレンジを必要とする。これは典型的には何らかの態様の受信信号利得調整を用いて達成される。

利得を調整する先行技術の方策は、トランシーバのベースバンド部で実現される自動利得制御（ＡＧＣ）システムを含む。これらの先行技術のベースバンド方策は、トランシーバのＲＦ部における干渉信号またはブロッカーの間欠的な存在を考慮していない。たとえば、携帯機器向け地上デジタルビデオ放送規格（ＤＶＢ−Ｈ）においては、所望される受信信号は、受信機のフロントエンドの回路構成を圧縮するＧＳＭ送信機ブロッカーによって突如悪影響を受けたり「妨害され」たりする可能性がある。さらに、これらの先行技術のシステムは、移動体トランシーバと最も近い基地局との間の相対的な移動、および移動体トランシーバと最も近い基地局との間の経路中の他の物体の相対的な移動により変化する信号条件を常にモニタし補正しなければならない。これらのデジタル利得制御システムはしばしば、信号強度が大きなダイナミックレンジにわたって急激に変化する環境では正確なパワー制御を与えることができない。

要約
ワイヤレス通信システムのＲＦサブシステムの直角経路においてＡＧＣを管理するための回路、システム、および方法が発明され、開示される。

ワイヤレス通信システムのＲＦサブシステムの直角位相信号経路においてＡＧＣを管理するための方法の実施形態は、チャネル選択フィルタへの入力における第１の信号強度とチャネル選択フィルタの出力における第２の信号強度とを判定するステップと、第１の信号強度と第２の信号強度とを比較して、受信機の直角位相信号経路にいつブロッカーが存在するかおよびいつそのブロッカーが存在するかを検出するステップと、ＡＧＣ回路のアナログ制御分岐にブロッカー存在信号を転送するステップと、ブロッカー存在信号に応答して、ＡＧＣ回路のアナログ制御分岐においてアナログ制御信号を生成するステップとを含み、アナログ制御信号は、ブロッカーの存在に応答して、アナログ受信機経路中の少なくとも１つの制御可能利得素子を調整してアナログ受信機経路に結合されるデジタル受信機経路中のアナログ−デジタル変換器の飽和を防止するように構成され、さらにチャネル選択フィルタの出力における第２の信号強度と参照信号パワーとの間の差を求めるステップと、第２の信号強度と参照信号パワーとの間の差をＡＧＣ回路に適用するステップとを含み、ＡＧＣ回路はアナログ制御分岐およびデジタル制御分岐に結合されるループフィルタを有し、デジタル制御分岐は、チャネル選択フィルタの出力に結合されるスケーラを調整するように構成されるデジタル制御ワードを生成する。

ワイヤレス通信システムのＲＦサブシステムにおけるＡＧＣのためのシステムの実施形態は、パワー推定器、ブロッカー識別素子、変換器、およびＡＧＣ回路を含む。パワー推定器は、デジタル受信機経路から第１の入力を、およびチャネル選択フィルタから第２の入力を受ける。パワー推定器は、デジタル受信機経路の出力に存在する信号パワーの第１の推定値と、チャネル選択フィルタの出力に存在する信号パワーの第２の推定値とを生成する。ブロッカー識別素子は、パワー推定器から第１の推定値および第２の推定値を受信し、第１の推定値と第２の推定値との関数がしきい値を超えるとブロッカー存在信号を生成する。変換器はパワー推定器の出力に結合され、デジタル受信機経路におけるパワーの対数表現を生成する。ＡＧＣ回路は、ブロッカー存在信号と、参照信号とデジタル受信機経路中の受信信号パワーの対数表現との差とを受ける。ＡＧＣ回路は、ループフィルタ、アナログ制御分岐、およびデジタル制御分岐を含む。アナログ制御分岐は、アナログ受信機経路中の１つ以上の素子に結合される制御信号を生成する。デジタル制御分岐はスケーラに適用される制御ワードを生成する。制御信号および制御ワードは、無線周波数サブシステムの直角位相信号経路中のアナログおよびデジタル素子にわたって利得を分散する。

ワイヤレス通信システムのＲＦサブシステムにおけるＡＧＣのための回路の実施形態は、デジタル受信機経路に結合されるアナログ受信機経路を有する受信機と、スケーラに結合されるデジタル受信機経路の出力と、ＡＧＣ回路とを含む。ＡＧＣ回路はアナログ制御分岐とデジタル制御分岐とを含む。アナログ制御分岐は第１のフィードバック加算器およびルックアップテーブルを含む。アナログ制御分岐は、ベースバンド素子から受ける利得値および第１の較正値に応答する。アナログ制御分岐は、アナログ受信機経路中の少なくとも１つの制御可能素子を調整するように構成されるアナログ制御信号を生成する。デジタル制御分岐は、第２のフィードバック加算器、プログラマブル遅延素子、および変換器素子を含む。デジタル制御分岐は、ベースバンド素子から受ける利得値に応答する制御ワードと、第２の較正値と、アナログ制御信号の遅延された表現とを生成する。

以下の図および詳細な説明は網羅的ではない。開示される実施形態は、当業者が受信機の直角位相信号経路においてＡＧＣを管理するための回路、システム、および方法を作製しかつ用いるのを可能にするように図示され、記載される。以下の図および詳細な説明の検討により、回路および方法の他の実施形態、特徴、および利点が当業者には明らかであるまたは明らかになるであろう。すべてのそのような付加的な実施形態、特徴、および利点は、添付の請求項に規定されるように、開示される回路、システム、および方法の範囲内に入る。

ワイヤレス通信システムのＲＦサブシステムの直角経路においてＡＧＣを管理するためのシステム、回路、および方法は、以下の図を参照するとより十分に理解できる。図中の構成要素は必ずしも縮尺通りではなく、代わりに回路、システム、および方法の原則および動作を明確に図示するために強調されている。さらに、図中、異なる図面を通じて同じ参照番号は対応の部分を示す。

無線周波数自動利得制御（ＲＦ ＡＧＣ）システムを含む簡略化ワイヤレスシステムを図示するブロック図である。 ＷＣＤＭＡ受信機の例示的な実施形態を図示する機能ブロック図である。 図２のＷＣＤＭＡ受信機の実施形態を図示する機能ブロック図である。 コントローラの実施形態を図示する状態図である。 図１のＡＧＣ回路の代替的な実施形態を図示する機能ブロック図である。 ワイヤレス通信システムの無線周波数サブシステムの直角経路において自動利得制御を管理するための方法の実施形態を図示するフローチャートの図である。 ワイヤレス通信システムの無線周波数サブシステムの直角経路において自動利得制御を管理するための方法の代替的な実施形態を図示するフローチャートの図である。 電圧をデシベルの値に変換するための方法の実施形態を図示するフローチャートの図である。 利得の線形単位からデシベルへの変換のための補正率を生成するための方法の実施形態を図示するフローチャートの図である。 ２のべき乗変換による補正されていない誤りを図示する図である。 デシベルから利得の線形単位への変換のための補正率を生成するための方法の実施形態を図示するフローチャートの図である。

詳細な説明
システムは、ワイヤレス通信システムのＲＦ部においてＡＧＣを与える。ＲＦ ＡＧＣシステムの実施形態は、パワー推定器、ブロッカー識別素子、コントローラ、およびＡＧＣ回路を含む。この実施形態では、ＲＦ ＡＧＣシステムは、アナログ受信機経路中の１つ以上の素子の閉ループ制御と、デジタル受信機経路とベースバンドサブシステムとの間に結合されるスケーラの閉ループ制御とを与える。ＲＦ ＡＧＣシステム中の回路素子は対数目盛を用いた値で動作する。

パワー推定器は、デジタル受信機経路からの第１の入力と、チャネル選択フィルタの出力からの第２の入力とを受ける。パワー推定器は、デジタル受信機経路からの受信信号パワーに応答する第１の推定値と、チャネル選択フィルタの出力における受信信号パワーに応答する第２の推定値とを生成し、これを転送する。パワー推定器は、第１および第２の推定値をブロッカー識別素子に転送する。信号サンプルが受信機のサンプルレートの半分で処理される場合、同じパワー推定器を用いてチャネル選択フィルタ前後の信号パワーを判定することができる。

ブロッカー識別素子は、第１および第２の推定値の関数をしきい値と比較して、ブロッカーがいつ受信機中に存在するかを判定する。ブロッカーが存在する場合、ＡＧＣ回路は制御信号を転送してアナログ受信機経路における利得を調整し、アナログ受信機経路に結合されるデジタル受信機経路中のアナログ−デジタル変換器の飽和を防止する。パワー推定器は、チャネル選択フィルタの出力における信号パワーの推定値を、信号パワー推定値と参照値とを組合せる加算器に転送する。加算器の出力はＡＧＣ回路に転送される。

コントローラは、ＡＧＣ動作がベースバンドサブシステムにとって透明となるように、ＲＦ ＡＧＣシステムの状態を管理する。電源オンの際、多数の「高速」ＡＧＣ繰返しが行なわれて信号パワーを判定する。コントローラはＡＧＣ回路における適切なパラメータを設定する。ＲＦ ＡＧＣシステムが測定のために受信機の動作を停止すると、ある期間の間、高速ＡＧＣ動作のための第２の組のパラメータが設定される。定常状態では、「低速」ＡＧＣパラメータが設定される。コントローラは、受信信号強度インジケータ（ＲＳＳＩ）の変化率をモニタし、予め選択されたしきい値に対して変化率を比較して、ループパラメータの変更が必要かどうかを判断する。コントローラは、アナログ利得を切換える際にＤＣ相殺パラメータをさらに調整する。コントローラは、ＬＮＡ利得に応答するフラグも設定してもよい。ＬＮＡ利得が修正されてアナログ受信機経路中の全体的な利得が調整されると、コントローラは、ベースバンドインターフェイスの利得／相補償器で位相補償プロセスを開始する。

ＡＧＣ回路の実施形態は、ループフィルタ、アナログ制御分岐、およびデジタル制御分岐を含む。ループフィルタは、参照値と、デジタル受信機経路からの受信信号パワーの表現との差を受ける。ループフィルタは、アナログ制御分岐およびデジタル制御分岐の両者に印加される誤り信号を生成する。アナログ制御分岐は、第１の加算器、プログラマブルヒステリシス素子、およびルックアップテーブルを含む。第１の加算器は、ループフィルタからの誤り信号と、第１の較正値とを受ける。第１の加算器の出力は、１つ以上のしきい値に従う１つ以上の調整可能遅延を加算器からの出力信号に適用するプログラマブルヒステリシス素子に転送される。プログラマブルヒステリシス素子からの出力はルックアップテーブルに転送されて制御信号を選択する。制御信号は、デジタル制御分岐およびアナログ受信機経路の両者に転送される。制御信号は、アナログ受信機経路中の１つ以上の素子の利得を調整するように構成される。デジタル制御分岐は、第２の加算器、プログラマブル遅延素子、および変換器を含む。プログラマブル遅延素子は、アナログ制御分岐から受けた制御信号を調整して、制御信号を誤り信号と時間的に整列させる。アナログ制御信号の遅延された表現、誤り信号、および第２の較正値は、第２の加算器で適用される。第２の加算器は、誤り信号と、第２の較正値と、制御信号の遅延された表現との和を変換器に転送する。変換器は、第２の加算器からの出力を、対数値から線形制御ワードに変形する。制御ワードはスケーラに転送されて受信機中のデジタルドメイン中の信号利得を調整する。

ＡＧＣ回路の代替的な実施形態は、ベースバンドサブシステムから利得値を受け、（たとえばスイッチの開成により）ループフィルタからの誤り信号を利得値で置換する。受けた利得値は、ベースバンドサブシステムから第１および第２のフィードバック加算器に転送される。利得値および第１の較正値はアナログ制御分岐に転送される。動作において、ベースバンドが与える合計利得変化がレジスタにロードされる。適切な利得しきい値がルックアップテーブルにロードされ、較正値が第１のフィードバック加算器に供給される。プログラマブルヒステリシス素子はバイパスされるかディスエーブルされる。アナログおよびデジタル制御経路の残余の部分は再使用される。ＡＧＣ回路は、利得値および第２の較正値をデジタル制御分岐にさらに適用する。アナログ制御分岐はアナログ受信機経路中の１つ以上の素子に結合される制御信号を生成して、受信機中の利得を制御する。デジタル制御分岐はスケーラに結合される制御ワードを生成して、デジタルドメイン中の利得を制御する。したがって、両方の実施形態における利得制御は、アナログ制御素子とデジタル制御素子との間で分散される。

受信機の直角経路においてＡＧＣを管理するための回路、システム、および方法は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアとの組合せで実現可能である。ハードウェアで実現される場合、システム、回路、および方法は、専用のハードウェア素子および論理を用いて実現可能である。回路、システムおよび方法が部分的にソフトウェアで実現される場合、さまざまな動作の局面がソフトウェアで制御可能となるように、ソフトウェア部分を用いて回路中の構成要素を制御することができる。ソフトウェア、ならびに利得ステップ、較正値および参照値はメモリに記憶され、好適な命令実行システム（マイクロプロセッサ）によってアクセスされかつ実行され得る。システム、回路、および方法のハードウェア実現例は、当該技術分野ですべて周知である以下の技術のいずれかまたはその組合せを含むことができる：すなわち、離散電子構成要素、データ信号に対して論理機能を実現するための論理ゲートを有する離散論理回路、適切な論理ゲートを有する特定用途向け集積回路、プログラマブルゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などである。

ワイヤレス通信システムのＲＦサブシステムにおいてＡＧＣを管理するためのソフトウェアは、論理機能を実現するための実行可能な命令の順序付けされた一覧を備え、命令実行システム、装置、またはデバイスからの命令をフェッチし命令を実行することができるコンピュータベースのシステム、プロセッサ内蔵システム、または他のシステムなどの命令実行システム、装置、またはデバイスによる使用のためのまたはこれと関連する任意のコンピュータ読出可能媒体において具体化可能である。

この文書の文脈では、「コンピュータ読出可能媒体」は、命令実行システム、装置、またはデバイスによる使用のためのまたはこれと関連するプログラムを内蔵し、記憶し、通信し、伝播し、または輸送することができる任意の手段であり得る。コンピュータ読出可能媒体は、たとえば、電子的、磁気的、光学的、電磁的、赤外線、または半導体システム、装置、デバイス、または伝播媒体であり得るが、これらに限定されるものではない。コンピュータ読出可能媒体のより具体的な例（非網羅的一覧）は、１つ以上の配線を有する電気的接続線（電子的）、携帯用コンピュータディスケット（磁気的）、ランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯＭ）、消去可能プログラマブル読出専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）（磁気的）、光ファイバ（光学的）、および携帯用コンパクトディスク読出専用メモリ（ＣＤＲＯＭ）（光学的）を含むであろう。なお、コンピュータ読出可能媒体は、プログラムが印刷される紙または別の好適な媒体ですらあり得る。というのも、プログラムは、たとえば紙または他の媒体の光学的走査を介して電子的に捕捉され、次にコンパイルされ、解釈され、または必要に応じて好適な態様でそれ以外の方法で処理され、次にコンピュータメモリに記憶され得るからである。

図１は、無線周波数自動利得制御（ＲＦ ＡＧＣ）システム２３８を含む簡略化されたワイヤレス通信システム１００を図示するブロック図である。ワイヤレス通信システム１００は、ベースバンドサブシステム１１０、入力／出力（Ｉ／Ｏ）素子１１２、送信機１３０、フロントエンドモジュール１４０、アンテナ１４５、および受信機１５０を含む。Ｉ／Ｏ素子１１２は接続線１１４を介してベースバンドサブシステム１１０に結合される。Ｉ／Ｏ素子１１２は、ユーザがワイヤレス通信システム１００と対話し得るいずれのインターフェイスも表わす。たとえば、Ｉ／Ｏ素子１１２は、スピーカ、ディスプレイ、キーボード、マイク、トラックボール、指回し式円形板、またはいずれの他のユーザインターフェイス素子も含み得る。直流（ＤＣ）電池または他の電源であり得る電源（図示せず）もベースバンドサブシステム１１０に接続され、ワイヤレス通信システム１００に電力を与える。特定の実施形態では、ワイヤレス通信システム１００は、たとえば、移動体セルラー電話機などの携帯用電気通信デバイスであり得るが、これに限定されるものではない。

ベースバンドサブシステム１１０は、マイクロプロセッサ（μＰ）１１５およびメモリ１１６を含む。マイクロプロセッサ１１５およびメモリ１１６は互いと通信する。ＲＦ ＡＧＣシステム２３８および受信機の直角位相信号経路においてＡＧＣを管理するための方法が実現される態様に依存して、ベースバンドサブシステム１１０は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のデバイスのうち任意の他の実現例特定用途向けもしくは汎用プロセッサのうち１つ以上も含んでもよい。

ベースバンドサブシステム１１０は、マイクロプロセッサ１１５およびメモリ１１６を介して、ワイヤレス通信システム１００のための信号タイミング、処理、およびＩ／Ｏ記憶機能を与える。さらに、ベースバンドサブシステム１１０は、当業者には公知のように、送信機１３０および受信機１５０内のさまざまな機能を命令するのに用いられるパワー制御信号、フィルタ制御信号、および変調器制御信号などのさまざまな制御信号を生成する。さまざまな制御信号は、マイクロプロセッサ１１５から、またはベースバンドサブシステム１１０内のいずれの他のプロセッサからも発し得、送信機１３０および受信機１５０内のさまざまな接続線に供給される。ただし、簡略のため、ワイヤレス通信システム１００の基本的構成要素しかここに図示されていないことに留意すべきである。

ＲＦ ＡＧＣシステム２３８の部分および受信機の直角経路においてＡＧＣを管理するための方法がマイクロプロセッサ１１５が実行するソフトウェアで実現されれば、メモリ１１６も利得制御ソフトウェア１１８を含むであろう。利得制御ソフトウェア１１８は、１つ以上の実行可能なコードセグメント、およびまたはメモリ１１６に記憶されかつマイクロプロセッサ１１５で実行され得るデータ値を備える。これに代えて、利得制御ソフトウェア１１８の機能性はＡＳＩＣ（図示せず）にコード可能であるか、またはＦＰＧＡ（図示せず）もしくは別のデバイスによって実行可能である。メモリ１１６は書換え可能でありかつＦＰＧＡは再プログラム可能であるので、利得段または範囲、較正データ、および参照値を含む利得制御ソフトウェア１１８の更新がこれらの手法のいずれかを用いて実現された場合、ワイヤレス通信システム１００に遠隔に送られかつその中に保存され得る。

好ましい実施形態では、利得制御ソフトウェア１１８は、他の受信機素子およびベースバンドサブシステム１１０と関連して動作するようにＲＦ ＡＧＣシステム２３８を構成するための１つ以上の実行可能なコードセグメントを含む。パワー推定器、ループフィルタ、遅延素子、プログラマブルヒステリシス素子、１つ以上のプログラマブルデジタルフィルタ、およびルックアップテーブル中のエントリ、ならびに１つ以上の変換器は、ＲＦ ＡＧＣシステム２３８がＷＣＤＭＡおよびＧＳＭ／ＥＤＧＥ動作モードの両方で動作できるように、所望により構成可能または制御可能に更新可能である。パワー推定器、ループフィルタ、遅延素子、プログラマブルヒステリシス素子、ルックアップテーブル、デジタルフィルタ、および１つ以上の変換器の配置および動作は、図２、図３および図５の機能ブロック図に関連して説明される。

ベースバンドサブシステム１１０は、ベースバンドサブシステム１１０内のデジタル通信情報を送信機１３０による送信用のアナログ信号に変形する。より具体的には、ベースバンドサブシステム１１０は、デジタル−アナログ変換器（図示せず）を用いて同相（Ｉ）および直角位相（Ｑ）送信信号を生成し、これらはバス１２０を介して送信機１３０に印加される。

送信機１３０はアナログ信号を変調する変調器（図示せず）を含み、変調された信号をアップコンバータ（図示せず）に与える。アップコンバータは変調された信号を適切な送信周波数に変形し、アップコンバートされた信号をパワー増幅器（図示せず）に与える。パワー増幅器は、アップコンバートされた信号を、ワイヤレス通信システム１００が動作するように設計された通信プロトコルまたは基準に適切なパワーレベルに増幅する。変調され、アップコンバートされ、増幅された送信信号は、接続線１３２を介してフロントエンドモジュール１４０に転送される。当業者には理解されるであろうため、送信機１３０の詳細は省略されている。たとえば、パワー増幅器をＧＳＭなどの一定振幅、位相（または周波数）変調適用例で用いる場合、位相変調された情報は送信機１３０内の変調器によって与えられる。たとえばＧＳＭ／ＥＤＧＥなどの位相および振幅変調の両者を要件とする適用例でパワー増幅器（図示せず）を用いる場合、デカルト同相（Ｉ）および直角（Ｑ）成分は振幅および位相情報の両方を含有する。

フロントエンドモジュール１４０は、当業者には公知のように、それぞれの周波数範囲の送信信号および受信信号の両者の同時通過を許すフィルタ対を有する、たとえばダイプレクサを含み得るアンテナシステムインターフェイスを備える。送信信号は、フロントエンドモジュール１４０から、ワイヤレス通信システム１００から遠隔の好適に構成された通信デバイスへの信号送信のためにアンテナ１４５に供給される。

アンテナ１４５が受信した信号は接続線１４２を介してフロントエンドモジュール１４０から受信機１５０に方向付けられる。受信機１５０は、当業者には公知のように、受信信号から回復されたデータ信号をダウンコンバートし、デジタル化し、かつフィルタリングするさまざまな構成要素を含む。ミキシング段は、受信したＲＦ信号をダウンコンバートし、これを同相（Ｉ）および直角位相（Ｑ）受信信号に分離する。ＩおよびＱ受信信号は、サンプリングされ、１つ以上のＡＤＣによってデジタル信号に変形される。１つ以上の専用デジタルフィルタを導入してＩおよびＱ受信信号をさらに処理する。

ＲＦ ＡＧＣシステム２３８は、受信機１５０中のＡＧＣを動的にかつ選択的に管理するために導入される。利得および位相の不均衡の動的な（すなわち制御された）補正の後、補正されたＩおよびＱ信号は復調され、ベースバンドサブシステム１１０でさらに処理される。

送信機１３０および受信機１５０がＲＦ集積回路（ＩＣ）上で実現される場合などは、送信機１３０および受信機１５０は、集積されたトランシーバ中の１箇所に置かれてもよい。代替的な実施形態では、受信機１５０および送信機１３０は別個のＩＣ上に実現される。両者のアーキテクチャの下では、ＲＦ ＡＧＣシステム２３８は好ましくは受信機１５０中の集積回路上のハードウェアにおいて実現される。

図２は、図１の受信機１５０の例示的な実施形態を図示する機能ブロック図である。受信機１５０は、アナログ受信機経路２１０に、および接続線２１５を介してデジタル受信機経路２２０に結合される、接続線１４２上のＲＦ入力信号（ＲＦ＿ＩＮ）を受信する。アナログ受信機経路２１０は、ミキサ、増幅器、および／または減衰器を含む。ミキサは、Ｉ（すなわち同相）受信信号およびＱ（すなわち直角位相）受信信号成分をＲＦ入力信号から分離するように構成される。接続線２６７上の制御信号の制御下のアナログ受信機経路２１０中の増幅器およびまたは減衰器は受信信号パワーを調整する。デジタル受信機経路２２０は、シグマ−デルタアナログ−デジタル変換器２２２、デシメーションフィルタ２２４、高域フィルタ２２６、補償フィルタ２２８、およびチャネル選択フィルタ２３０の直列の組合せを含む。図２に図示されるように、受信信号がデジタル化されたものがシグマ−デルタアナログ−デジタル変換器２２２からデシメーションフィルタ２２４へ、接続線２２３上を転送される。デシメーションされかつデジタル化された受信信号の表現は、デシメーションフィルタ２２４から高域フィルタ２２６へ接続線２２５を介して転送され、これは信号成分の大きさをコーナ周波数よりも下に低減する。高域フィルタリングされた受信信号の表現は、補償フィルタ２２８の組へ接続線２２７上を転送される。補償フィルタ２２８の出力は、チャネル選択フィルタ２３０へおよびＲＦ ＡＧＣシステム２３８へ、接続線２２９上を転送される。

チャネル選択フィルタ２３０は、ベースバンドサブシステム１１０からの１つ以上の信号（図示せず）の制御下で、選択範囲の周波数、すなわち選択受信チャネル、を、接続線２３５上でＲＦ ＡＧＣサブシステム２３８へ、および接続線２３３上でスケーラ４００へ渡す。接続線２３５上で選択受信チャネルを受けることに加えて、ＲＦ ＡＧＣサブシステム２３８は、接続線１２０ｂ上の第１の較正信号、接続線１２０ｃ上の第２の較正信号、および接続線１２０ｄ上のＡＧＣ参照信号を受ける。図２にさらに図示されるように、ＲＦ ＡＧＣシステム２３８は３つの出力信号を生成する。受信信号強度インジケータ（ＲＳＳＩ）信号は、接続線１２０ｅ上をベースバンドサブシステム１１０に通信される。アナログ制御信号は、ＡＧＣ回路２６０からアナログ受信機経路２１０に通信される。接続線２６７上のアナログ制御信号は、アナログ受信機経路２１０中の１つ以上の制御可能素子の利得を設定するかまたはさもなければ制御するための情報を含む。さらに、ＡＧＣ回路２６０から接続線２６５上を、スケーラ４００にデジタル制御ワードが通信される。スケーラ４００はデジタル利得素子である。すなわち、スケーラ４００は、接続線２６５上のデジタル制御ワードに応答して、接続線２３３上で与えられた受信信号のデジタル表現を調整し、これを接続線１２０ａ上でベースバンドサブシステム１１０に転送する。

図示される実施形態では、ＲＦ ＡＧＣシステム２３８は、パワー推定器２４０、ブロッカー識別素子２５０、およびＡＧＣ回路２６０を含む。パワー推定器２４０は、第１および第２のパワー推定値を転送する。信号パワーの第１の推定値は、チャネル選択フィルタ２３０への入力で発する、接続線２２９上の信号から生成される。信号パワーの第２の推定値は、チャネル選択フィルタの出力における、接続線２３５上の信号から生成される。上述のように、受信信号サンプルが受信機サンプルレートの半分で処理される場合、単一のパワー推定器を用いてチャネル選択フィルタ前後の信号パワーを判定することができる。受信チャネルパワーの第１および第２の推定値は、接続線２４５上をブロッカー識別素子に転送される。ブロッカー識別素子２５０は、第１の推定値と第２の推定値との差をしきい値と比較して、ブロッカーがいつ受信機１５０中に存在するかを判断する論理を含む。ブロッカーが受信機１５０中に存在する場合、そのことを示す信号が接続線２５５に沿ってＡＧＣ回路２６０に転送される。さらに、パワー推定器２４０は、ＡＧＣ回路２６０へ第１の推定値を接続線２４７上で転送する。

簡単に上述したように、コントローラ４００に従って動作するＡＧＣ回路２６０は、アナログ制御経路（図示せず）を用いて、アナログ受信機経路２１０中のミキサ／ＬＮＡ段、トランスインピーダンス増幅器、およびプログラマブルパワー増幅器のうち１つ以上の利得を制御可能に調整する。ＬＮＡ利得段を調整する場合、コントローラ４００はそのことを示すものを利得／相補償器（図示せず）に転送する。受信機１５０のＲＦ部またはベースバンドサブシステム１１０において実現可能な利得／相補償器は、適切な数のデータ信号サンプルが処理された後、ＩおよびＱデータ信号に対して複素乗算演算を行なう。利得および位相補正されたＩおよびＱデータ信号は、Ｉ／Ｏ素子１１２（図１）に転送される前に、ベースバンドサブシステム１１０によってさらに処理される。以上でも説明したように、コントローラ４００に従って動作するＡＧＣ回路２６０は、デジタル制御経路（図示せず）を用いて、接続線２６５上を転送される制御ワードを生成してスケーラ４００を制御可能に調整する。

図３は、図１のＲＦ ＡＧＣシステム２３８の実施形態を図示する機能ブロック図である。図３に図示されるように、受信機３００は、アナログ受信機経路２１０、デジタル受信機経路２２０、スケーラ４００、およびＲＦ ＡＧＣシステム２３８を含む。アナログ受信機経路２１０は、接続線１４２上のＲＦ＿ＩＮ信号および接続線２６７上の制御信号を受ける。アナログ受信機経路２１０は、接続線２６７上の制御信号中にエンコードされた情報に従って信号パワー（すなわちＲＦ＿ＩＮ信号）を増幅または減衰する、直列結合されたアナログデバイスを含む。

実施形態では、アナログ受信機経路２１０は、直列に結合された１つ以上の低雑音増幅器（ＬＮＡ）、１つ以上のトランスインピーダンス増幅器（ＴＩＡ）、または１つ以上のプログラマブル利得増幅器（ＰＧＡ）を含む。実施形態では、ＡＧＣ回路２６０は、５つの利得段または範囲にわたって約４８ｄＢのアナログ利得制御を与えるように配置される。利得段のうち２つはプログラマブル利得増幅器によって設けられる。第１のプログラマブル増幅器利得段は、約１０ｄＢの利得をアナログ受信機経路２１０中のアナログ信号に与える。第２のプログラマブル増幅器利得段は約６ｄＢの利得をアナログ信号に与える。残余の利得段または範囲はミキサとＬＮＡとの組合せによって設けられる。第１および第３のミキサ／ＬＮＡ利得段は約１０ｄＢの利得をアナログ信号に与える。第２のミキサ／ＬＮＡ利得段は約１２ｄＢの利得をアナログ信号に与える。より小さなまたはより大きな合計利得をアナログ信号に与える他の実施形態が可能である。約４８ｄＢ以外のアナログ信号の合計利得を与えるこれらの他の実施形態は、所望され得るように、利得段の多数の異なる組合せ、および増幅器または減衰器の組合せによって実現可能である。

公知のように、アナログ受信機経路２１０は、受信信号の同相（Ｉ）および直角位相（Ｑ）成分を分離するためのアナログ素子をさらに含む。受信信号のＩおよびＱ成分を分離するためのこれらのアナログ素子が増幅器または減衰器の後に配置される場合、増幅器およびまたは減衰器は単一の信号経路中に配置されてもよい。受信信号のＩおよびＱ成分が一旦分離されると、整合する対で別個の増幅器または減衰器を適用してＩまたは同相受信信号チャネルおよびＱまたは直角位相受信信号チャネルの信号パワーを調整しなければならないことを理解すべきである。その後、パワー調整されたＩおよびＱ受信信号が接続線２１５上をデジタル受信機経路２２０に転送される。

上述のように、デジタル受信機経路２２０は、アナログ−デジタル変換器、デシメーションフィルタ、高域フィルタ、補償フィルタ、およびチャネル選択フィルタ（図示せず）を含む。デジタル受信機経路２２０は、接続線２１５上のパワー調整されたＩおよびＱ受信信号を受信する。デジタル受信機経路２２０は、サンプリングされフィルタリングされたＩおよびＱ受信信号の第１のデジタル表現をＲＦ ＡＧＣシステム２３８へ接続線２２９上を転送する。接続線２２９上を転送されたＩおよびＱ受信信号の第１のデジタル表現は、それらがチャネル選択フィルタで処理される前のＩおよびＱ受信信号を含む。デジタル受信機経路２２０は、サンプリングされフィルタリングされたＩおよびＱ受信信号の第２のデジタル表現を接続線２３５上でＲＦ ＡＧＣシステム２３８に転送するようにさらに構成される。第２のデジタル表現は、チャネル選択フィルタ（図示せず）によって処理された後のＩおよびＱ受信信号を含む。チャネル選択フィルタは指定された範囲の周波数内のそれらの信号成分しか通さない。ブロッカーが受信機１５０に存在する場合、チャネル選択フィルタにおける処理の前のＩおよびＱ受信信号中の信号パワーの大きさは、チャネル選択フィルタの出力におけるＩおよびＱ受信信号の信号パワーよりも大きくなる。

ＩおよびＱ受信信号の第２のデジタル表現は接続線２３３上をスケーラ４００に転送される。スケーラ４００はデジタル利得素子である。スケーラ４００は、接続線２６５上をＡＧＣ回路２６０から通信されたデジタル制御ワードに従って、接続線２３３上で与えられたＩおよびＱ受信信号のデジタル表現を調整する。以下に説明されるように、ＡＧＣ回路２６０は、受信信号の推定されるパワー、アナログ受信機経路２１０において与えられたアナログ利得の量、および所望の参照値を含む、受信機１５０における現在の動作条件に従って制御ワードを調整する。スケーラ４００は、接続線２６５上のデジタル制御ワードに応答して、ＩおよびＱ受信信号をベースバンドサブシステム１１０へ接続線１２０ａ上で転送する前に、ＩおよびＱ受信信号をデジタルにスケーリングするまたは調整する。実施形態では、スケーラ４００は約７２ｄＢのデジタル利得制御を与える。より小さなまたはより大きな合計利得をデジタルＩおよびＱ受信信号に与える他の実施形態が可能である。

ＲＦ ＡＧＣシステム２３８は、パワー推定器２４０、変換器３３４、加算器３３６、および付加的な素子を含む。パワー推定器２４０は、接続線２３５を介して、チャネル選択フィルタでフィルタリングされたＩおよびＱ受信信号を受ける。パワー推定器は、接続線２２９上の、チャネル選択フィルタ（図示せず）によって処理されていないＩおよびＱ受信信号の表現も受ける。パワー推定器２４０は、チャネル選択フィルタの前後両方のＩおよびＱ受信信号における信号エネルギの推定値を算出するように配置される。パワー推定器２４０は、以下の式１を実行するように構成されるハードウェアデバイスである。

式１中のＮは、算出に用いられるサンプルの数である。総和は、積分およびダンプモードで動作する。したがって、ＲＦ ＡＧＣシステム２３８中のその後の機能ブロックは、サンプル周波数とサンプル数との比によって決まる周波数で動作する。接続線２３５から受信したサンプルの推定信号エネルギは、接続線３３３上を変換器３３４へ転送される。変換器３３４は、図８と関連して図示され記載されるアルゴリズムを用いて推定信号エネルギをデシベルの値に変えるように配置される。加算器３３６は、接続線１２０ｄを介してｄＢの参照パワーを、および接続線３３５を介して変換器３３４からの（ｄＢの）信号エネルギの推定値を受ける。図３に図示されるように、加算器３３６は、参照パワーと信号エネルギの推定値との差を生成し、これを接続線３４７上でＡＧＣ回路２６０に転送する。

参照パワーはプログラム可能な値である。図２に図示され記載される受信機１５０については、参照パワーは以下のように設定される。ＷＣＤＭＡ信号はホワイトノイズに似ているので、その波高率はＦ_S／３と仮定される。ここでＦ_Sは原寸大である。

波高因子が１／３であると仮定すると、平均信号エネルギは以下のとおりとなる。

参照パワーは、以下のように、平均信号エネルギとピーク信号エネルギとの比として求めることができる。

３ｄＢのマージンを取ると、参照パワーは−１２．５ｄＢに設定される。
図３にさらに図示されるように、ＲＦ ＡＧＣシステム２３８は、ブロッカー識別素子２５０とコントローラ４００とを含む。ブロッカー識別素子２５０は、接続線２４５上の、パワー推定器２４０からの第１の推定値および第２の推定値を受ける。第１の推定値は、チャネル選択フィルタの前のＩおよびＱ受信信号の信号パワーを表わす。第２の推定値は、チャネル選択フィルタによって処理された後のＩおよびＱ受信信号の信号パワーを表わす。ブロッカー識別素子２５０は、第１の推定値および第２の推定値の関数がしきい値を超えるとブロッカー存在信号を生成するように構成される論理を含む。図３に示されるように、ブロッカー存在信号は、接続線２５５を介してアナログ制御分岐３５０中のルックアップテーブル３５６へ通信される。ルックアップテーブルは、ブロッカー存在信号に応答してアナログ受信経路２１０中の１つ以上の制御可能な素子を調整して、デジタル受信経路２２０中のアナログ−デジタル変換器がそれらのダイナミックレンジを超えるそれぞれの入力信号を受信しないようにするのに好適な情報を有する１つ以上のエントリを含む。

コントローラ４００は、接続線４０５を介してループフィルタ３４５、ＡＧＣ回路２６０中の複数の素子、およびデジタル受信機経路中の１つ以上のフィルタに結合される状態機械である。図４の状態図に関連してより詳細に説明されるように、コントローラ４００は、とりわけ、通常動作モード、パワーアップ動作モード、および圧縮動作モードのための動作パラメータを設定する。動作パラメータは、パワー算出ウインドウサイズ、１つ以上のループフィルタ定数、ＤＣ相殺高域フィルタのためのコーナ周波数、１つ以上のしきい値などを含むが、これらに限定されるものではない。

ＡＧＣ回路２６０は、ループフィルタ３４５、アナログ制御分岐３５０、およびデジタル制御分岐３６０を含む。ループフィルタ３４５は接続線３４７上のデシベルでの誤り信号を受信し、以下の式２に従ってフィルタリングされた誤り信号を転送するように配置される。フィルタリングされた誤り信号は、接続線３４９上を、アナログ制御分岐３５０およびデジタル制御分岐３６０の両者に通信される。

Ｋ_loopは、コントローラ４００によってプログラム可能かつ調整可能なＡＧＣループ定数である。

アナログ制御分岐３５０は、第１のフィードバック加算器３５２、プログラマブルヒステリシス素子３５４、およびルックアップテーブル３５６を含む。第１のフィードバック加算器３５２は、接続線３４９上のフィルタリングされた誤り信号と、バス接続線１２０ｂ上の第１の較正値とを受ける。第１のフィードバック加算器３５２は、第１の較正値とフィルタリングされた誤り信号との差を、プログラマブルヒステリシス素子３５４へ、およびバス接続線１２０ｅ上をベースバンドサブシステム１１０（図示せず）へ転送するように配置される。第１の較正値とフィルタリングされた誤り信号との差は、受信信号強度を示すものまたは受信信号強度インジケータ（ＲＳＳＩ）である。第１の較正値は、周波数および温度による受信信号強度のばらつきを補い得るプログラム可能な値である。較正データが温度と周波数との現在の組合せに利用できない場合、約−１８ｄＢのデフォルト値が適用される。

アナログ利得のトグリングを防止するため、プログラマブルヒステリシス素子３５４は、アナログ利得の変化が許されない時間または遅延期間を与える。さらに、当該時間または遅延期間は、以前の利得状態または段と関連して新たなアナログ利得値を定めるのに用いられるしきい値とともに適用される。

プログラマブルヒステリシス素子３５４によって時間的に調整された受信信号強度はルックアップテーブル３５６への指標として用いられ、これが受信信号パワーに対応するアナログ利得分散を定める。ルックアップテーブル中のしきい値はプログラム可能である。表１がそのようなテーブルの例である。

表１に図示される実施形態では、−３３ｄＢｍの入力信号しきい値が検出されると、アナログ制御分岐３５０は、接続線３５７上にアナログ制御信号を生成し、これは、アナログ受信機経路２１０中で約０ｄＢの利得を与えるようにアナログ受信機経路２１０に命令する。−３３ｄＢｍと−４４ｄＢｍとの間の入力信号しきい値が検出されると、アナログ制御分岐３５０は、アナログ受信機経路２１０中のＰＧＡを介して約１０ｄＢの合計利得を与えるように接続線２６７上のアナログ制御信号を変更する。同様に、入力信号しきい値が−４４ｄＢｍと−７２ｄＢｍとの間に下がると、アナログ制御分岐３５０は、ＰＧＡが与える約１０ｄＢの利得と、アナログ受信機経路２１０中のＬＮＡが与える約１２ｄＢの付加的な利得との合計利得約２２ｄＢを与えるように、接続線２６７上のアナログ制御信号を変更する。入力信号しきい値が−７２ｄＢｍと−８２ｄＢｍとの間に下がると、アナログ制御分岐３５０は、ＰＧＡが与える約１０ｄＢの利得と、アナログ受信機経路２１０中の１つ以上のＬＮＡが与える約２４ｄＢの付加的な利得との合計利得約３４ｄＢを与えるように、接続線２６７上のアナログ制御信号を変更する。入力信号しきい値が−８２ｄＢｍと−９７ｄＢｍとの間に下がると、アナログ制御分岐３５０は、ＰＧＡが与える約１０ｄＢの利得と、トランスインピーダンス増幅器が与える約６ｄＢの利得と、アナログ受信機経路２１０中の１つ以上のＬＮＡが与える約２７ｄＢの付加的な利得との合計利得約４３ｄＢを与えるように、接続線２６７上のアナログ制御信号を変更する。最後に、入力信号しきい値が−９７ｄＢｍと−１１０ｄＢｍとの間に下がると、アナログ制御分岐３５０は、ＰＧＡが与える約１６ｄＢの利得と、トランスインピーダンス増幅器が与える約１２ｄＢの利得と、アナログ受信機経路２１０中の１つ以上のＬＮＡが与える約２７ｄＢの付加的な利得との合計利得約５５ｄＢを与えるように、接続線２６７上のアナログ制御信号を変更する。

表１に図示されるものとは異なる他のアナログ利得段を含む他の実施形態が企図される。たとえば、より多くのまたはより少ないアナログ利得段またはステップを増幅器と制御可能減衰器との他の組合せによって設けてもよい。付加的な増幅器は、ＬＮＡ、ＴＩＡ、ＰＧＡ、２つ以上のＬＮＡ、２つ以上のＴＩＡ、２つ以上のＰＧＡ、または所望の利得段を達成するための（複数の減衰範囲を有する）任意の数の制御可能減衰器と上記のものとの組合せも含み得る。

表１に示されるように、アナログ受信機経路２１０で利得を調整するためのアナログ制御信号は、所望により、１つ以上のＬＮＡ、１つ以上のＴＩＡ、または１つ以上のＰＧＡへの、低、中、および高範囲の利得状態のうちいずれか１つを表わすための好適なコードを含み得る。アナログ受信機経路中の制御可能素子の代替的な配置は、素子と利得状態との所望の組合せを通信するようにエンコードされる任意の数の制御信号を用いて、任意の数の所望の制御範囲にわたって、同様に制御可能である。表Ｉに提示される実施形態は減衰器を含んでいないが、アナログ制御分岐３５０およびアナログ受信機経路２１０はそのように限定されるわけではないことを理解すべきである。

ＬＮＡ利得変更は、ベースバンドサブシステム１１０（図１）に転送される前にＩおよびＱ受信信号成分に適用されるべき位相補正を必要とする。応じて、ルックアップテーブル３５６は、位相補正に用いられる回転係数（図示せず）をさらに含んでもよい。受信経路フィルタ遅延に対応する適切な遅延とともにＩおよびＱ値をベースバンドサブシステム１１０に転送する前に、ＬＮＡ利得状態が切換えられる際にＩ＋ｊＱとｃｏｓ（Φ）＋ｊｓｉｎ（Φ）との複素乗算が行なわれる。アナログ利得の変化率は式３によって定義される。

式中、Ｎはパワー推定ウインドウサイズであり、
ｆ_Sはパワー算出サンプリングレートであり、
Gainholdはサンプル数の単位でのアナログ利得変更遅延である。

デジタル制御分岐３６０は、プログラマブル遅延素子３６１、第２のフィードバック加算器３６２、および変換器３６４を含む。プログラマブル遅延素子３６１は、接続線２６７上のアナログ制御信号を、ループフィルタ３４５からの接続線３４９上のフィルタリングされた誤り信号と同期させる。第２のフィードバック加算器３６２は、接続線３４７上のフィルタリングされた誤り信号、接続線１２０ｃ上の第２の較正値、および遅延素子３６１からの遅延されたアナログ制御信号を受信する。図３に図示されるように、第２のフィードバック加算器３６２は、フィルタリングされた誤り信号と、第２の較正値と、接続線３６３上の遅延されたアナログ制御信号との差を生成し、これを変換器３６４に転送する。変換器３６４は、デジタル利得をデシベルから線形値に変えた後に制御ワードを生成する。制御ワードは、接続線２６５を介してスケーラ４００に転送される。デシベルを線形単位に変換するための方法は、図９に関連して図示され記載される。

図４は、ＡＧＣ回路２６０の自律動作を可能にするコントローラ４００の実施形態を図示する状態図である。図４の状態図は、ＲＦ ＡＧＣシステム２３８と関連付けられるソフトウェアおよびまたはファームウェアを介したコントローラの可能な実現例のアーキテクチャ、機能性、および動作を示す。この点において、各々の丸は１組の条件を表わし、丸同士の間の矢印はコントローラ４００の挙動を記載する。コントローラ４００はハードウェア、ファームウェア、またはソフトウェアで実現可能であることを理解すべきである。ＲＦ ＡＧＣシステム２３８がハードウェア、ハードウェアとファームウェア、またはハードウェアとソフトウェアとの組合せを介して実現される場合、状態図中の状態と矢印との１つ以上の組合せは付加的な回路または複数の回路を表わし得る。これに代えて、記載される機能は、プログラミング言語で書かれた人間可読ステートメントを含むソースコード、またはコンピュータシステム中のプロセッサなどの好適な実行システムによって認識可能な命令を含む機械コードで具体化可能である。機械コードはソースコードなどから変換されてもよい。

ＡＧＣ回路２６０の自律動作を与えるため、コントローラ４００は、とりわけ、通常動作モード、パワーアップ動作モード、および圧縮動作モードのための動作パラメータを設定する。動作パラメータは、パワー算出ウインドウサイズ、１つ以上のＡＧＣループフィルタ定数、（デジタル受信機経路２２０中の）１つまたは複数のステップで適用可能なＤＣ相殺または高域フィルタ用のコーナ周波数、レートしきい値、およびモードタイマを含むが、これらに限定されるものではない。さらに、遷移タイマを設定してもよい。遷移タイマは、（１つまたは複数のステップでの）アナログ利得変更に応答して高域フィルタ用のコーナ周波数を調整するために、かつタイマが経過したときにコーナ周波数を第１の周波数に戻すために、コントローラ４００によって用いられる。ある状況下では、ループフィルタ定数およびパワー算出ウインドウを動的に管理することが望ましいことがある。

状態図４００は、状態４１０、状態４２０、状態４３０、状態４４０、状態４５０、および状態４６０を含む。状態４１０はパワーアップ動作モードである。選択数の繰返しが満たされるまで、矢印４１２が示すように、パワーアップ条件下で、ＡＧＣ回路２６０を動作させるための１組の好適なパラメータが繰返し適用される。ＡＧＣ回路２６０が選択数の繰返しを行なうと、コントローラ４００は、矢印４１４が示すように状態４３０に遷移する。

状態４２０は圧縮動作モードである。選択数の繰返しが満たされるまで、矢印４２２が示すように、圧縮モードでＡＧＣ回路２６０を動作させるための１組の好適なパラメータが繰返し適用される。ＡＧＣ回路２６０が選択数の繰返しを行なうと、コントローラ４０００は、矢印４２４が示すように状態４３０に遷移する。

状態４３０は通常動作モードである。通常動作条件下でＡＧＣ回路２６０を動作させるための１組の好適なパラメータが適用される。状態４３０では、コントローラ４００は、ＡＧＣ回路２６０からの推定されるＲＳＳＩの変化率と第１および第２のしきい値とを比較する。変化率が第１のしきい値を超えると、コントローラ４００は、矢印４３２が示すように状態４４０に遷移する。状態４４０で、コントローラ４００は、第１の態様で（たとえばフィードバックループを高速化するように）パワー算出ウインドウおよびループフィルタ定数を調整する。コントローラ４００が状態４４０に示される調整を一旦行なうと、コントローラ４００は、矢印４４２が示すように状態４３０に遷移して戻る。そうではなく、変化率が第２のしきい値未満であれば、コントローラ４００は、矢印４３４が示すように状態４５０に遷移する。状態４５０で、コントローラ４００は、第２の態様で（たとえばフィードバックループを低速化するように）パワー算出ウインドウおよびループフィルタ定数を調整する。コントローラ４００が状態４５０に示される調整を一旦行なうと、コントローラ４００は、矢印４５２が示すように状態４３０に遷移して戻る。

状態４６０は遷移動作モードである。遷移モードでＡＧＣ回路２６０を動作させるための１組の好適なパラメータは、矢印４３６が示すようにアナログ利得が変化したことが示されるのに応答して適用される。アナログ利得が変化すると、コントローラ４００は選択期間の間ＤＣオフセット補正フィルタを適用する。ＡＧＣ回路２６０が選択期間の間ＤＣオフセット補正フィルタを適用すると、矢印４６２が示すように、１つ以上のフィルタパラメータ（たとえばコーナ周波数）が通常モード設定に戻され得る。

図５は、図３のＡＧＣ回路の代替的実施形態を図示する機能ブロック図である。ＡＧＣ回路５６０は、トランシーバ動作のＧＳＭ／ＥＤＧＥモードでの使用に好適である。ＡＧＣ回路５６０は、図３に図示されかつ上述されるＡＧＣ回路２６０からの回路素子のいくつかを共有する。図５に図示されるように、ＡＧＣ回路５６０は、アナログ受信機経路２１０、デジタル受信機経路２２０、およびスケーラ４００を含む受信機５００で実現される。アナログ受信機経路２１０は、アナログ制御分岐５５０が与える制御信号に従って動作する。スケーラ４００は、デジタル制御分岐３６０が与える制御ワードに従って動作する。パワー推定器２４０、変換器３３４、加算器３３６、ブロッカー識別素子２５０、コントローラ４００、およびループフィルタ３４５は、それらがディスエーブルされているかまたはさもなければ受信機５００中の他の素子から除かれていることを示すように破線で図示される。図示される実施形態では、スイッチ５１０は、ベースバンドサブシステム１１０（図１）から接続線１２０ｆを介してアナログ制御分岐５５０およびデジタル制御分岐３６０へ利得値を与えるように、制御可能に位置決めされる。図５にさらに図示されるように、スイッチ５１０は、接続線３４９（すなわち、ループフィルタ３４５の出力）をアナログ制御分岐５５０およびデジタル制御分岐３６０にもはや結合していない。さらに、プログラマブルヒステリシス素子３５４はディスエーブルされ、接続線１２０ｅを介してバイパスされる。これに代えて、バイパスモードではプログラマブルヒステリシス素子３５４が動作され、第１の較正値とベースバンドサブシステム１１０からの利得値との差をルックアップテーブル３５６に適用する。

アナログ受信機経路２１０は接続線１４２上のＲＦ＿ＩＮ信号を受信し、接続線２６７上の制御信号に従うＩおよびＱ受信機成分が増幅されたものをデジタル受信機経路２２０に与える。アナログ受信機経路２１０は、ミキサ、１つ以上の低雑音増幅器（ＬＮＡ）、または１つ以上のプログラマブルパワー増幅器（ＰＧＡ）を含み得る。実施形態では、アナログ制御分岐５５０は、６つの利得段または範囲にわたって約５４ｄＢのアナログ利得制御を与えるように配置される。利得段のうち２つはプログラマブル増幅器によって設けられる。第１のプログラマブル増幅器利得段は約６ｄＢの利得をアナログ信号に与える。第２のプログラマブル増幅器利得段は約６ｄＢの利得をアナログ信号に与える。アナログ受信機経路２１０中のミキサによって２つの付加的な利得段が設けられる。第１のミキサ利得段は約１０ｄＢの利得をアナログ信号に与える。第２のミキサ利得段は約１０ｄＢの付加的な利得をアナログ信号に与える。残余の利得段または範囲は１つ以上のＬＮＡによって設けられる。第１のＬＮＡ利得段は約１４ｄＢの利得をアナログ信号に与える。第２のＬＮＡ利得段は約１４ｄＢの付加的な利得をアナログ信号に与える。より小さなまたはより大きな合計利得をアナログ信号に与える他の実施形態が可能である。約５４ｄＢ以外のアナログ信号中の合計利得を与えるこれらの他の実施形態は、利得段の多数の異なる組合せによって実現可能である。

デジタル受信機経路２２０は、接続線２１５上のＩおよびＱ受信信号が増幅されたものを受信する。デジタル受信機経路２２０は、ＩおよびＱ受信信号が横切る通信経路における、周波数にわたるパワーばらつきをサンプリングし、デジタル化し、高域フィルタリングし、かつ補償する１つ以上の信号処理素子を含む。さらに、デジタル受信機経路２２０は、低周波数しきい値より低い所望されない周波数と高周波数しきい値より高い所望されない周波数とを除去するためのチャネル選択フィルタを含んでもよい。デジタル受信機経路２２０の出力は接続線２３３上をスケーラ４００に転送される。スケーラ４００は、デジタル制御分岐３６０から接続線２６５上で受信された制御ワードに従って動作するデジタル利得素子である。受信されたアナログ信号から生成されるパワー調整されたＩおよびＱ信号は、バス接続線１２０ａを介してベースバンドサブシステム１１０（図１）に転送される。１つの実施形態では、デジタル受信機経路２２０は約７２ｄＢのデジタル利得制御を与える。より小さなまたはより大きな合計利得をデジタルＩおよびＱ信号に与える他の実施形態が可能である。

アナログ制御分岐５５０は、第１のフィードバック加算器３５２およびルックアップテーブル３５６を含む。第１のフィードバック加算器３５２は、接続線３４９上のベースバンドサブシステム１１０からの利得値と、接続線１２０ｂ上の第１の較正値とを受ける。第１のフィードバック加算器３５２は、第１の較正値と接続線１２０ｆ上のベースバンドサブシステム１１０（図示せず）からロードされた合計利得との間の差を転送するように配置される。第１の較正値と利得値との間の差がＲＳＳＩである。第１の較正値は、周波数および温度による受信信号強度のばらつきを補うことができるプログラム可能な値である。ＲＳＳＩは、アンテナパワーに対応するアナログ利得分散を定めるルックアップテーブル３５６への指標として用いられる。テーブル中のしきい値はプログラム可能である。表２はそのようなテーブルの例示的な実施形態である。

表２に図示される実施形態では、−３３ｄＢｍの切換しきい値が検出されると、アナログ制御分岐５５０は、アナログ受信機経路２１０に、アナログ受信機経路２１０中で約０ｄＢの利得を与えるように命令する接続線２６７上のアナログ制御信号を生成する。−３３ｄＢｍと−３５ｄＢｍとの間の切換しきい値が検出されると、アナログ制御分岐５５０は、アナログ受信機経路２１０中のＬＮＡを介して約１４ｄＢの利得を与えるように接続線２６７上のアナログ制御信号を変更する。同様に、切換しきい値が−３５ｄＢｍと−４７ｄＢｍとの間に下がると、アナログ制御分岐５５０は、アナログ受信機経路２１０中の第１のＬＮＡを介した約１４ｄＢの利得と、第２のＬＮＡを介した約１４ｄＢの付加的な利得との、合計アナログ利得約２８ｄＢを与えるように、接続線２６７上のアナログ制御信号を変更する。表２は、所望され得るように、アナログ受信機経路２１０中のＬＮＡ、ミキサ、およびＰＧＡに適用可能なアナログ利得制御の付加的な利得段または状態を図示する。

表２に図示されるものとは異なる他のアナログ利得段を含む他の実施形態が企図される。たとえば、受動的ミキサを用いる場合、１つ以上の利得段またはステップを１つ以上の付加的な増幅器によって設けてもよい。付加的な増幅器は、ＬＮＡ、ＰＧＡ、２つ以上のＬＮＡ、２つ以上のＰＧＡ、または所望の利得段を達成する１つ以上のＬＮＡと１つ以上のＰＧＡとの組合せを含み得る。さらに、アナログ受信機経路２１０に１つ以上の減衰器を導入して利得のさらなる制御を可能にすることができる。上述のように、接続線２６７上の制御信号は、アナログ受信機経路２１０のアーキテクチャに従って所望の利得段を実現するのに好適な情報を含む。

デジタル制御分岐３６０は、プログラマブル遅延素子３６１、第２のフィードバック加算器３６２、および変換器３６４を含む。第２のフィードバック加算器３６２は、接続線３４９を介してベースバンドが与える利得値と、接続線１２０ｃを介した第２の較正値と、プログラマブル遅延素子３６１からのアナログ利得の遅延された表現とを受ける。図５に図示されるように、第２のフィードバック加算器３６２は、利得値と、第２の較正値と、接続線３６３上をプログラマブル遅延素子３６１から受けたアナログ利得との差を生成し、これを変換器３６４に転送する。変換器３６４は、デジタル利得をデシベルから線形値に変えた後に制御ワードを生成する。制御ワードは接続線２６５を介してスケーラ４００に転送される。デシベルを線形単位に変換するための方法は、図９と関連して図示され記載される。

図６は、アナログ利得制御信号を実現するための方法の実施形態を図示するフローチャートである。図６のフロー図は、図１の受信機１５０または図５の受信機５００と関連付けられる回路もしくは複数の回路、ソフトウェアおよびまたはファームウェアを介した可能な実現例のアーキテクチャ、機能性、および動作を示す。ＡＧＣ回路２６０がハードウェア、ハードウェアとファームウェア、またはハードウェアとソフトウェアとの組合せを介して実現される場合、フロー図中の１つ以上のブロックは付加的な回路または複数の回路を表わし得る。これに代えて、記載される機能は、プログラミング言語で書かれた人間可読ステートメントを含むソースコード、またはコンピュータシステム中のプロセッサなどの好適な実行システムによって認識可能な命令を含む機械コードで具体化可能である。機械コードはソースコードなどから変換されてもよい。

方法６００はブロック６０２から開始し、ここで、受信信号中の最大予測パワー、参照感度、およびブロッカー要件に基づいて所望のダイナミックレンジが識別される。ブロック６０４で、利得制御の多数の範囲が識別される。その後、ブロック６０６に示されるように、多数の利得状態が、識別された数の利得制御の範囲内で識別される。ブロック６０８で、選択利得状態が受信機のアナログ受信機経路中の１つ以上の制御可能な素子と関連付けられる。その後、ブロック６１０に示されるように、所望される合計利得およびアナログ受信機経路で与えられる利得の関数として、受信機のデジタル受信機経路に適用されるべきデジタル利得を求める。

図７は、ワイヤレス通信システムのＲＦサブシステムの直角経路において自動利得制御を管理するための方法の実施形態を図示するフローチャートである。図７のフロー図は、図１の受信機１５０または図５の受信機５００と関連付けられる回路もしくは複数の回路、ソフトウェアおよびまたはファームウェアを介した可能な実現例のアーキテクチャ、機能性、および動作を示す。この点において、各ブロックは、特定された機能を実現するための１つ以上の実行可能な命令を含むモジュール、セグメント、またはコードの部分を表わす。ＡＧＣ回路２６０またはＡＧＣ回路５６０がハードウェア、ハードウェアとファームウェア、またはハードウェアとソフトウェアとの組合せを介して実現される場合、フロー図中の１つ以上のブロックは付加的な回路または複数の回路を表わし得る。これに代えて、記載される機能は、プログラミング言語で書かれる人間可読ステートメントを含むソースコード、またはコンピュータシステム中のプロセッサなどの好適な実行システムによって認識可能な命令を含む機械コードで具体化可能である。機械コードはソースコードなどから変換されてもよい。

方法７００はブロック７０２から開始し、ここでチャネル選択フィルタへの入力における第１の信号強度が定められ、チャネル選択フィルタの出力における第２の信号強度が定められる。上述のように、信号データが受信機サンプルレートの２分の１でパワー推定器に転送される場合、パワー推定器を用いて第１および第２の信号強度の両者を定めることができる。その後、ブロック７０４に示されるように、第１の信号強度と第２の信号強度とが比較されて、ブロッカーが受信信号中に存在するかどうかを判定する。決定ブロック７０６において、ブロッカーが存在するかどうかが判定される。第１の信号強度と第２の信号強度との差がしきい値と比較され、いつブロッカーが受信機中に存在するかを識別することができる。

ブロック７０８に示されるように、ブロッカーが存在する場合、ブロッカー存在信号を自動利得制御回路のアナログ制御分岐に転送することによって、１つ以上のアナログ利得段が調整される。アナログ制御分岐はルックアップテーブルを含み、ルックアップテーブルは、アナログ受信経路に適用されると、信号パワーを低減してＡＤＣでの受信信号の飽和またはクリッピングを防止する制御信号を通信するように配置される情報を有する。そうではなく、ブロッカーが存在しない場合は、第２の信号強度（すなわち、フィルタリングされた受信信号）と参照値との間の差が求められて、誤り信号を生成する。その後、ブロック７１２に示されるように、アナログ制御分岐およびデジタル制御分岐を有する一次フィードバックループに差または誤り信号が適用される。上述のように、アナログ制御分岐は、アナログ利得制御信号をアナログ受信機または信号経路中の制御可能素子に与えて所望のアナログ利得制御を与える。また上述したように、デジタル制御分岐は、誤り信号とアナログ利得制御信号との差に従って動作して、チャネル選択フィルタと直列に結合されたスケーラ４００を調整する制御ワードを生成して、デジタルドメインで所望の量の利得を与える。

図８は、電圧値または線形目盛を用いる他の尺度単位をデシベルの値に変換するための方法の実施形態を図示するフローチャートである。フローチャートは、先頭検出器の実現例の実施形態である。先頭検出器の例は、Khalid H. Abedにより、２００３年１１月のIEEE Transaction on Computersに公開された「CMOS VLSI Implementation of a Low Power Logarithmic Converter」と題された論文に紹介された。図８のフロー図は、変換器３３４と関連付けられる回路もしくは複数の回路、ソフトウェアおよびまたはファームウェアを介した可能な実現例のアーキテクチャ、機能性、および動作を示す。この点において、各ブロックは、特定された機能を実現するための１つ以上の実行可能な命令を含むモジュール、セグメント、またはコードの部分を表わす。変換器３３４がハードウェア、ハードウェアとファームウェア、またはハードウェアとソフトウェアとの組合せを介して実現される場合、フロー図中の１つ以上のブロックは付加的な回路または複数の回路を表わし得る。これに代えて、記載される機能は、プログラミング言語で書かれた人間可読ステートメントを含むソースコード、またはコンピュータシステム中のプロセッサなどの好適な実行システムによって認識可能な命令を含む機械コードで具体化可能である。機械コードはソースコードなどから変換されてもよい。

方法８００はブロック８０２から開始し、ここでＮ_bit入力数を用いて変数「ＩＮ」を定義する。ブロック８０４で、フィルタリングされた受信信号からの先頭のビット位置を用いて整数「Ｊ」を定義する。次に、ブロック８０６で、変数「ＦＲＡＣ」が変数「ＩＮ」と（１＜＜Ｊ）との間の差として定義される。ブロック８１０で、中間値「Ｘ」が、方程式（１＜＜Ｊ）と、補正値と、（−Ｎ_{bit_IN}数−１）との和に対するＪとＦＲＡＣとの和の比として定義される。その後、ブロック８１２に示されるように、変数Ｘは、Ｘの中間値と定数値との積に設定される。例示的な実施形態では、定数は１０×log₁₀（２）または３．０１０３である。ブロック８０２から８１２と関連して記載されるように、線形単位をデシベルに変換するための方法は所望により開始および繰返し可能である。

図９は、ｄＢ変換のための補正率を生成するための方法の実施形態を図示するフローチャートである。補正アルゴリズムは、第３のローブ、すなわちＮ＝３と等価の誤りを見込む。Ｎのより高い値については、Ｎ＝３の場合は２つの点毎の間にＭ−Ｎ個の点が存在する。図９中のアルゴリズムは間にある点を補間する。図９のフロー図は、変換器３３４と関連付けられる回路もしくは複数の回路、ソフトウェア、およびまたはファームウェアを介した可能な実現例のアーキテクチャ、機能性、および動作を示す。この点において、各ブロックは、特定された機能を実現するための１つ以上の実行可能な命令を含むモジュール、セグメント、またはコードの部分を表わす。変換器３３４がハードウェア、ハードウェアとファームウェア、またはハードウェアとソフトウェアとの組合せを介して実現される場合、フロー図中の１つ以上のブロックは付加的な回路または複数の回路を表わし得る。これに代えて、記載される機能は、プログラミング言語で書かれた人間可読ステートメントを含むソースコード、またはコンピュータシステム中のプロセッサなどの好適な実行システムによって認識可能な命令を含む機械コードで具体化可能である。機械コードはソースコードなどから変換されてもよい。

方法９００はブロック９０２から開始し、ここで「correct」と標識付けられたアレイおよび変数Ｎbit＿correctが定義される。具体的に、アレイcorrectは８個のメンバーを含む。図示される実施形態では、メンバーは、０、２３、３７、４３、４４、３９、２９、および１６である。メンバーは、以下のアレイ［０、０．０４４９、０．０７１９、０．０８４、０．０８４９、０．０７５４、０．０５７３、および０．０３１９］のための量子化された数を表わす。ブロック９０４で、線形補間パラメータが算出される。具体的に、ｍ＝１＜＜（ｊ−Ｎ）；ｋ＝int（frac／ｍ）；ｋ＝０，６については、slope＝correct［ｋ＋１］−correct［ｋ］、かつｋ＝７については、slope＝−correct［７］；かつｎ＝mod（frac,ｍ）である。ブロック９０６で、補正率は式４を用いて算出される。

図９において、パラメータslopeは、correct［８］ベクトルのどのセグメントにおいて点が下降するかを定める。パラメータｍはcorrect［８］ベクトル中の２つの点毎の間にいくつの点が存在するかを定める。ｍ個の点のうち、パラメータｎは算出すべき値の位置を定める。ブロック９０２から９０６と関連して記載されるようなｄＢ変換のための補正率を生成するための方法は所望により開始および繰返し可能である。

デジタルスケールファクタを算出するため、デジタル制御分岐３６０の所望のデジタルダイナミックレンジ、すなわち約７２ｄＢ、にわたって十分な精度（約０．１５ｄＢ）を有する逆対数関数が与えられる。逆対数アルゴリズムは、２を底として動作する先頭検出器法の変形である。その結果、ｄＢのデジタル利得は、式５に示されるような変換の前に、定数Ｌ２ＤＢ＝（（log₂（１０））／２０）または０．１６６０９６で乗算される。

上記式中、ｍは整数であり、fracは１より小さな数である。上記近似における誤りは、図１０のグラフに示されるように、各セグメントまたは２の整数べき乗にわたって指数関数的に大きくなる。参照誤りが受入れ可能とみなされれば、補正を適用して誤りを調整することができる。以下の表３はｍ＝０の場合の２^frac近似で用いられる値を図示する。

ｍが０に等しくない場合に用いられる近似は以下のとおりである。

式中、slopeは０．００３４２２に等しい固定値である。Frac（ｉ）は端数部分であり、Ｃ（ｉ）はｍ＝０の場合の最終出力である。ｍが０に等しくない場合、図１１と関連して記載されるルーチンはfrac（ｉ）空間における適切な領域を探索してｉを求める。次にルーチンはＣ（ｉ）を用いて最終値を計算する。

図１１は、デシベルから利得の線形単位への変換のための補正率を生成するための方法の実施形態を図示するフローチャートである。図１１のフロー図は、変換器３６４と関連付けられる回路もしくは複数の回路、ソフトウェア、およびまたはファームウェアを介した可能な実現例のアーキテクチャ、機能性、および動作を示す。この点において、各ブロックは、特定された機能を実現するための１つ以上の実行可能な命令を含むモジュール、セグメント、またはコードの部分を表わす。変換器３６４がハードウェア、ハードウェアとファームウェア、またはハードウェアとソフトウェアとの組合せを介して実現される場合、フロー図中の１つ以上のブロックは付加的な回路または複数の回路を表わし得る。これに代えて、記載される機能は、プログラミング言語で書かれた人間可読ステートメントを含むソースコード、またはコンピュータシステム中のプロセッサなどの好適な実行システムによって認識可能な命令を含む機械コードで具体化可能である。機械コードはソースコードなどから変換されてもよい。

方法１１００はブロック１１０２から開始し、ここでパラメータＬ２ＤＢおよびslopeが初期化され、アレイＬ２fracおよびＬ２Thrshに投入される。例示的な実施形態では、Ｌ２ＤＢは４２に設定され、slopeは４に設定される。さらに、Ｌ２fracアレイには、メンバー１１４９、１２８９、１４４６、１６２３、１８２１、および２０４３が投入され、Ｌ２Thrshアレイには、メンバー４２、８４、１２６、１６８、２１０、および２５２が投入される。これらのアレイのメンバーは所望の精度に量子化されてもよい。その後、ブロック１１０４に示されるように、変数Ｘが（デシベルの）ＸとＬ２ＤＢとの積に設定される。ブロック１１０６で、変数Ｘ_intはint（Ｘ）に設定される。ブロック１１０８で、Ｘ_fracはＸとＸ_intとの差に設定される。その後、ブロック１１１０で、変数ＴＥＭＰがＸとslopeとの積によって決まり、変数ＴＥＭＰ１がＸ_fracとＴＥＭＰとの和によって決まる。ブロック１１１２に示されるように、Ｌ２アレイが探索されてＴＥＭＰ１の位置を定める。ブロック１１１４で、出力値がＴＥＭＰおよびブロック１１１２中で定められた位置の関数として設定される。ブロック１１０２から１１１４と関連して記載されたようなデシベルから利得の線形単位への変換のための補正率を生成するための方法は所望のように開始および繰返し可能である。

受信機の直角位相信号経路におけるアナログ利得制御を管理するための回路および方法のさまざまな実施形態を記載したが、当業者には、この開示の範囲内のより多くの実施形態および実現例が可能であることが明らかであろう。したがって、回路および方法は、添付の請求項およびその均等物に照らしたものを除いて制限されるべきではない。

Claims (24)

1. ワイヤレス通信システムの無線周波数サブシステムの直角位相信号経路における自動利得制御を管理するための方法であって、
   デジタル受信機経路中のチャネル選択フィルタへの入力における第１の信号強度および前記チャネル選択フィルタの出力における第２の信号強度を判定するステップと、
   前記第１の信号強度と前記第２の信号強度とを比較して受信機の前記直角位相信号経路にいつブロッカーが存在するかを検出し、前記ブロッカーが存在する場合は自動利得制御回路のアナログ制御分岐にブロッカー存在信号を転送するステップと、
   前記ブロッカー存在信号に応答して自動利得制御回路の前記アナログ制御分岐においてアナログ制御信号を生成するステップとを備え、前記アナログ制御信号は、前記ブロッカーの存在に応答して、アナログ受信機経路中の少なくとも１つの制御可能利得素子を調整して前記無線周波数サブシステムの前記デジタル受信機経路中のアナログ−デジタル変換器の飽和を防止するように構成され、さらに
   前記チャネル選択フィルタの前記出力における前記第２の信号強度と参照信号パワーとの間の差を求めるステップと、
   前記第２の信号強度と前記参照信号パワーとの間の差を前記自動利得制御回路に適用するステップとを備え、前記自動利得制御回路は、前記アナログ制御分岐およびデジタル制御分岐に結合されるループフィルタを有し、前記デジタル制御分岐は、前記チャネル選択フィルタに結合されるスケーラを調整するように構成されるデジタル制御ワードを生成する、方法。
2. 前記第２の信号強度の表現を線形目盛から対数目盛に変換して、デシベルでの前記第２の信号強度の変換された表現を生成するステップをさらに備える、請求項１に記載の方法。
3. デシベルでの前記第２の信号強度の変換された前記表現を補正アルゴリズムに適用して、デシベルでの前記第１の信号強度の補正された表現を生成するステップをさらに備える、請求項２に記載の方法。
4. 前記無線周波数サブシステムにおける平均信号エネルギおよびピーク信号エネルギの関数として前記参照信号パワーを求めるステップをさらに備える、請求項１に記載の方法。
5. 前記参照信号パワーを調整して予め定められたマージンを可能にするステップをさらに備える、請求項４に記載の方法。
6. 前記ループフィルタは、前記第２の信号強度を判定するのに用いられるサンプリング周波数とウインドウとの比で動作する、請求項１に記載の方法。
7. 前記アナログ制御分岐は、第１のフィードバック加算器、プログラマブルヒステリシス素子、およびルックアップテーブルを備える、請求項１に記載の方法。
8. プログラム可能なヒステリシスはしきい値で実現され、以前の利得値と関連して用いられると新たな利得値を定める、請求項７に記載の方法。
9. 低雑音増幅器のアナログ利得変更と関連して位相補正制御信号を生成するステップをさらに備える、請求項８に記載の方法。
10. アナログ利得の変化率は、前記第２の信号強度を判定するのに用いられるウインドウ、サンプリングレート、およびアナログ利得変更ヒステリシス値の関数である、請求項８に記載の方法。
11. 前記デジタル制御分岐は、加算器と、前記ループフィルタからのフィルタリングされた誤り信号および前記アナログ制御分岐からのアナログ利得値の関数としてデジタル利得値を求めるプログラマブル遅延素子とを備える、請求項１に記載の方法。
12. 前記デジタル利得値を対数目盛から線形目盛に変える変換器に前記デジタル利得値を適用するステップをさらに備える、請求項１１に記載の方法。
13. ベースバンドコントローラからの利得値を挿入するステップと、
    前記ルックアップテーブルをロードするステップと、
    前記プログラマブルヒステリシス素子をバイパスするステップと、
    前記ルックアップテーブルからのアナログ利得制御信号を適用するステップとをさらに備える、請求項７に記載の方法。
14. ワイヤレス通信システムの無線周波数サブシステムにおける自動利得制御のためのシステムであって、
    デジタル受信機経路からの第１の入力およびチャネル選択フィルタからの第２の入力を受け、前記デジタル受信機経路の出力に存在する信号パワーの第１の推定値および前記チャネル選択フィルタの前記出力に存在する前記信号パワーの第２の推定値を生成するように構成されるパワー推定器と、
    前記パワー推定器からの前記第１の推定値および前記第２の推定値を受けるように配置され、前記第１の推定値および前記第２の推定値の関数がしきい値を超えるとブロッカー存在信号を生成するように構成されるブロッカー識別素子と、
    前記パワー推定器の出力に結合され、前記デジタル受信機経路における前記パワーの対数表現を生成するように構成される変換器と、
    前記ブロッカー存在信号および前記デジタル受信機経路中の前記パワーの前記対数表現と参照信号との差を受けるように配置される自動利得制御回路とを備え、前記自動利得制御回路は、ループフィルタ、アナログ制御分岐、およびデジタル制御分岐を備え、前記アナログ制御分岐はアナログ受信機経路中の１つ以上の素子に結合される制御信号を生成し、前記デジタル制御分岐はスケーラに結合される制御ワードを生成し、前記制御信号および制御ワードは前記無線周波数サブシステム中で利得を分散させる、システム。
15. 前記アナログ制御分岐は、第１のフィードバック加算器、プログラマブルヒステリシス素子、およびルックアップテーブルを備える、請求項１４に記載の回路。
16. 前記アナログ制御分岐は第１の較正値を受け、受信信号強度を示すものをベースバンド素子に与え、前記制御信号を生成する、請求項１５に記載の回路。
17. 前記アナログ制御分岐は、前記制御信号が低雑音増幅器の利得の変更を命令する場合、位相補償信号を生成する、請求項１６に記載の回路。
18. 前記デジタル制御分岐は、第２のフィードバック加算器、プログラマブル遅延素子、および変換器素子を備え、前記デジタル制御分岐は、前記ループフィルタから第２の較正信号および誤り信号を受けるように配置される、請求項１５に記載の回路。
19. 前記デジタル制御分岐は、前記第２のフィードバック加算器で前記アナログ制御信号を受け、前記誤り信号と前記アナログ制御信号の遅延された表現との差に応答する前記制御ワードを生成する、請求項１８に記載の回路。
20. 前記デジタル制御分岐は、前記誤り信号と前記アナログ制御信号との差を対数目盛上の第１の値から線形目盛上の変換された値に変える、請求項１９に記載の回路。
21. ワイヤレス通信システムの無線周波数サブシステムにおける自動利得制御のための回路であって、
    デジタル受信機経路に結合されるアナログ受信機経路を備える受信機を備え、前記デジタル受信機経路の出力はスケーラに結合され、さらに
    無線周波数自動利得制御回路を備え、前記無線周波数自動利得制御回路は、
    第１のフィードバック加算器およびルックアップテーブルを備えるアナログ制御分岐を備え、前記アナログ制御分岐はベースバンド素子から受ける利得値および第１の較正値に応答し、アナログ制御信号を生成する前記アナログ制御分岐は前記アナログ受信機経路中の少なくとも１つの制御可能利得素子を調整するように構成され、さらに前記無線周波数自動利得制御回路は
    第２のフィードバック加算器、プログラマブル遅延素子、および変換器素子を備えるデジタル制御分岐を備え、前記デジタル制御分岐は、前記ベースバンド素子から受けた前記利得値に応答する制御ワード、第２の較正値、および前記アナログ制御信号の遅延された表現を生成するように構成される、回路。
22. 前記アナログ制御分岐はバイパスモードで動作するプログラマブルヒステリシス素子をさらに備える、請求項２１に記載の回路。
23. 前記アナログ制御分岐は受信信号強度を示すものをベースバンド素子に与え、前記アナログ受信機経路中の低雑音増幅器、トランスインピーダンス増幅器、およびプログラマブル利得増幅器のうち１つ以上を調整するように配置される、請求項２１に記載の回路。
24. 前記デジタル制御分岐は、前記ベースバンド素子から受けた前記利得値と、前記第２の較正値と、前記アナログ制御信号の前記遅延された表現との差を対数目盛から線形目盛に変える、請求項２１に記載の回路。

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