JP2012514370A - デジタルクロック・データ復元機およびこれを適用したトランシーバー - Google Patents
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Abstract
ここで、可変抵抗スイッチングマトリックスは、PMOSトランジスタ配列を用いて具現化するものの、低いレベルでの周波数チューニングステップと高いレベルでの周波数チューニングステップを互いに均等化するために、スイッチングマトリックスの列と列の間に垂直抵抗を追加挿入している。また、ジッタ発生問題を解消するために、第1シグマデルタモジュレータを用いてディザリング回路を具現化しており、セグメントサーモメーター方式を適用して少ない個数のルーティングラインでデジタル制御発振器をチューニングしている。
Description
Claims (7)
- シリアルデータ(serial data)から、データおよびクロックを復元するクロック・データ復元機であって、前記クロック・データ復元機は、
入力されるシリアルデータをクロックでサンプリングして、データおよびエッジのデジタル信号シークエンスをそれぞれ出力する位相検出器;
前記位相検出器が出力するデータおよびエッジのデジタル信号シークエンスをそれぞれnビットずつのバス信号で1:n変換するデシリアライザ;
多重インバータチェーンで構成される、デジタル制御発振器であって、前記インバータチェーンを構成するそれぞれのインバータに電流を供給する電源電圧と、それぞれのインバータの間の供給電流の大きさをデジタル制御信号により制御するように抵抗が可変される可変抵抗スイッチングマトリックスを備え、供給電源から供給される電流の大きさが外部デジタル制御によって制御されるようにすることによって、発振周波数が調整されたクロックを発生させて、前記位相検出器に提供する、前記デジタル制御発振器;
前記デシリアライザが出力するnビットのデータおよびnビットのエッジデータからサーモメーターコード形態のデジタル制御コードを生成し、前記デジタル制御発振器に提供する、デジタル合成制御論理回路;
前記位相検出器が出力するデータおよびエッジが入力される2ビットのダイレクトフォワードパスであって、前記デジタル合成制御論理回路よりn倍速い速度で、前記デジタル制御発振器が生成するクロック周波数を直接制御するダイレクトフォワードパス回路
を含んで構成され、前記構成要素は、全てデジタル回路で具現化されることを特徴とするクロック・データ復元機。 - 前記デジタル合成制御論理回路が、
前記デシリアライザが出力するnビットのデータおよびnビットのエッジデータから、-n〜+n範囲のレベルで、周波数の増加または減少を命令するコードを出力するアップダウン信号発生器;
前記アップダウン信号発生器が出力するアップダウン信号を積分して、(m+k)ビットのデジタルコードを生成するIIRデジタルフィルタ;
前記IIRデジタルフィルタが出力する(m+k)ビットのデジタルコードのうち、下位LSB kビットをディザリングして上位MSBで構成されたmビットのデジタルコードで出力することによって、(m+k)ビットの分解能を有する効果を持つようにする、第1シグマデルタモジュレータ;
前記第1シグマデルタモジュレータが出力するmビットのコードに対応した総2m個の周波数チューニングレベルを2m/2+(2m/2-1)ビットのサーモメーターコードに変換して、前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスの列およびカラムルーティングワイヤーに提供するバイナリツーセグメントサーモメーター変換器;および
前記デジタル制御発振器が出力するクロック周波数とレファレンス周波数との間のエラーがしきい値を越える場合、前記レファレンス周波数に該当するデジタルコードを強制入力する周波数検出器
を含むことを特徴とする、請求項1に記載のクロック・データ復元機。 - 前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、第1カラムのセルは該当列の値が“1”である場合に“on”になり、偶数番目の列のセルは該当カラムコードが“1”である場合に“on”になり、奇数番目の列のセルは該当カラムコードが“0”である場合に“on”になるように制御することを特徴とする、請求項1に記載のクロック・データ復元機。
- 前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、前記セルはPMOSゲート電圧制御抵抗マトリックスで構成され、それぞれの列と列の間に、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗を挿入した構成を特徴とする、請求項1に記載のクロック・データ復元機。
- 前記デジタル制御発振器を構成する可変抵抗スイッチングマトリックスは、周波数チューニングのために、2m/2×2m/2のセルと、パワーアップ時に初期発振を制御するための追加のセルを備え、前記セルはPMOSゲート電圧制御抵抗マトリックスで構成され、それぞれの列と列の間に、ゲートが接地連結された追加のPMOSゲート電圧制御抵抗を挿入した構成を備え、第1カラムのセルのゲートには反転した列データが入力され、偶数列のセルのゲートには列データとカラムデータをOR演算した値と先行列のデータ値をAND演算した値を反転したOAI(or-and-invert)演算結果を入力し、奇数列のセルのゲートには反転した列データとカラムデータをOR演算した値と先行列のデータ値をAND演算した値を反転したnot-OAI(not-or-and-invert)演算結果を入力することを特徴とする、請求項1に記載のクロック・データ復元機。
- 前記ダイレクトフォワードパス回路は、前記位相検出器のデータおよびエッジ値をXOR演算してアップダウン信号を生成し、前記デジタル制御発振器の可変抵抗スイッチングマトリックスの最下端列を構成する2m/2のセルのゲートにアップダウン信号を提供して、前記デジタル合成制御論理回路よりn倍速い速度で前記デジタル制御発振器の周波数をチューニングすることを特徴とする、請求項1に記載のクロック・データ復元機。
- 請求項1〜6のいずれか一項に記載のクロック・データ復元機を備えたトランシーバー。
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