TWI387207B - 混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法 - Google Patents

混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法 Download PDF

Info

Publication number
TWI387207B
TWI387207B TW098115973A TW98115973A TWI387207B TW I387207 B TWI387207 B TW I387207B TW 098115973 A TW098115973 A TW 098115973A TW 98115973 A TW98115973 A TW 98115973A TW I387207 B TWI387207 B TW I387207B
Authority
TW
Taiwan
Prior art keywords
signal
gate
output signal
varactor
code decoder
Prior art date
Application number
TW098115973A
Other languages
English (en)
Other versions
TW201036335A (en
Inventor
Ping Ying Wang
Hsiang Hui Chang
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201036335A publication Critical patent/TW201036335A/zh
Application granted granted Critical
Publication of TWI387207B publication Critical patent/TWI387207B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法
本發明是有關於一種全數位式鎖相迴路(All Digital Phase Locked Loop，ADPLL)，更具體地，是關於一種混合模式鎖相迴路(mixed-mode PLL)及用於減少全數位式鎖相迴路中之分數突刺(fractional spur)之方法。
通常，全數位式鎖相迴路成本低、性能優良。然而，與作為無線應用最常用架構之傳統基於電荷幫浦之分數-N型鎖相迴路相比，全數位式鎖相迴路之分數-N型操作會引發較高之分數突刺。
在傳統三角積分分數式鎖相迴路中，分數突刺係由迴路之非線性(如電荷幫浦電流不匹配)與回饋時脈(clock feed-through)所引發。然而，引發之該分數突刺可經由一被動低通濾波器(passive low pass filter)抑制至零，以使電路設計更加強健(robust)。另一方面，對第1圖所示之全數位式鎖相迴路而言，迴路之非線性係由時間數位轉換器(Time to Digital Converter，TDC)與數位控制震盪器(Digital Controlled Oscillator，DCO)之量化誤差/非線性/亞穩定性所引發。由於受限於數位控制震盪器之量化誤差，該數位迴路濾波器之解析度有限，因此，由該非線性引發之突刺無法經由數位低通濾波器或數位算法過濾至零。結果導致在全數位式鎖相迴路中存在分數突刺。相應地，若數位控制震盪器之量化誤差可降低，則數位迴路濾波器之解析度 可更接近於一類比迴路濾波器。因此，數位低通濾波器與數位算法可更有效地消除突刺。
為提高數位控制震盪器之解析度，推薦使用頻率抖動(frequency dithering)技術以獲取一較高解析度之平均頻率。盡管使用該技術可降低由量化誤差引發之雜訊，該技術仍然無法消除分數突刺。這是因為短期之數位控制震盪器之量化誤差仍然存在於輸出信號中。該暫態(transient)量化誤差將於該迴路中進行取樣，並經由該時間數位轉換器之增益變化而放大。另外，由於所需MOS電容器之構造小於一高階處理可提供之構造，因此，不可能實現一較低之數位控制震盪器之量化誤差。
第1圖為傳統基於時間數位轉換器之分數-N型全數位式鎖相迴路之方塊示意圖。時間數位轉換器將相位誤差轉換入數位域，然後，數位迴路濾波器處理該數位資料。該數位控制震盪器將該數位迴路濾波器之輸出轉換至時域。由於該輸出之量化誤差由該數位控制震盪器之解析度來決定，而非由該數位迴路濾波器來決定，因此，需要數位調變器來提高該數位控制震盪器之平均頻率解析度。
第2圖(第2A圖與第2B圖)為用於第1圖所示傳統基於時間數位轉換器之分數-N型全數位式鎖相迴路之傳統數位控制震盪器之功能方塊示意圖。在該數位控制震盪器中使用切換電容器陣列(或變容器陣列)以數位化控制該LC震盪器之頻率。該電容器陣列根據輸出信號裝置之大小分為整數部分與分數部分。為了消除由整數位元與分數位元之不匹配引發之非單調(non-monotonic)之數位控制震盪 器增益，使用動態元件匹配(Dynamic Element Match，DEM)技術。第3圖所示為三角積分調變器之輸出信號示意圖。如第3圖所示，由三角積分調變器(Sigma-Delta Modulator，SDM)所產生之高速抖動信號用以調變單元電容器，從而達到一較高之數位控制震盪器之平均頻率解析度。經由於頻率f1與f1+△f之間觸變(toggling)該數位控制震盪器，從而達到期望之高解析度。長期平均之該頻率解析度小於量化誤差△f，但是短期之量化誤差仍然等於△f。
為消除量化誤差引發之分數突刺，本發明提供一種混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法。
本發明提供一種震盪迴路，包含：一三角積分調變器，用以接收一分數位元信號並產生一第一輸出信號；以及一控制震盪器，包含至少一變容器。該至少一個變容器中之每一個經由一傳送閘耦接至一熱碼解碼器，該熱碼解碼器用以接收一整數位元信號。該至少一變容器用以透過該傳送閘接收根據該第一輸出信號轉換的控制信號。
本發明另提供一種產生振盪信號的方法，包括：對一分數位元信號執行三角積分調製以及轉換，以產生一控制信號；以及將該控制信號透過至少一傳送閘動態耦接於一控制振盪器的一變容器，以控制該控制振盪器的輸出頻率。其中該變容器經由該傳送閘耦接於一熱碼解碼器，該熱碼解碼器用以接收一整數位元信號並輸出一輸出信號。
本發明所提供之混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法，經由提高數位控制震盪器之短期頻率解析度來消除分數突刺。該技術之實現，僅需增加一簡單類比低通濾波器以及重新安排傳統全數位式鎖相迴路所用之數位控制震盪器中之切換器。因此，利用本發明可減少突刺，從而使電路達到較優之性能。
以下係根據多個圖式對本發明之較佳實施例進行詳細描述，本領域習知技藝者閱讀後應可明確了解本發明之目的。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於」。說明書後續描述為實施本發明之較佳實施方式，然該描述乃以說明本發明之一般原則為目的，並非用以限定本發明之範圍。本發明之保護範圍當視所附之申請專利範圍所界定者為準。
第4圖所示為依據本發明之一實施例之混合模式鎖相迴路示意圖。在第4圖中，該混合模式鎖相迴路包含數位三角積分調變器410、熱碼解碼器(thermal code decoder)420、邊緣偵測器430、低通濾波器440以及數位 控制震盪器450。數位三角積分調變器410接收分數位元信號。熱碼解碼器420接收整數位元信號。低通濾波器440耦接於數位三角積分調變器410。低通濾波器440接收數位三角積分調變器410之一輸出信號，並將該輸出信號轉換為一類比控制信號。數位控制震盪器450包含複數個變容器C。該複數個變容器C中之每一個動態耦接於低通濾波器440，且該複數個變容器C中之每一個經由相應之一傳送閘(Transmission Gate)TP接收該類比控制信號。該複數個傳送閘TP中之每一個由邊緣偵測器430中相應之一互斥或閘(exclusive-or gate，XOR gate)XOR控制。互斥或閘XOR中之每一個接收兩相鄰之位元(N/N+1，N-1/N，N-2/N-1...)，該複數個位元來自熱碼解碼器420之一輸出信號。經由互斥或閘XOR，邊緣偵測器430決定該複數個變容器C中之何者耦接於低通濾波器440。
第5A圖所示為本發明所揭露實施例之概念說明示意圖。被動低通濾波器520添加於數位三角積分調變器510之輸出端，用以對全幅(full-swing)數位信號進行濾波，以產生一類比控制信號，該類比控制信號係用以控制具有20KHz/V數位控制震盪器增益之單位電容。如第5A圖所示，頻率變化是連續的，從而消除了數位控制震盪器530之短期量化誤差。盡管抖動信號之數位性質轉換至類比域，但數位控制震盪器530仍保留其對熱力、以及基體和切換雜訊之抗擾性，其中，該基體和切換雜訊係由低增益20KHz/V所引發，20KHz/V僅為類比鎖相迴路中所用傳統壓控震盪器之增益之1/1000。第5B圖所示為第5A圖所示 數位控制震盪器530之特性說明示意圖。
由於分數位元之類比信號與整數位元之數位信號在本結構中無法進行數位化交換，因此，無法使用動態元件匹配技術。為了在不使用動態元件匹配技術的條件下消除非單調之頻率增益，本發明重新安排第4圖所示之複數個變容器C之連接。所有變容器C共享類比低通濾波器440，並且低通濾波器440經由邊緣偵測信號動態耦接於該複數個變容器C中之一個，以降低成本並減少低通濾波器440中之電阻之熱雜訊引發之相位雜訊。邊緣偵測器430偵測該熱碼之暫態位元並決定耦接於類比低通濾波器440之變容器應為何者，其中，該決定之變容器將充當數位控制震盪器450之分數位元。熱碼解碼器420係用以於該整數位元被觸變時保證電容之單調性。
由於當分數碼上溢(overflow)或下溢(underflow)時，數位三角積分調變器410之輸出信號之分數位元關閉或打開以作為該整數位元，因此電容是不連續的。維持數位控制震盪器之單調性以消除雜訊與突刺之增加可能性，其中，該雜訊與突刺之增加係由於該數位控制震盪器之非單調之頻率增益所引發之正回饋所引發的。
在0.13um之CMOS技術中採用了矽原型。第6圖為應用和未應用本發明所提出之突刺減少技術而分別得到之已測相位雜訊之示意圖。如第6圖所示，即使當應用高階數位低通濾波器與數位算法(如相位抵消算法)時，仍然存在分數突刺。當應用本發明提出之技術時，分數突刺小於一相位雜訊基準(noise floor)，這暗示減少了大於9dB之 突刺。無論是否應用本發明之突刺減少技術，400KHz之雜訊基準係為輸出信號。這意味著用於傳統數位控制震盪器中之頻率抖動真正減少了相位雜訊，但卻未消除分數突刺。與傳統數位控制震盪器相比，用於實施被動低通濾波器及MOS切換器所需之額外矽區域僅為0.02mm2 。
第7圖所示為依據本發明之一實施例之減少全數位式鎖相迴路中之分數突刺之方法流程圖。該方法包含對整數位元信號執行三角積分調變並產生一數位輸出信號(步驟710)，將該數位輸出信號轉換為一類比控制信號(步驟720)，以及依據該類比控制信號控制數位控制震盪器之輸出頻率(步驟730)。
本發明提供了一種減少突刺之技術，經由提高數位控制震盪器之短期頻率解析度來消除分數突刺。該技術之實現，僅需增加一簡單類比低通濾波器以及重新安排傳統全數位式鎖相迴路所用之數位控制震盪器中之切換器。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利範圍應以申請專利範圍為準。
410、510‧‧‧數位三角積分調變器
420‧‧‧熱碼解碼器
430‧‧‧邊緣偵測器
440、520‧‧‧低通濾波器
450、530‧‧‧數位控制震盪器
TP‧‧‧傳送閘
C‧‧‧變容器
XOR‧‧‧互斥或閘
第1圖為傳統基於時間數位轉換器之分數-N型全數位式鎖相迴路之方塊示意圖。
第2A圖與第2B圖為用於第1圖所示傳統基於時間數 位轉換器之分數-N型全數位式鎖相迴路之傳統數位控制震盪器之功能方塊示意圖。
第3圖所示為三角積分調變器之輸出信號示意圖。
第4圖所示為依據本發明之一實施例之混合模式鎖相迴路示意圖。
第5A圖所示為本發明所揭露實施例之概念說明示意圖。
第5B圖所示為第5A圖所示數位控制震盪器530之特性說明示意圖。
第6圖為應用和未應用本發明所提出之突刺減少技術而分別得到之已測相位雜訊之示意圖。
第7圖所示為依據本發明之一實施例之減少全數位式鎖相迴路中之分數突刺之方法流程圖。
410‧‧‧數位三角積分調變器
420‧‧‧熱碼解碼器
430‧‧‧邊緣偵測器
440‧‧‧低通濾波器
450‧‧‧數位控制震盪器
TP‧‧‧傳送閘
C‧‧‧變容器
XOR‧‧‧互斥或閘

Claims (8)

  1. 一種震盪迴路，包含：一三角積分調變器，用以接收一分數位元信號並產生一第一輸出信號；以及一控制震盪器，包含至少一變容器，該至少一個變容器中之每一個經由一傳送閘耦接至一熱碼解碼器，該熱碼解碼器用以接收一整數位元信號，該至少一變容器用以透過該傳送閘接收根據該第一輸出信號轉換的控制信號。
  2. 如申請專利範圍第1項所述之震盪迴路，其中，該變容器動態耦接於一低通濾波器，該低通濾波器耦接於該數位三角積分調變器，該低通濾波器接收該第一輸出信號並輸出該控制信號至該控制震盪器。
  3. 如申請專利範圍第2項所述之震盪迴路，其中，該傳送閘由一邊緣偵測器中相應之一互斥或閘來控制。
  4. 如申請專利範圍第3項所述之震盪迴路，其中，該互斥或閘用以連續接收該熱碼解碼器之一第二輸出信號之兩相鄰之位元。
  5. 如申請專利範圍第1項所述之震盪迴路，其中該控制震盪器經由一邊緣偵測器耦接於該熱碼解碼器，以及該至少一個變容器根據該熱碼解碼器產生的一第二輸出信號確定是否耦接於該低通濾波器。
  6. 如申請專利範圍第5項所述之震盪迴路，其中，該邊緣偵測器包含至少一互斥或閘，該至少一互斥或閘用以接收該熱碼解碼器之該第二輸出信號之兩相鄰之位元。
  7. 一種產生振盪信號的方法，包括： 對一分數位元信號執行三角積分調製以及轉換，以產生一控制信號；以及將該控制信號透過至少一傳送閘動態耦接於一控制振盪器的一變容器，以控制該控制振盪器的輸出頻率，其中該變容器經由該傳送閘耦接於一熱碼解碼器，該熱碼解碼器用以接收一整數位元信號並輸出一輸出信號。
  8. 如申請專利範圍第7項所述之產生振盪信號的方法，其中，該傳送閘由一互斥或閘來控制，該互斥或閘用以連續接收該熱碼解碼器之輸出信號之兩相鄰之位元。
TW098115973A 2009-03-16 2009-05-14 混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法 TWI387207B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/404,384 US8031025B2 (en) 2009-03-16 2009-03-16 Mixed-mode PLL

Publications (2)

Publication Number Publication Date
TW201036335A TW201036335A (en) 2010-10-01
TWI387207B true TWI387207B (zh) 2013-02-21

Family

ID=42730207

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098115973A TWI387207B (zh) 2009-03-16 2009-05-14 混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法

Country Status (3)

Country Link
US (2) US8031025B2 (zh)
CN (2) CN101841326B (zh)
TW (1) TWI387207B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8031025B2 (en) * 2009-03-16 2011-10-04 Mediatek Inc. Mixed-mode PLL
US9344100B2 (en) * 2010-10-05 2016-05-17 Qualcomm Incorporated Reconfigurable local oscillator for optimal noise performance in a multi-standard transceiver
JP2015088930A (ja) 2013-10-30 2015-05-07 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
JP6206664B2 (ja) * 2013-10-30 2017-10-04 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
JP2015088876A (ja) 2013-10-30 2015-05-07 セイコーエプソン株式会社 振動素子、振動子、電子デバイス、電子機器及び移動体
JP2015088931A (ja) 2013-10-30 2015-05-07 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
JP6226127B2 (ja) 2013-10-30 2017-11-08 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
US9356606B2 (en) * 2014-07-23 2016-05-31 Silicon Laboratories Inc. Clock generator using free-running oscillator and method therefor
US9300305B1 (en) * 2014-12-02 2016-03-29 Mediatek Inc. Frequency synthesizer and related method for improving power efficiency
US9484936B2 (en) 2015-02-25 2016-11-01 Freescale Semiconductor, Inc. Phase locked loop having fractional VCO modulation
CN104796139B (zh) * 2015-04-22 2017-12-26 西安电子科技大学 一种快速频率稳定压控振荡器
CN106059534B (zh) * 2016-06-15 2018-09-21 电子科技大学 一种用于能量采集系统的cmos振荡器
CN109818611B (zh) * 2018-12-27 2020-12-01 西安电子科技大学 一种应用于全数字锁相环的数字控制振荡器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208211B1 (en) * 1999-09-24 2001-03-27 Motorola Inc. Low jitter phase locked loop having a sigma delta modulator and a method thereof
US20030107442A1 (en) * 2001-11-27 2003-06-12 Staszewski Robert B. All-digital frequency synthesis with capacitive re-introduction of dithered tuning information
US7091795B1 (en) * 2001-10-09 2006-08-15 Zilog, Inc. Modulating ramp angle in a digital frequency locked loop
TW200721686A (en) * 2005-11-18 2007-06-01 Neuro Solution Corp Frequency synthesizer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606004B2 (en) * 2000-04-20 2003-08-12 Texas Instruments Incorporated System and method for time dithering a digitally-controlled oscillator tuning input
US6636122B2 (en) * 2001-10-09 2003-10-21 Zilog, Inc. Analog frequency locked loop with digital oversampling feedback control and filter
CN1968019A (zh) * 2005-11-16 2007-05-23 弥亚微电子（上海）有限公司 一种用于市电精确检测的全数字锁相环路
US7605664B2 (en) * 2006-01-19 2009-10-20 Texas Instruments Deutschland Gmbh All digital phase locked loop system and method
DE102006011285B4 (de) * 2006-03-10 2019-09-05 Intel Deutschland Gmbh Schwingkreisanordnung mit digitaler Steuerung, Verfahren zur Erzeugung eines Schwingungssignals und digitaler Phasenregelkreis mit der Schwingkreisanordnung
US7352297B1 (en) * 2007-02-09 2008-04-01 International Business Machines Corporation Method and apparatus for efficient implementation of digital filter with thermometer-code-like output
US8467748B2 (en) * 2007-03-02 2013-06-18 Freescale Semiconductor, Inc. Wireless communication unit, integrated circuit comprising a voltage controlled oscillator and method of operation therefor
US8045670B2 (en) * 2007-06-22 2011-10-25 Texas Instruments Incorporated Interpolative all-digital phase locked loop
US7692500B1 (en) * 2007-07-19 2010-04-06 Marvell International, Ltd. Apparatus and methods for mixed analog-digital frequency synthesizing and modulation
US8193866B2 (en) * 2007-10-16 2012-06-05 Mediatek Inc. All-digital phase-locked loop
TWI376100B (en) * 2008-01-07 2012-11-01 Mediatek Inc Mixed-mode phase locked loops and linear phase correction units
US20090243740A1 (en) * 2008-03-27 2009-10-01 Ahmadreza Rofougaran Method and system for reduced jitter signal generation
US7750701B2 (en) * 2008-07-15 2010-07-06 International Business Machines Corporation Phase-locked loop circuits and methods implementing multiplexer circuit for fine tuning control of digitally controlled oscillators
US7719369B2 (en) * 2008-09-17 2010-05-18 Texas Instruments Incorporated Sigma delta digital to analog converter with wide output range and improved linearity
US8031025B2 (en) * 2009-03-16 2011-10-04 Mediatek Inc. Mixed-mode PLL

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208211B1 (en) * 1999-09-24 2001-03-27 Motorola Inc. Low jitter phase locked loop having a sigma delta modulator and a method thereof
US7091795B1 (en) * 2001-10-09 2006-08-15 Zilog, Inc. Modulating ramp angle in a digital frequency locked loop
US20030107442A1 (en) * 2001-11-27 2003-06-12 Staszewski Robert B. All-digital frequency synthesis with capacitive re-introduction of dithered tuning information
TW200721686A (en) * 2005-11-18 2007-06-01 Neuro Solution Corp Frequency synthesizer

Also Published As

Publication number Publication date
CN102694547B (zh) 2015-09-30
CN102694547A (zh) 2012-09-26
US8502613B2 (en) 2013-08-06
CN101841326A (zh) 2010-09-22
TW201036335A (en) 2010-10-01
US8031025B2 (en) 2011-10-04
US20110254635A1 (en) 2011-10-20
CN101841326B (zh) 2012-07-18
US20100231310A1 (en) 2010-09-16

Similar Documents

Publication Publication Date Title
TWI387207B (zh) 混合模式鎖相迴路及用於減少全數位式鎖相迴路中之分數突刺之方法
US7262725B2 (en) Digital expander for generating multiple analog control signals particularly useful for controlling an oscillator
US7432750B1 (en) Methods and apparatus for frequency synthesis with feedback interpolation
Yin et al. A 0.7-to-3.5 GHz 0.6-to-2.8 mW highly digital phase-locked loop with bandwidth tracking
US6646581B1 (en) Digital-to-analog converter circuit incorporating hybrid sigma-delta modulator circuit
US7772900B2 (en) Phase-locked loop circuits and methods implementing pulsewidth modulation for fine tuning control of digitally controlled oscillators
EP3146632B1 (en) Digital phase lock loop circuit including finite impulse response filtering to reduce aliasing of quantization noise
US20110267122A1 (en) All-digital clock data recovery device and transceiver implemented thereof
US7605665B2 (en) Fractional-N phase locked loop
US9014322B2 (en) Low power and compact area digital integrator for a digital phase detector
WO2011041297A1 (en) Continuous-rate clock recovery circuit
US7782104B2 (en) Delay element array for time-to-digital converters
US8031783B1 (en) Phase noise shaping using sigma delta modulation in a timing recovery unit
Yin et al. A 1.6 mW 1.6 ps-rms-Jitter 2.5 GHz digital PLL with 0.7-to-3.5 GHz frequency range in 90nm CMOS
JP2011024039A (ja) 局部発振器
US9019017B2 (en) Digitally controlled oscillator and digital PLL including the same
Kratyuk et al. A 0.6 GHz to 2GHz digital PLL with wide tracking range
Kamath et al. A wide output range, mismatch tolerant Sigma Delta DAC for digital PLL in 90nm CMOS
TW201306488A (zh) 數位時脈資料恢復器及其相關收發器
KR100791637B1 (ko) 다중 위상 데이터 샘플링 기반의 준 디지털 데이터 복원장치, 이를 이용한 인터페이스 장치 및 디지털 영상 송수신장치
Jung Design of a low jitter digital PLL with low input frequency
Caram et al. A phase locked loop used as a digitally-controlled oscillator for flexible frequency synthesis
Wang et al. A fractional spur reduction technique for RF TDC-based all digital PLLs
Zhang et al. A wide-tuning quasi-type-I PLL with voltage-mode frequency acquisition aid
Hsu et al. A delay-locked loop using a synthesizer-based phase shifter for 3.2 gb/s chip-to-chip communication