JP2012244110A

JP2012244110A - 半導体装置

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Publication number: JP2012244110A
Application number: JP2011115893A
Authority: JP
Inventors: Koichi Sasaki; 晃一佐々木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2011-05-24
Filing date: 2011-05-24
Publication date: 2012-12-10
Anticipated expiration: 2031-05-24
Also published as: JP5645751B2

Abstract

【課題】信号処理を行う三次元積層構造のLSIを構築する際に、スペーサを使用しないで発熱問題に対処できる構成を提供すること。
【解決手段】情報信号を入力するための第１の半導体素子と、入力された情報信号を処理するための複数の第２の半導体素子と、第１の半導体素子により入力された情報信号を各第２の半導体素子に配分するための第３の半導体素子を含む複数の半導体素子の三次元積層構造を有する半導体装置において、第３の半導体素子が、各第２の半導体素子に配分する情報信号の信号量を第１の半導体素子と複数の第２の半導体素子の配置関係に基づいて制御するための制御手段を有する。
【選択図】図３

Description

本発明は、それぞれが集積回路を含む複数の半導体素子を積層した構造を有する半導体装置に関する。

近年、半導体素子の微細化が進み、LSIの性能が飛躍的に向上している。トランジスタのゲート長も0.1μｍ以下となり、回路駆動する為のクロック周波数もGHzのオーダーになっている。しかしながら、微細化が進む一方でLSI内の信号配線に関する問題、例えば線幅および配線領域の確保は解決されておらず、問題が顕在化してきている。そんな中で、これまでと違ったLSI技術として三次元積層化における貫通電極（TSV：Through Silicon Via）を用いて配線に関する問題を解決する手法が研究され、三次元積層LSIが量産、製品化されてきている。更に、ロジックLSI、SRAMやイメージセンサといった異なる機能の半導体素子を三次元積層し、集積効率を向上させることも可能になってきている。

特開２００８−１９３３５８号公報

しかしながら、三次元積層することで配線に関する問題は解決されるものの、一方ではLSI内で発生する熱集中によりLSIが正しい動作を行わない問題や、三次元積層LSIの周辺に実装される他の装置に悪影響を及ぼす可能性が生じる。この三次元積層構造における放熱効果を改善するための構成の一例が特許文献１に開示されている。特許文献１に開示されている従来技術では、三次元積層される半導体素子間にスペーサを配置して放熱効果の向上を図っている。しかし、この従来技術では、半導体素子をスペーサで挟んで積層しているので、形成される三次元積層半導体の厚さが増加してしまい、デジタルカメラ等の小型の装置での使用が制限される問題を生じる可能性がある。そこで、例えば撮像装置に実装される信号処理を行う三次元積層構造のLSIを構築する際に、スペーサを使用しないで発熱問題に対処できる構成が要求されている。

上記従来技術の問題点を解決するため、本発明によれば、情報信号を入力するための第１の半導体素子と、入力された情報信号を処理するための複数の第２の半導体素子と、入力された情報信号を各第２の半導体素子に配分するための第３の半導体素子を含む複数の半導体素子の三次元積層構造を有する半導体装置において、第３の半導体素子が、各第２の半導体素子に配分する情報信号の信号量を第１の半導体素子と複数の第２の半導体素子の位置関係に基づいて制御するための制御手段を有する。

本発明によれば、撮影画像や信号処理の設定に応じて積層される半導体装置層毎の熱発生を制御できるので、熱に対する耐性が比較的弱い装置に対する発熱の影響を少なくすることが可能となる。これにより、三次元積層LSIの熱集中を回避することが可能となり、周辺に実装される装置への発熱による悪影響を軽減させることが可能となる。

本発明の実施形態に係わる半導体装置の構成図本発明の実施形態に係わる半導体装置におけるデータフローを示す図本発明の第１の実施例に係わるデータフローを示す図本発明の第２の実施例に係わるデータフローを示す図本発明の実施形態に係わる半導体装置のコントロール部のブロック図

以下、本発明の好適な実施形態を、添付する図面を参照して説明する。

最初に、本発明の実施形態の基本構成を説明する。本実施形態は、撮像装置の画像処理装置として使用される三次元積層構造を有する半導体装置に本発明を適用した例である。

図１は、本発明の実施形態に係わる半導体装置の側面図である。本発明の半導体装置は半導体素子の三次元積層構造を有する。図１に示されるように、本発明の半導体装置は撮像素子からのアナログ信号をデジタル信号へ変換するアナログ・フロント・エンド（AFE）部１０１、AFE部１０１からの画像信号を受信するコントロール部１０２を含む。コントロール部１０２は、受信した画像信号を高速伝送機能によって４つの信号処理部A-D（１０３−１０６）へ受け渡す。本発明の半導体装置はさらに、信号処理部A１０３、信号処理部B１０４、信号処理部C１０５ならびに信号処理部D１０６それぞれで処理された画像信号を保存しておくDRAM１０７を含む。以上の５つの半導体素子が三次元積層されて本発明の半導体装置は構成されている。この構成において、AFE部１０１（第１の半導体素子）およびDRAM１０７は、信号処理回路（第２の半導体素子）に比べて熱耐性が弱い。また、各AFE１０２、信号処理部A１０３、信号処理部B１０４、信号処理部C１０５、信号処理部D１０６ならびにDRAM１０７は、貫通電極によって接続される構成が望ましいが、他の接続構成であってもよい。その際、本発明は各半導体素子の積層順序および積層される信号処理部の数を限定するものではなく、コントロール部１０２（第３の半導体素子）が周辺情報（配置位置の情報）として把握している限り他の積層構造であっても本発明は適用可能である。

上述した半導体装置における画像信号処理のデータフローの基本構成を図２（ａ）に示す。図示しないレンズから入力される被写体画像は撮像素子にて結像されてアナログ画像信号に変換され、AFE１０１にてデジタルデータに変換される。デジタルデータに変換された画像信号はコントロール部１０２へ入力され、ここで各信号処理部１０３乃至１０６へ振り分けられる。信号処理部A１０３、信号処理部B１０４、信号処理部C１０５ならびに信号処理部D１０６にそれぞれ振り分けられた撮像信号は、振り分け先の信号処理部で処理され、DRAM１０７に一時的に保持される。DRAM１０７に保持された撮像信号は、図示しないビデオ信号処理部、表示部や記録部等で信号処理され、表示装置に画像として表示されたり記録媒体に撮像信号として記録されたりする。

図３はコントロール部１０２の構成例を示す。なお、図１に示されている構成に対応する構成は同じ符号を付して示し、特に必要がない限りその説明はここでは省略する。
コントロール部１０２が行なう制御処理は、CPU３０３が図示しないメモリから制御プログラムをロードして実行することによって実現することができる。この場合、制御プログラムは本発明を構成する。

AFE１０１からコントロール部１０２に入力された画像信号は全て、コントロール部内のFIFO３０３に格納される。格納された画像信号は、CPU３０５の制御命令に従ってFIFO３０３より読み出され、配分回路３０５に入力される。配分回路３０５に入力された画像信号は、各種情報・設定に応じて複数存在する信号処理部１０３乃至１０６へと配分され、それぞれの信号処理部にて信号処理がなされる。コンンロール部１０２は、積層されている複数の半導体素子の配置情報を制御プログラムに関連して有するものとし、CPU３０５はこの情報を参照して画像信号の配分を制御する。コントロール部１０２は、信号処理部１０３乃至１０６に分配される情報信号の信号量を配置情報に従って画素単位で決定することもできる。

以下、本発明における画像信号の信号処理部への配分動作の実施例を説明する。本発明の配分は、信号処理部の動作よる発熱が熱耐性の弱いAFE１０１およびDRAM１０７の動作に与える影響を小さくできるように決定する。すなわち、各信号処理部に配分する情報信号の信号量を、少なくともAFE１０１と各信号処理部との位置関係に基づいて制御する。

本実施例は、図２(ａ)に示す三次元積層半導体装置におけるデータフロー、特に熱耐性の弱いAFE１０１やDRAM１０７が周辺に配置されている信号処理部へのデータに本発明の信号振り分け制御を適用した例である。図２（ｂ）は、本発明の第１の実施例に係わる画像信号の各信号処理回路への配分制御におけるデータフローを示す図である。

本実施例では、コントロール部１０２がAFE１０１からの画像信号を各信号処理部に振り分けるときに、振り分ける画像信号の信号量を制御する。すなわち、AFE１０１やDRAM１０７と隣接していない信号処理部B１０４と信号処理部C１０５に比べて、AFE１０１やDRAM１０７と隣接する信号処理部A１０３と信号処理部D１０６に振り分ける画像信号の信号量を少なくする。信号量は、例えば画像信号に含まれる全画素を各信号処理部に割り振る方法で決定することができ、制御プログラムによって実現することが可能である。また、これにより、信号処理部A１０３と信号処理部D１０６の信号処理量を少なくして処理負荷を軽減し、熱量の発生を抑制する。こうすることで、AFE１０１やDRAM１０７のような熱に弱い装置に隣接する回路での熱の発生を抑制し、熱による不具合の発生を予防することが可能になる。

次に本発明の第２の実施例の動作について説明する。本実施例は、図２(a)のデータフローにおいて画像信号量が少ないときの振り分け制御構成の例である。

図２（ｃ）は本実施例でのデータフローを示す図である。信号処理部の周辺にAFE１０１やDRAM１０７が配置されている場合で、例えば通常の画像信号量に対して、４分の１の画像信号量を記録（処理）する場合には次のような制御を行なう。すなわち、コントロール部１０２はAFE１０１からの画像信号の全信号量を、AFE１０１やDRAM１０７と隣接していない信号処理部C１０５のみに（４分の１の処理）出力する。このとき、AFE１０１やDRAM１０７と隣接する信号処理部A１０３と信号処理部D１０６は信号処理を行わないので、隣接する部分への熱の影響を低減することが可能となる。これにより、AFE１０１やDRAM１０７のような熱に弱い装置に対して、発熱による不具合の発生を予防することが可能になる。

また、本実施例にように信号処理部C１０５のみで信号処理が可能な場合には、信号の配分量がゼロである他の信号処理部を停止させることも可能である。さらには、信号処理部B１０４と信号処理部C１０５とで処理する信号量を分担するように、コントロール部１０２が振り分けを制御する構成にしてもよい。この場合も他の信号処理部を停止させるようにしてもよい。

上述した実施形態は、撮像装置に含まれる半導体装置に本発明を適用した例であるが、これに限るものではない。例えば、PCなどの処理装置またはプンリンタあるいは記録装置などの情報信号の処理を必要とする装置に実装される半導体装置にも適用できることは明らかである。

また、上述した実施の形態の処理は、各機能を具現化したソフトウェアのプログラムコードを記録した記憶媒体をシステム或いは装置に提供することで実現してもよい。そして、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによって、前述した実施形態の機能を実現することができる。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。このようなプログラムコードを供給するための記憶媒体としては、例えば、フロッピィ（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスクなどを用いることができる。或いは、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることもできる。

また、コンピュータが読み出したプログラムコードを実行することにより、前述した各実施の形態の機能が実現されるだけではない。そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部又は全部を行い、その処理によって前述した各実施例の機能が実現される場合も含まれている。

さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書きこまれてもよい。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって前述した各実施の形態の機能が実現される場合も含むものである。

Claims

複数の半導体素子の三次元積層構造を有する半導体装置において、
情報信号を入力するための第１の半導体素子と、
前記入力された情報信号を処理するための複数の第２の半導体素子と、
前記入力された前記情報信号を各第２の半導体素子に配分するための第３の半導体素子とを備え、
前記第３の半導体素子は、各第２の半導体素子に配分する前記情報信号の信号量を前記第１の半導体素子と前記複数の第２の半導体素子の位置関係に基づいて制御するための制御手段を有することを特徴とする半導体装置。
前記制御手段は前記第１の半導体素子および前記複数の第２の半導体素子の前記三次元積層構造における位置関係を示す配置情報を有し、
前記情報信号は画像信号であり、前記制御手段は前記各第２の半導体素子に分配される前記情報信号の信号量を前記配置情報に従って画素単位で決定することを特徴とする請求項１に記載の半導体装置。
前記複数の第２の半導体素子は互いに積層され、前記第１の半導体素子は前記積層された複数の第２の半導体素子にさらに積層され、前記第３の半導体素子は前記積層された第１の半導体素子と複数の第２の半導体素子に対して三次元に積層されていることを特徴とする請求項１または２に記載の半導体装置。
前記制御手段は前記配置情報に従い、前記第１の半導体素子により近い位置にある第２の半導体素子に配分する情報信号の前記信号量を他の第２の半導体素子へ配分する信号量より少なくすることを特徴とする請求項３に記載の半導体装置。
前記積層された第１の半導体素子と複数の第２の半導体素子は貫通電極によって接続され、前記第３の半導体素子は、前記情報信号を前記複数の第２の半導体素子に伝送するための高速伝送機能を有することを特徴とする請求項３または４に記載の半導体装置。
前記制御手段は、前記第１の半導体素子により入力された前記情報信号の信号量が、第２の半導体素子の一つで処理できる信号量である場合、他の第２の半導体素子へ伝送される情報信号の信号量をゼロに決定することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
前記制御手段は、前記他の第２の半導体素子に伝送される情報信号の前記信号量をゼロと決定したとき、前記他の第２の半導体素子の動作を停止することを特徴とする請求項６に記載の半導体装置。
情報信号を入力するための第１の半導体素子と前記入力された情報信号を処理するための複数の第２の半導体素子を含む複数の半導体素子の三次元積層構造を有する半導体装置の制御方法において、
前記入力された前記情報信号を各第２の半導体素子に配分するステップと、
各第２の半導体素子に配分する前記情報信号の信号量を前記第１の半導体素子と前記複数の第２の半導体素子の位置関係に基づいて制御するステップを有することを特徴とする制御方法。
請求項８の制御方法をコンピュータに実行させるためのプログラム。
請求項９のプログラムを記録したコンピュータが読み取り可能な記憶媒体。
コンピュータを、
情報信号を入力するための第１の半導体素子と、前記入力された情報信号を処理するための複数の第２の半導体素子と、前記入力された前記情報信号を各第２の半導体素子に配分するための第３の半導体素子を含む複数の半導体素子の三次元積層構造を有する半導体装置の制御方法において、
各第２の半導体素子に配分する前記情報信号の信号量を前記第１の半導体素子および前記複数の第２の半導体素子の位置関係に基づいて制御するための制御手段として前記第３の半導体素子において機能させるためのプログラム。
請求項１１のプログラムを記録したコンピュータが読み取り可能な記憶媒体。
コンピュータを、請求項１、２、３、６および７のいずれか一項に記載の制御手段として機能させるプログラム。
コンピュータを、請求項１、２、３、６および７のいずれか一項に記載の制御手段として機能させるプログラムを格納した記憶媒体。