JP2012226791A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1トランジスタ4a、および第1トランジスタ4aに接続される第1キャパシタ4bを有する第1メモリセル4を含む第1メモリセルアレイ2と、第1トランジスタ4aよりもオフ電流が高い第2トランジスタ5a、および第2トランジスタ5aに接続される第2キャパシタ5bを有する第2メモリセル5を含む第2メモリセルアレイ3と、を有する。
【選択図】図2
Description
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
図1に示す強誘電体記憶装置1は、同じ又は異なる半導体基板上に形成される第1のメモリセルアレイ領域2と第2のメモリセルアレイ領域3を有している。
、4cに比べて、ゲート電圧の閾値電圧が低く、オフリーク電流がわずかに高い特性、即ち準ディプレッション型の特性を有している。
ドーズ量が約A2×10z/cm2と低い第2の閾値調整領域17bとなり、残りの閾値調整領域17aのドーズ量が(A1+A2)×10z/cm2と高くなる。A2の値として、例えばA2/(A1+A2)=0.67〜0.55の条件に設定する。
まず、第1、第2のPウェル13、14のそれぞれの表面に、例えば約3.0nm程度の薄いゲート絶縁膜18a、19aを熱酸化等により形成する。さらに、ゲート絶縁膜18a、19a上に、気相成長(CVD)法により膜厚が例えば約180nmの多結晶シリコン膜を形成する。
21a、22aを形成するとともに、n型ソース/ドレイン領域18s、18d、19s、19dの表面にもシリサイド層21s、21d、22s、22dを形成する。その後に、不要な金属を除去する。
まず、保護絶縁膜23の上に、第1の層間絶縁膜24としてCVD法によりシリコン酸化膜を例えば約1μmの厚さに形成する。さらに、フォトリソグラフィとこれに続くエッチングにより、第1層間絶縁膜24及び保護膜23のうちn型ソース/ドレイン領域18s、18d、19s、19dの上にコンタクトホールを形成する。
まず、下地絶縁膜28の上に、下部電極膜29、強誘電体膜30を順に形成する。下部電極膜29として、例えばプラチナ(Pt)膜をスパッタ法により例えば約150nmの厚さに形成する。また、強誘電体膜30として、Pb、Zr、Ti、酸素を含むペロブスカイト構造の膜、例えばPLSZT膜をRFスパッタ法により約140nmの厚さに形成する。強誘電体膜30として、その他の強誘電体材料、例えばビスマス系材料膜、チタン酸バリウ膜を形成してもよい。
まず、リソグラフィー及びそれに続くドライエッチングにより上部電極膜31を複数の電極形状に加工して、キャパシタ用の上部電極31a、31bのパターンを形成する。続いて、下地絶縁膜28、強誘電体膜30及び下部電極膜29をリソグラフィー及びそれに続くドライエッチングにより加工して、プレート線PLを兼ねたキャパシタ用の下部電極29a、29bを形成する。各々の下部電極29a、29bは、その上方に複数の上部電極31a、31bが重ねられるストライプ形状を有している。
第1の強誘電体キャパシタ4bとなる。同様に、第2のメモリセルアレイ領域3内の下部電極29bは、第3のMOSトランジスタ5aの横の素子分離層12の上方に形成され、強誘電体膜30及び上部電極31bとともに第3の強誘電体キャパシタ5bとなる。
まず、配線用下地絶縁膜35、酸化防止膜34、第2層間絶縁膜33及び保護膜32をパターニングし、第1、第3の強誘電体キャパシタ4b、5bの下部電極29a、29bおよび上部電極31a、31bに達するコンタクトホール3を形成する。その後に、例えば、酸素含有雰囲気中でアニール(回復アニール)を行い、これまでのエッチングプロセス等により劣化した強誘電体キャパシタ特性を回復させる。
まず、第2層間絶縁膜33とビアプラグ36a〜36hの上に、例えばTi/TiN膜、アルミニウム−銅合金膜(AlCu膜)、およびTi/TiN膜をそれぞれ順に積層し、これらをパターニングして第1層目の配線37a、37c、37e、37f、導電性パッド37b、37dを形成する。
(付記1)第1トランジスタと、前記第1トランジスタに接続される第1キャパシタとを有する第1メモリセルを含む第1メモリセルアレイと、前記第1トランジスタよりもオフ電流が高い第2トランジスタと、前記第2トランジスタに接続される第2キャパシタとを有する第2メモリセルを含む第2メモリセルアレイと、を有する半導体装置。
(付記2)前記第1トランジスタは第1導電型の第1のMOSトランジスタであり、前記第2トランジスタは第1導電型の第2のMOSトランジスタであることを特徴とする付記1に記載の半導体装置。
(付記3)前記第2のMOSトランジスタのゲート電極の下方の第1の半導体領域のうち少なくとも一部領域内に導入される第2導電型不純物の第1ドーズ量は、前記第1のMOSトランジスタのゲート電極の下方の第2の半導体領域内に導入される第2導電型不純物の第2ドーズ量よりも低いことを特徴とする付記2に記載の半導体装置。
(付記4)前記第1導電型はn型であり、前記第2導電型不純物はp型不純物である付記3に記載の半導体装置。
(付記5)前記第1キャパシタと前記第2キャパシタはそれぞれ強誘電体キャパシタであることを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置。
(付記6)前記第1メモリセルは、前記第1トランジスタに接続される前記第1キャパシタの他に、第3トランジスタに接続される第3キャパシタを有し、前記第2メモリセルは、前記第2トランジスタに接続される前記第2キャパシタの他に、第4トランジスタに接続される第4キャパシタを有することを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置。
(付記7)前記第1トランジスタは、第1ワード線と前記第1キャパシタの一方の電極に接続され、前記第3トランジスタは、前記第1ワード線と前記第3キャパシタの一方の電極に接続され、前記第2トランジスタは、第2ワード線と前記第2キャパシタの一方の電極の間に接続され、前記第4トランジスタは、前記第2ワード線と前記第4キャパシタの一方の電極に接続され、前記第1キャパシタ、前記第2キャパシタ、前記第3キャパシタ及び前記第4キャパシタのぞれぞれの他方の電極は同じプレート線に接続されることを特徴とする付記1乃至付記6に記載の半導体装置。
(付記8)半導体基板の第1トランジスタ形成領域の第1ゲート電極形成領域内に電圧調整用の一導電型不純物を第1ドーズ量で導入する工程と、前記半導体基板の第2トランジスタ形成領域の第2ゲート電極形成領域の下の少なくとも一部領域内に、前記第1ドーズ量よりも低い第2ドーズ量で前記一導電型不純物を導入する工程と、前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域の上方に第1ゲート電極を形成する工程と、前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域の上方に第2ゲート電極を形成する工程と、前記第1トランジスタ形成領域内の前記第1ゲート電極の両側に第1のソース/ドレイン領域を形成する工程と、前記第2トランジスタ形成領域内の前記第2ゲート電極の両側に第2のソース/ドレイン領域を形成する工程と、前記半導体基板の上方に、前記第1のソース/ドレイン領域の一方に接続される第1キャパシタを形成する工程と、前記半導体基板の上方に、前記第2のソース/ドレイン領域の一方に接続される第2キャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
(付記9)前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域に導入される前記一導電型不純物は、前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域のうち前記一部領域とは別の領域にも前記第1ドーズ量で導入されることを特徴とする付記8に記載の半導体装置の製造方法。
(付記10)前記前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域のうち前記一部領域はマスクによって覆われることを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)前記第1キャパシタと前記第2キャパシタは、それぞれ強誘電体キャパシタであることを特徴とする付記7乃至付記10のいずれかに記載の半導体装置の製造方法。
2、3 メモリセルアレイ
4、5 メモリセル
4a、4c MOSトランジスタ
4b、4d 強誘電体キャパシタ
5a、5c MOSトランジスタ
5b、5d 強誘電体キャパシタ
BL1〜BL4 ビット線
PL プレート線
WL ワード線
11 シリコン基板
13、14 Pウェル
15 レジストパターン
18g ゲート電極
18s、18d ソース/ドレイン領域
19g ゲート電極
19s、19d ソース/ドレイン領域
Claims (5)
- 第1トランジスタと、前記第1トランジスタに接続される第1キャパシタとを有する第1メモリセルを含む第1メモリセルアレイと、
前記第1トランジスタよりもオフ電流が高い第2トランジスタと、前記第2トランジスタに接続される第2キャパシタとを有する第2メモリセルを含む第2メモリセルアレイと、
を有する半導体装置。 - 前記第1トランジスタは第1導電型の第1のMOSトランジスタであり、前記第2トランジスタは第1導電型の第2のMOSトランジスタであることを特徴とする請求項1に記載の半導体装置。
- 前記第2のMOSトランジスタのゲート電極の下方の第1の半導体領域のうち少なくとも一部領域内に導入される第2導電型不純物の第1ドーズ量は、前記第1のMOSトランジスタのゲート電極の下方の第2の半導体領域内に導入される第2導電型不純物の第2ドーズ量よりも低いことを特徴とする請求項2に記載の半導体装置。
- 半導体基板の第1トランジスタ形成領域の第1ゲート電極形成領域内に電圧調整用の一導電型不純物を第1ドーズ量で導入する工程と、
前記半導体基板の第2トランジスタ形成領域の第2ゲート電極形成領域の下の少なくとも一部領域内に、前記第1ドーズ量よりも低い第2ドーズ量で前記一導電型不純物を導入する工程と、
前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域の上方に第1ゲート電極を形成する工程と、
前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域の上方に第2ゲート電極を形成する工程と、
前記第1トランジスタ形成領域内の前記第1ゲート電極の両側に第1のソース/ドレイン領域を形成する工程と、
前記第2トランジスタ形成領域内の前記第2ゲート電極の両側に第2のソース/ドレイン領域を形成する工程と、
前記半導体基板の上方に、前記第1のソース/ドレイン領域の一方に接続される第1キャパシタを形成する工程と、
前記半導体基板の上方に、前記第2のソース/ドレイン領域の一方に接続される第2キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1トランジスタ形成領域内の前記第1ゲート電極形成領域に導入される前記一導電型不純物は、前記第2トランジスタ形成領域内の前記第2ゲート電極形成領域のうち前記一部領域とは別の領域にも前記第1ドーズ量で導入されることを特徴とする請求項4に記載の半導体装置の製造方法。
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