JP2012191023A - Field-effect transistor, and method of manufacturing the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a field-effect transistor and a method of manufacturing the same capable of reducing an on resistance of the field-effect transistor while enhancing a withstanding voltage of the field-effect transistor.SOLUTION: A field-effect transistor has: a substrate 1; a lamination body 10 formed on the substrate 1 and obtained by laminating a plurality of first semiconductor layers 3 and a plurality of interlayer insulating layers 4 alternately; a second semiconductor layer 12 formed on a lateral face 10a of the lamination body 10, and connected to the respective first semiconductor layers 3 at the lateral face 10a; a gate insulating layer 17 formed on the second semiconductor layer 12; a gate electrode 19 formed on the gate insulating layer 17 and provided so as to be opposed to the lateral face 10a via the gate insulating layer 17; a source electrode 14 electrically connected to the second semiconductor layer 12; and a drain electrode 15 electrically connected to the respective first semiconductor layers 3.

Description

本発明は、電界効果トランジスタとその製造方法に関する。   The present invention relates to a field effect transistor and a manufacturing method thereof.

MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等の電界効果トランジスタは、サーバ等の電子機器、新幹線、電気自動車、及び発電所のように大電力を使用する分野で多用されている。これらの電界効果トランジスタの耐圧を高めるという観点からすると、電界トランジスタのチャネルに加わる電界を緩和し、チャネルにおいてブレークダウンが発生しないようにするのが好ましい。   Field effect transistors such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) are widely used in fields that use high power, such as electronic devices such as servers, bullet trains, electric vehicles, and power plants. ing. From the viewpoint of increasing the breakdown voltage of these field effect transistors, it is preferable to reduce the electric field applied to the channel of the field transistor so that breakdown does not occur in the channel.

ブレークダウンを抑制する方法としては、チャネルのキャリア濃度を低くすると共にチャネル長を長くし、ソース−ドレイン電圧によりチャネル内に発生する電位勾配を緩やかにする方法がある。   As a method for suppressing the breakdown, there is a method of lowering the carrier concentration of the channel and elongating the channel length, and relaxing the potential gradient generated in the channel by the source-drain voltage.

しかし、この方法では、キャリア濃度の低減や長いチャネル長が原因で電界効果トランジスタのオン抵抗が上昇するという問題が発生してしまう。   However, this method has a problem in that the on-resistance of the field effect transistor increases due to a reduction in carrier concentration and a long channel length.

特表２００９−５１７８８６号公報Special table 2009-517886 特開平４−０６７６８３号公報Japanese Unexamined Patent Publication No. 4-066763

電界効果トランジスタとその製造方法において、電界効果トランジスタの耐圧を高めつつそのオン抵抗を低減することを目的とする。   An object of the field effect transistor and the manufacturing method thereof is to reduce the on-resistance while increasing the breakdown voltage of the field effect transistor.

以下の開示の一観点によれば、基板と、前記基板の上に形成され、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体と、前記積層体の側面に形成されると共に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層と、前記第２の半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、前記第２の半導体層に電気的に接続されたソース電極と、複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極とを有する電界効果トランジスタが提供される。   According to one aspect of the disclosure below, a substrate, a stacked body formed on the substrate, in which a plurality of first semiconductor layers and a plurality of interlayer insulating layers are alternately stacked, and a side surface of the stacked body A second semiconductor layer formed on the side surface and connected to each of the plurality of first semiconductor layers, a gate insulating layer formed on the second semiconductor layer, and the gate insulation A gate electrode formed on a layer and facing the side surface through the gate insulating layer; a source electrode electrically connected to the second semiconductor layer; and each of the plurality of first semiconductor layers And a drain electrode electrically connected to the field effect transistor.

また、その開示の他の簡単によれば、基板の上に、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、前記積層体の側面に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層を形成する工程と、前記第２の半導体層の上にゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、前記第２の半導体層に電気的に接続されたソース電極を形成する工程と、複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極を形成する工程とを有する電界効果トランジスタの製造方法が提供される。   According to another aspect of the disclosure, a step of forming a stacked body in which a plurality of first semiconductor layers and a plurality of interlayer insulating layers are alternately stacked on a substrate, and a side surface of the stacked body A step of forming a second semiconductor layer connected to each of the plurality of first semiconductor layers on the side surface, a step of forming a gate insulating layer on the second semiconductor layer, and the gate Forming a gate electrode opposed to the side surface through the gate insulating layer on the insulating layer; forming a source electrode electrically connected to the second semiconductor layer; Forming a drain electrode electrically connected to each of the first semiconductor layers.

以下の開示によれば、第１の半導体層を複数形成するので、ソース電極とドレイン電極の間のオン抵抗を低減できる。   According to the following disclosure, since a plurality of first semiconductor layers are formed, the on-resistance between the source electrode and the drain electrode can be reduced.

また、各々の第１の半導体層が担う電流量が少なくて済むので、第１の半導体層の各々のキャリア濃度を低減できる。これにより、第１の半導体層の降伏電圧が高められ、電界効果トランジスタの耐圧を高めることができる。   Further, since the amount of current carried by each first semiconductor layer can be reduced, the carrier concentration of each first semiconductor layer can be reduced. Thereby, the breakdown voltage of the first semiconductor layer can be increased and the breakdown voltage of the field effect transistor can be increased.

図１（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その１）である。FIGS. 1A and 1B are cross-sectional views (part 1) in the course of manufacturing the field effect transistor according to the first embodiment. 図２（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その２）である。2A and 2B are cross-sectional views (part 2) in the course of manufacturing the field effect transistor according to the first embodiment. 図３（ａ）、（ｂ）は、第１実施形態に係る電界効果トランジスタの製造途中の断面図（その３）である。3A and 3B are cross-sectional views (part 3) in the course of manufacturing the field effect transistor according to the first embodiment. 図４は、第１実施形態に係る電界効果トランジスタにおいて、積層体の第１の側面付近の拡大断面図である。FIG. 4 is an enlarged cross-sectional view of the vicinity of the first side surface of the stacked body in the field effect transistor according to the first embodiment. 図５は、酸化亜鉛のキャリア濃度と降伏電圧との関係を示す図である。FIG. 5 is a diagram showing the relationship between the carrier concentration of zinc oxide and the breakdown voltage. 図６（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その１）である。6A and 6B are cross-sectional views (part 1) in the course of manufacturing the field effect transistor according to the second embodiment. 図７（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その２）である。FIGS. 7A and 7B are cross-sectional views (part 2) in the middle of the manufacture of the field effect transistor according to the second embodiment. 図８（ａ）、（ｂ）は、第２実施形態に係る電界効果トランジスタの製造途中の断面図（その３）である。8A and 8B are cross-sectional views (part 3) in the course of manufacturing the field effect transistor according to the second embodiment.

（第１実施形態）
第１実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。 (First embodiment)
The field effect transistor according to the first embodiment will be described following the manufacturing process.

図１〜図３は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。   1 to 3 are cross-sectional views in the course of manufacturing the field effect transistor according to the present embodiment.

この電界効果トランジスタは、大電流を制御することができるパワーデバイスであって、次のように製造される。   This field effect transistor is a power device capable of controlling a large current, and is manufactured as follows.

まず、図１（ａ）に示すように、ガラス基板等の絶縁性基板１の上に、第１の半導体層３として酸化亜鉛（ZnO）層を５nm〜５０nm程度の厚さに形成する。   First, as shown in FIG. 1A, a zinc oxide (ZnO) layer is formed as a first semiconductor layer 3 to a thickness of about 5 nm to 50 nm on an insulating substrate 1 such as a glass substrate.

酸化亜鉛等の酸化物半導体は、他の半導体と比較して、非晶質や多結晶の状態であっても高い移動度を維持できるので、単結晶状態に成膜する必要がなく、成膜方法がエピタキシャル成長法等に限定されないという点で有利である。   Compared with other semiconductors, oxide semiconductors such as zinc oxide can maintain high mobility even in an amorphous or polycrystalline state, so there is no need to form a film in a single crystal state. This is advantageous in that the method is not limited to an epitaxial growth method or the like.

更に、酸化物半導体は、バンドギャップが広く降伏電圧が高いため、後述の電界効果トランジスタの耐圧を高めることができるという利点も有する。そのような酸化物半導体としては、酸化亜鉛の他に、IGZO(InGaZnO)やIZO(InZnO)もある。   Furthermore, since the oxide semiconductor has a wide band gap and a high breakdown voltage, it has an advantage that the breakdown voltage of a field-effect transistor described later can be increased. Examples of such an oxide semiconductor include IGZO (InGaZnO) and IZO (InZnO) in addition to zinc oxide.

更に、酸化物半導体に代えて、シリコン（Si）、ゲルマニウム（Ge）、及びダイヤモンド（C）のいずれかを第１の半導体層層３の材料として使用してもよい。   Furthermore, instead of an oxide semiconductor, any of silicon (Si), germanium (Ge), and diamond (C) may be used as the material of the first semiconductor layer layer 3.

第１の半導体層３の成膜方法は特に限定されない。本実施形態では、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により酸化亜鉛層を形成する。   The method for forming the first semiconductor layer 3 is not particularly limited. In this embodiment, a zinc oxide layer is formed by a DC sputtering method using a sputtering target made of zinc oxide and using an oxygen-containing sputtering gas.

このようにして形成された酸化亜鉛層は、成膜の時点で非晶質又は多結晶になると共に、酸化亜鉛中の酸素が不足するためn型の導電型を示す。そして、酸化亜鉛層中のキャリア濃度は、スパッタガス中の酸素濃度により制御することができる。   The zinc oxide layer thus formed becomes amorphous or polycrystalline at the time of film formation, and exhibits n-type conductivity because oxygen in the zinc oxide is insufficient. The carrier concentration in the zinc oxide layer can be controlled by the oxygen concentration in the sputtering gas.

なお、DCスパッタ法に代えて、RFスパッタ法、ALD(Atomic Layer Deposition)法、PLD(Pulsed Laser Deposition)法、MOCVD(Metalorganic Chemical Vapor Deposition)法、エアロゾルデポジション法、及びゾルゲル法のいずれかを用いてもよい。   Instead of the DC sputtering method, any of RF sputtering method, ALD (Atomic Layer Deposition) method, PLD (Pulsed Laser Deposition) method, MOCVD (Metalorganic Chemical Vapor Deposition) method, aerosol deposition method, and sol-gel method is used. It may be used.

更に、絶縁性基板１の材料はガラスに限定されず、アルミナ（Al2O3）、窒化アルミニウム（AlN）、ポリイミド、BCB（Benzo-Cyclo-Butene）、及びサファイアのいずれかでもよい。 Furthermore, the material of the insulating substrate 1 is not limited to glass, and may be any of alumina (Al 2 O 3 ), aluminum nitride (AlN), polyimide, BCB (Benzo-Cyclo-Butene), and sapphire.

次に、第１の半導体層３の上に、層間絶縁層４としてアルミナ膜をスパッタ法で１０nm〜５０nm程度の厚さに形成する。   Next, an alumina film is formed as an interlayer insulating layer 4 on the first semiconductor layer 3 to a thickness of about 10 nm to 50 nm by sputtering.

なお、層間絶縁層４の材料としては、アルミナの他に、酸化シリコン（SiO2）、酸化ハフニウム（HfO）、窒化シリコン（SiN）、酸化タンタル（Ta2O3）、窒化アルミニウム等もある。 In addition to alumina, materials for the interlayer insulating layer 4 include silicon oxide (SiO 2 ), hafnium oxide (HfO), silicon nitride (SiN), tantalum oxide (Ta 2 O 3 ), and aluminum nitride.

この後は、上記した第１の半導体層３と層間絶縁層４とを所定の層数だけ交互に積層することにより積層膜５を形成する。積層数は特に限定されないが、本実施形態では第１の半導体層３と層間絶縁層４の各々をそれぞれ３層形成する。   After that, the laminated film 5 is formed by alternately laminating the first semiconductor layer 3 and the interlayer insulating layer 4 described above by a predetermined number of layers. Although the number of stacked layers is not particularly limited, in the present embodiment, each of the first semiconductor layer 3 and the interlayer insulating layer 4 is formed in three layers.

続いて、図１（ｂ）に示すように、積層膜５の上にフォトレジストを塗布し、それを露光、現像してレジストパターン７を形成する。   Subsequently, as shown in FIG. 1B, a photoresist is applied on the laminated film 5, and it is exposed and developed to form a resist pattern 7.

そして、そのレジストパターン７をマスクにしながら積層膜５をウエットエッチングすることにより積層体１０を形成する。そのウエットエッチングで使用されるエッチング液としては、例えば、フッ酸がある。   And the laminated body 10 is formed by carrying out the wet etching of the laminated film 5 using the resist pattern 7 as a mask. As an etching solution used in the wet etching, for example, hydrofluoric acid is available.

なお、ウエットエッチングに代えて、アルゴンイオンを用いたイオンミリングで積層体１０を形成してもよい。更に、CF4ガス、SF6ガス、及び塩素ガスのいずれかを含むエッチングガスを利用し、ドライエッチングにより積層体１０を形成してもよい。 Instead of wet etching, the laminate 10 may be formed by ion milling using argon ions. Furthermore, the laminate 10 may be formed by dry etching using an etching gas containing any of CF 4 gas, SF 6 gas, and chlorine gas.

このようにして形成された積層体１０は、互いに対向する第１の側面１０ａと第２の側面１０ｂを有する。これらの側面１０ａ、１０ｂは、上記のウエットエッチングが基板横方向に進行したことが原因で、絶縁性基板１の主面１ａに対して傾斜する。   The stacked body 10 formed in this way has a first side surface 10a and a second side surface 10b that face each other. These side surfaces 10 a and 10 b are inclined with respect to the main surface 1 a of the insulating substrate 1 because the above-described wet etching has progressed in the substrate lateral direction.

この後に、レジストパターン７は除去される。   Thereafter, the resist pattern 7 is removed.

次に、図２（ａ）に示すように、絶縁性基板１と積層体１０の各々の上に、DCスパッタ法により酸化亜鉛層を１０nm〜５０nm程度の厚さに形成し、その酸化亜鉛層を第２の半導体層１２とする。   Next, as shown in FIG. 2A, a zinc oxide layer is formed on each of the insulating substrate 1 and the laminated body 10 to a thickness of about 10 nm to 50 nm by DC sputtering, and the zinc oxide layer Is the second semiconductor layer 12.

このように形成された第２の半導体層１２は、第１の半導体層３と同様に非晶質又は多結晶の状態になると共に、n型の導電型を示す。   The second semiconductor layer 12 formed in this manner is in an amorphous state or a polycrystalline state similarly to the first semiconductor layer 3 and has an n-type conductivity type.

なお、第２の半導体層１２の材料は酸化亜鉛に限定されず、第１の半導体層３の材料と同様にIGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドのいずれかを第２の半導体層１２の材料として使用し得る。   Note that the material of the second semiconductor layer 12 is not limited to zinc oxide, and any of IGZO, IZO, silicon, germanium, and diamond is used for the second semiconductor layer 12 in the same manner as the material of the first semiconductor layer 3. Can be used as material.

そして、第２の半導体層１２は、積層体１０の第１の側面１０ａと第２の側面１０ｂにおいて複数の第１の半導体層３の各々と接続される。   The second semiconductor layer 12 is connected to each of the plurality of first semiconductor layers 3 on the first side surface 10 a and the second side surface 10 b of the stacked body 10.

続いて、図２（ｂ）に示すように、第２の半導体層１２の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極１４とドレイン電極１５を形成する。   Subsequently, as shown in FIG. 2B, a titanium layer and a gold layer are formed in this order on the second semiconductor layer 12 by a sputtering method, and these laminated films are patterned by a lift-off method. A source electrode 14 and a drain electrode 15 are formed.

これらの電極のうち、ソース電極１４は、第１の側面１０ａの横の第２の半導体層１２の平坦面上に形成される。一方、ドレイン電極１５は、第２の側面１０ｂに形成された部分の第２の半導体層１２上に形成される。   Among these electrodes, the source electrode 14 is formed on the flat surface of the second semiconductor layer 12 next to the first side surface 10a. On the other hand, the drain electrode 15 is formed on the portion of the second semiconductor layer 12 formed on the second side surface 10b.

なお、ソース電極１４とドレイン電極１５の形成部位はこれに限定されない。ソース電極１４は、第２の半導体層１２と電気的に接続される限り絶縁性基板１の任意の位置に形成し得る。また、ドレイン電極１５は、複数の第１の半導体層１５の各々と電気的に接続される限り絶縁性基板１の任意の位置に形成し得る。   In addition, the formation site of the source electrode 14 and the drain electrode 15 is not limited to this. The source electrode 14 can be formed at any position on the insulating substrate 1 as long as it is electrically connected to the second semiconductor layer 12. Further, the drain electrode 15 can be formed at any position on the insulating substrate 1 as long as it is electrically connected to each of the plurality of first semiconductor layers 15.

また、ソース電極１４やドレイン電極１５として形成されるチタン層と金層の厚さも特に限定されず、本実施形態ではチタン層を約１０nmの厚さに形成し、金層を約５０nmの厚さに形成する。   Further, the thickness of the titanium layer and the gold layer formed as the source electrode 14 and the drain electrode 15 is not particularly limited. In this embodiment, the titanium layer is formed to a thickness of about 10 nm, and the gold layer is about 50 nm thick. To form.

次いで、図３（ａ）に示すように、第２の半導体層１２、ソース電極１４、及びドレイン電極１５の各々の上にスパッタ法によりゲート絶縁層１７としてアルミナ膜を１０nm〜５０nm程度の厚さに形成する。   Next, as shown in FIG. 3A, an alumina film is formed as a gate insulating layer 17 on each of the second semiconductor layer 12, the source electrode 14, and the drain electrode 15 by a sputtering method to a thickness of about 10 nm to 50 nm. To form.

そのゲート絶縁層１７は、フォトリソグラフィによりパターニングされて、積層体１０の第１の側面１０ａの側方と上面１０ｃの上方に残される。   The gate insulating layer 17 is patterned by photolithography, and left on the side of the first side surface 10 a and the upper surface 10 c of the stacked body 10.

また、ゲート絶縁層１７の材料としては破壊電界の高い材料を使用するのが好ましい。そのような材料としては、上記のアルミナの他に酸化シリコンもある。   Further, it is preferable to use a material having a high breakdown electric field as the material of the gate insulating layer 17. Such materials include silicon oxide in addition to the above alumina.

続いて、図３（ｂ）に示すように、ゲート絶縁層１７の上に厚さが約１０nmのチタン層と厚さが約５０nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第１の側面１０ａの横にゲート電極１９を形成する。   Subsequently, as shown in FIG. 3B, a titanium layer having a thickness of about 10 nm and a gold layer having a thickness of about 50 nm are formed in this order on the gate insulating layer 17, and then the laminated film is lifted off. The gate electrode 19 is formed on the side of the first side surface 10a by patterning by the method.

以上により、本実施形態に係る電界効果トランジスタ２０の基本構造が完成する。   Thus, the basic structure of the field effect transistor 20 according to the present embodiment is completed.

次に、この電界効果トランジスタ２０の動作原理について説明する。   Next, the operation principle of the field effect transistor 20 will be described.

図４は、第１の側面１０ａ付近の拡大断面図である。   FIG. 4 is an enlarged cross-sectional view in the vicinity of the first side surface 10a.

この電界効果トランジスタ２０では、第１の側面１０ａの横の第２の半導体層１２がチャネルとして機能する。そして、ゲート電極１９にゲート電圧Vgを印加するとそのチャネルがオン状態となって第２の半導体層２の各々に電流Iが流れると共に、電流Iが複数の第１の半導体層３の各々に分岐する。   In the field effect transistor 20, the second semiconductor layer 12 beside the first side surface 10a functions as a channel. Then, when the gate voltage Vg is applied to the gate electrode 19, the channel is turned on, a current I flows through each of the second semiconductor layers 2, and the current I branches into each of the plurality of first semiconductor layers 3. To do.

ここで、本実施形態では、第１の半導体層３と層間絶縁層４とを積層して積層体１０を形成した。そのため、第１の側面１０ａの横の第２の半導体層１２は、第１の半導体層３に接する第１の部分P1と、層間絶縁層４に接する第２の部分P2とに分けられることになる。   Here, in the present embodiment, the stacked body 10 is formed by stacking the first semiconductor layer 3 and the interlayer insulating layer 4. Therefore, the second semiconductor layer 12 beside the first side surface 10a is divided into a first portion P1 in contact with the first semiconductor layer 3 and a second portion P2 in contact with the interlayer insulating layer 4. Become.

このうち、第２の部分P2では、電流Iは第１の半導体層３に流入せず、電流Iの流れが第２の半導体層１２内に限定される。よって、小さなゲート電圧Vgであっても第２の部分P2における電流Iの流れを効率的に制御することができ、電界効果トランジスタ２０の電流駆動能力を高めることができる。   Among these, in the second portion P2, the current I does not flow into the first semiconductor layer 3, and the flow of the current I is limited to the second semiconductor layer 12. Therefore, the flow of the current I in the second portion P2 can be efficiently controlled even with a small gate voltage Vg, and the current driving capability of the field effect transistor 20 can be enhanced.

特に、第２の半導体層１２の材料として第１の半導体層３の材料よりも移動度が高い材料を使用すると、第２の部分P2において電流Iのオン・オフを高速に行うことができ、電界効果トランジスタ２０の高速化を図ることができる。   In particular, when a material having higher mobility than the material of the first semiconductor layer 3 is used as the material of the second semiconductor layer 12, the current I can be turned on and off at high speed in the second portion P2. The speed of the field effect transistor 20 can be increased.

例えば、第１の半導体層３の材料として移動度が３０cm2/Vs程度のZnOを使用する場合は、第２の半導体層１２の材料として移動度が１００cm2/Vs程度のIZOを使用することで、このような高速化を実現することができる。 For example, when ZnO having a mobility of approximately 30 cm 2 / Vs is used as the material of the first semiconductor layer 3, IZO having a mobility of approximately 100 cm 2 / Vs is used as the material of the second semiconductor layer 12. Thus, such a high speed can be realized.

また、ゲート絶縁層１７の材料として酸化シリコンよりも誘電率が高い材料を用いることで、ゲート電極１９とそれに対向する第２の半導体層１２との間に形成されるキャパシタの容量を高めることができる。これにより、そのキャパシタを通じて第２の半導体層１２に効率的にゲート電圧を印加でき、電界効果トランジスタ２０の電流駆動能力を更に向上させることができる。   Further, by using a material having a dielectric constant higher than that of silicon oxide as the material of the gate insulating layer 17, the capacitance of the capacitor formed between the gate electrode 19 and the second semiconductor layer 12 facing the gate electrode 19 can be increased. it can. Thereby, a gate voltage can be efficiently applied to the second semiconductor layer 12 through the capacitor, and the current driving capability of the field effect transistor 20 can be further improved.

このように酸化シリコンよりも誘電率が高い材料としては、既述のアルミナの他、酸化ハフニウム、窒化シリコン、酸化タンタル、及び窒化アルミニウムもある。   As materials having a dielectric constant higher than that of silicon oxide, there are hafnium oxide, silicon nitride, tantalum oxide, and aluminum nitride in addition to the above-described alumina.

しかも、ゲート電極１９を積層体１０の横に設けたことで、ゲート絶縁層１７を介してゲート電極１９と第２の半導体層１２とが略平行に対向するようになる。その結果、第１の側面１０ａの横の第２の半導体層１２に印加されるゲート電圧の大きさを均等にすることができる。   In addition, since the gate electrode 19 is provided on the side of the stacked body 10, the gate electrode 19 and the second semiconductor layer 12 face each other substantially in parallel via the gate insulating layer 17. As a result, the magnitude of the gate voltage applied to the second semiconductor layer 12 beside the first side surface 10a can be made uniform.

更に、上記のように複数の第１の半導体層３を積層するため、第１の半導体層３が単層のみの場合と比較して、複数の第１の半導体層３の各々を流れる電流Iの大きさを低減できる。例えば、ソース電極１４とドレイン電極１５を流れる電流の大きさがiであり、第１の半導体層３の層数がNのとき、第１の半導体層３の各々に流れる電流の大きさはi／Nに低減される。   Further, since the plurality of first semiconductor layers 3 are stacked as described above, the current I flowing through each of the plurality of first semiconductor layers 3 is compared with the case where the first semiconductor layer 3 is only a single layer. Can be reduced in size. For example, when the magnitude of the current flowing through the source electrode 14 and the drain electrode 15 is i and the number of layers of the first semiconductor layer 3 is N, the magnitude of the current flowing through each of the first semiconductor layers 3 is i. Reduced to / N.

このように電流を低減できるので、第１の半導体層３の各々において電流の担い手となるキャリアの濃度も低くすることができる。   Since the current can be reduced in this way, the concentration of carriers that are current carriers in each of the first semiconductor layers 3 can also be lowered.

図５は、第１の半導体層３の材料である酸化亜鉛のキャリア濃度と降伏電圧との関係を示す図である。   FIG. 5 is a diagram showing the relationship between the carrier concentration of zinc oxide, which is the material of the first semiconductor layer 3, and the breakdown voltage.

図５に示すように、キャリア濃度が低くなるにつれ降伏電圧は高くなる。例えば、キャリア濃度を１×１０17cm-3から１×１０16cm-3に低くすると、降伏電圧が約１０倍も高くなる。 As shown in FIG. 5, the breakdown voltage increases as the carrier concentration decreases. For example, when the carrier concentration is lowered from 1 × 10 17 cm −3 to 1 × 10 16 cm −3 , the breakdown voltage is increased about 10 times.

よって、上記のように第１の半導体層３のキャリア濃度を低くすることで、第１の半導体層３の降伏電圧を高め、電界効果トランジスタ２０の耐圧を向上させることができる。既述のように、スパッタ法で第１の半導体層３を形成する場合は、スパッタガス中の酸素濃度により制御し得る。   Therefore, by lowering the carrier concentration of the first semiconductor layer 3 as described above, the breakdown voltage of the first semiconductor layer 3 can be increased and the breakdown voltage of the field effect transistor 20 can be improved. As described above, when the first semiconductor layer 3 is formed by sputtering, it can be controlled by the oxygen concentration in the sputtering gas.

そして、このように第１の半導体層３のキャリア濃度を低くしても、第１の半導体層３を複数積層しているため、ソース電極１４とドレイン電極１５との間のオン抵抗が上昇するのを防止できる。   Even if the carrier concentration of the first semiconductor layer 3 is lowered in this way, the on-resistance between the source electrode 14 and the drain electrode 15 increases because a plurality of the first semiconductor layers 3 are stacked. Can be prevented.

また、第１の半導体層３を複数形成するのに加え、第１の半導体層３の各々が面内方向に延在するため実効的なゲート幅が増大し、ソース電極１４とドレイン電極１５の間を流れる電流を大きくすることができる。   In addition to forming a plurality of first semiconductor layers 3, each of the first semiconductor layers 3 extends in the in-plane direction, so that the effective gate width increases, and the source electrode 14 and the drain electrode 15 The current flowing between them can be increased.

これらにより、本実施形態では、オン抵抗が上昇するのを抑制しながら電界効果トランジスタ２０の耐圧を高めることができると共に、大電流に対応可能な電界効果トランジスタ２０を提供することができる。   Accordingly, in the present embodiment, it is possible to increase the breakdown voltage of the field effect transistor 20 while suppressing an increase in the on-resistance, and it is possible to provide the field effect transistor 20 that can handle a large current.

（第２実施形態）
次に、第２実施形態に係る電界効果トランジスタについて、その製造工程を追いながら説明する。 (Second Embodiment)
Next, the field effect transistor according to the second embodiment will be described following the manufacturing process.

図６〜図８は、本実施形態に係る電界効果トランジスタの製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。   6-8 is sectional drawing in the middle of manufacture of the field effect transistor which concerns on this embodiment. In these drawings, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.

この電界効果トランジスタを製造するには、まず、第１実施形態の図１（ａ）、（ｂ）の工程を行うことで、図６（ａ）のように絶縁性基板１の上に積層体１０を形成する。   In order to manufacture this field effect transistor, first, by performing the steps of FIGS. 1A and 1B of the first embodiment, a laminated body is formed on the insulating substrate 1 as shown in FIG. 10 is formed.

第１実施形態で説明したように、その積層体１０は、絶縁性基板１の主面１ａに対して傾斜する第１の側面１０ａと第２の側面１０ｂとを備える。   As described in the first embodiment, the stacked body 10 includes the first side surface 10 a and the second side surface 10 b that are inclined with respect to the main surface 1 a of the insulating substrate 1.

次に、図６（ｂ）に示すように、酸化亜鉛を材料とするスパッタターゲットを用いると共に、酸素含有のスパッタガスを使用して、DCスパッタ法により第２の半導体層１２として絶縁性基板１の上側全面に酸化亜鉛層を１０nm〜５０nm程度の厚さに形成する。   Next, as shown in FIG. 6B, the insulating substrate 1 is formed as the second semiconductor layer 12 by DC sputtering using a sputtering target made of zinc oxide and using a sputtering gas containing oxygen. A zinc oxide layer is formed to a thickness of about 10 nm to 50 nm on the entire upper surface of the substrate.

そして、リフトオフ法により第２の半導体層１２をパターニングすることにより、積層体１０の第１の側面１０ａ上とその横の絶縁性基板１上に第２の半導体層１２を残しながら、第２の側面１０ｂ上から第２の半導体層１２を除去する。   Then, by patterning the second semiconductor layer 12 by the lift-off method, the second semiconductor layer 12 is left on the first side surface 10a of the stacked body 10 and the insulating substrate 1 on the side, while the second semiconductor layer 12 is left. The second semiconductor layer 12 is removed from the side surface 10b.

なお、第２の半導体層１２の材料としては、酸化亜鉛の他に、IGZO、IZO、シリコン、ゲルマニウム、及びダイヤモンドもある。   Note that the material of the second semiconductor layer 12 includes IGZO, IZO, silicon, germanium, and diamond in addition to zinc oxide.

次いで、図７（ａ）に示すように、第２の半導体層１２と同様の成膜方法により絶縁性基板１の上側全面に第３の半導体層２３として酸化亜鉛層を形成する。   Next, as shown in FIG. 7A, a zinc oxide layer is formed as a third semiconductor layer 23 on the entire upper surface of the insulating substrate 1 by a film forming method similar to that for the second semiconductor layer 12.

そして、リフトオフ法により第３の半導体層２３をパターニングして、積層体１０の第２の側面１０ｂ上とその横の絶縁性基板１上にのみ第３の半導体層２３を残す。   Then, the third semiconductor layer 23 is patterned by the lift-off method to leave the third semiconductor layer 23 only on the second side surface 10b of the stacked body 10 and the insulating substrate 1 on the side.

第３の半導体層２３の膜厚は特に限定されないが、第２の半導体層１２よりも厚い膜厚、例えば１０nm〜５００nm程度の厚さにするのが好ましい。   The film thickness of the third semiconductor layer 23 is not particularly limited, but is preferably thicker than the second semiconductor layer 12, for example, about 10 nm to 500 nm.

続いて、図７（ｂ）に示すように、第２の半導体層１２と第３の半導体層２３の各々の上にスパッタ法でチタン層と金層とをこの順に形成し、リフトオフ法でこれらの積層膜をパターニングすることで、ソース電極１４とドレイン電極１５を形成する。   Subsequently, as shown in FIG. 7B, a titanium layer and a gold layer are formed in this order on each of the second semiconductor layer 12 and the third semiconductor layer 23 by the sputtering method, and these are formed by the lift-off method. A source electrode 14 and a drain electrode 15 are formed by patterning the laminated film.

これらの電極のうち、ソース電極１４は、第１の側面１０ａの横の第２の半導体層１２の平坦面上に形成される。そして、ドレイン電極１５は、第２の側面１０ｂの横の第３の半導体層２３の平坦面上に形成される。   Among these electrodes, the source electrode 14 is formed on the flat surface of the second semiconductor layer 12 next to the first side surface 10a. The drain electrode 15 is formed on the flat surface of the third semiconductor layer 23 next to the second side surface 10b.

次に、図８（ａ）に示すように、ソース電極１４、ドレイン電極１５、第２の半導体層１２、及び第３の半導体層２３の各々の上にスパッタ法によりゲート絶縁層１７としてアルミナ膜を１０nm〜５０nm程度の厚さに形成する。その後に、フォトリソグラフィによりゲート絶縁層１７をパターニングして、ソース電極１４とドレイン電極１５の各々の上面の一部からゲート絶縁層１７を除去する。   Next, as shown in FIG. 8A, an alumina film is formed as a gate insulating layer 17 on each of the source electrode 14, the drain electrode 15, the second semiconductor layer 12, and the third semiconductor layer 23 by sputtering. Is formed to a thickness of about 10 nm to 50 nm. Thereafter, the gate insulating layer 17 is patterned by photolithography to remove the gate insulating layer 17 from a part of the upper surface of each of the source electrode 14 and the drain electrode 15.

そして、図８（ｂ）に示すように、ゲート絶縁層１７の上に厚さが約１０nmのチタン層と厚さが約５０nmの金層をこの順に形成した後、これらの積層膜をリフトオフ法でパターニングして、第１の側面１０ａの横にゲート電極１９を形成する。   Then, as shown in FIG. 8B, a titanium layer having a thickness of about 10 nm and a gold layer having a thickness of about 50 nm are formed in this order on the gate insulating layer 17, and then these laminated films are formed by a lift-off method. Then, the gate electrode 19 is formed on the side of the first side surface 10a.

以上により、本実施形態に係る電界効果トランジスタ３０の基本構造が完成する。   Thus, the basic structure of the field effect transistor 30 according to the present embodiment is completed.

この電界効果トランジスタ３０によれば、第３の半導体層２３の膜厚を第２の半導体層１２よりも厚くする。   According to this field effect transistor 30, the thickness of the third semiconductor layer 23 is made thicker than that of the second semiconductor layer 12.

そのため、図５に示したように、降伏電圧を高めるべく第３の半導体層２３のキャリア濃度を低減しても、キャリア濃度の低減に起因して第３の半導体層２３の抵抗が上昇するのを抑制でき、電界効果トランジスタ３０のオン抵抗を低い状態に維持することができる。   Therefore, as shown in FIG. 5, even if the carrier concentration of the third semiconductor layer 23 is reduced to increase the breakdown voltage, the resistance of the third semiconductor layer 23 increases due to the reduction of the carrier concentration. The on-resistance of the field effect transistor 30 can be kept low.

また、第２の半導体層１２を第３の半導体層２３よりも薄くするので、第１実施形態で図４を参照して説明したように、第２の半導体層１２の第２の部分P2において電流Iの流れを効率的に制御でき、電界効果トランジスタ３０の電流駆動能力が高められる。   Further, since the second semiconductor layer 12 is made thinner than the third semiconductor layer 23, in the second portion P2 of the second semiconductor layer 12, as described with reference to FIG. 4 in the first embodiment. The flow of the current I can be efficiently controlled, and the current driving capability of the field effect transistor 30 is enhanced.

１…絶縁性基板、３…第１の半導体層、４…層間絶縁層、５…積層膜、７…レジストパターン、１０…積層体、１０ａ…第１の側面、１０ｂ…第２の側面、１０ｃ…上面、１２…第２の半導体層、１４…ソース電極、１５…ドレイン電極、１７…ゲート絶縁層、１９…ゲート電極、２３…第３の半導体層。 DESCRIPTION OF SYMBOLS 1 ... Insulating substrate, 3 ... 1st semiconductor layer, 4 ... Interlayer insulating layer, 5 ... Laminated film, 7 ... Resist pattern, 10 ... Laminated body, 10a ... 1st side surface, 10b ... 2nd side surface, 10c ... upper surface, 12 ... second semiconductor layer, 14 ... source electrode, 15 ... drain electrode, 17 ... gate insulating layer, 19 ... gate electrode, 23 ... third semiconductor layer.

Claims (6)

基板と、
前記基板の上に形成され、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体と、
前記積層体の側面に形成されると共に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成され、前記ゲート絶縁層を介して前記側面に対向するゲート電極と、
前記第２の半導体層に電気的に接続されたソース電極と、
複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極と、
を有することを特徴とする電界効果トランジスタ。 A substrate,
A stacked body formed on the substrate, in which a plurality of first semiconductor layers and a plurality of interlayer insulating layers are alternately stacked;
A second semiconductor layer formed on a side surface of the stacked body and connected to each of the plurality of first semiconductor layers on the side surface;
A gate insulating layer formed on the second semiconductor layer;
A gate electrode formed on the gate insulating layer and facing the side surface through the gate insulating layer;
A source electrode electrically connected to the second semiconductor layer;
A drain electrode electrically connected to each of the plurality of first semiconductor layers;
A field effect transistor comprising: 前記積層体は、前記側面とは別の側面を有し、
前記第２の半導体層は、前記積層体の上面と前記別の側面にも形成され、
前記ドレイン電極は、前記別の側面に形成された部分の前記第２の半導体層の上に形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。 The laminate has a side surface different from the side surface,
The second semiconductor layer is also formed on the upper surface and the other side surface of the stacked body,
The field effect transistor according to claim 1, wherein the drain electrode is formed on the second semiconductor layer in a portion formed on the other side surface. 前記積層体は、前記側面とは別の側面を有し、
前記別の側面に、前記第２の半導体層よりも厚い第３の半導体層が形成され、
前記ドレイン電極は、前記第３の半導体層の上に形成されたことを特徴とする請求項１に記載の電界効果トランジスタ。 The laminate has a side surface different from the side surface,
A third semiconductor layer thicker than the second semiconductor layer is formed on the other side surface,
The field effect transistor according to claim 1, wherein the drain electrode is formed on the third semiconductor layer. 前記第１の半導体層と前記第２の半導体層の少なくとも一方の材料は、非晶質又は多結晶の酸化物半導体であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の電界効果トランジスタ。   4. The material according to claim 1, wherein at least one material of the first semiconductor layer and the second semiconductor layer is an amorphous or polycrystalline oxide semiconductor. The field effect transistor as described. 前記第２の半導体層の移動度は、前記第１の半導体層の移動度よりも高いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の電界効果トランジスタ。   The field effect transistor according to claim 1, wherein the mobility of the second semiconductor layer is higher than the mobility of the first semiconductor layer. 基板の上に、複数の第１の半導体層と複数の層間絶縁層とが交互に積層された積層体を形成する工程と、
前記積層体の側面に、該側面において複数の前記第１の半導体層の各々に接続された第２の半導体層を形成する工程と、
前記第２の半導体層の上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、該ゲート絶縁層を介して前記側面に対向するゲート電極を形成する工程と、
前記第２の半導体層に電気的に接続されたソース電極を形成する工程と、
複数の前記第１の半導体層の各々に電気的に接続されたドレイン電極を形成する工程と、
を有することを特徴とする電界効果トランジスタの製造方法。 Forming a stacked body in which a plurality of first semiconductor layers and a plurality of interlayer insulating layers are alternately stacked on a substrate;
Forming a second semiconductor layer connected to each of the plurality of first semiconductor layers on the side surface of the stacked body;
Forming a gate insulating layer on the second semiconductor layer;
Forming a gate electrode on the gate insulating layer opposite to the side surface through the gate insulating layer;
Forming a source electrode electrically connected to the second semiconductor layer;
Forming a drain electrode electrically connected to each of the plurality of first semiconductor layers;
A method for producing a field effect transistor, comprising:
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014065301A1 (en) * 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103872139A (en) * 2014-02-24 2014-06-18 北京京东方光电科技有限公司 Thin film transistor, manufacturing method of thin film transistor, array substrate and display device
WO2014181777A1 (en) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 Thin-film transistor and method for manufacturing same
CN105304723A (en) * 2015-09-30 2016-02-03 京东方科技集团股份有限公司 Film transistor, array substrate, manufacturing method and display device
US9306079B2 (en) 2012-10-17 2016-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9829533B2 (en) 2013-03-06 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film and semiconductor device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01209765A (en) * 1988-02-17 1989-08-23 Casio Comput Co Ltd Thin film transistor
JP2000012715A (en) * 1998-06-17 2000-01-14 Nec Corp Semiconductor device and transistor using the same
US20040065934A1 (en) * 2002-08-27 2004-04-08 International Rectifier Corp. Bidirectional shallow trench superjunction device with resurf region
JP2004297085A (en) * 2001-09-07 2004-10-21 Power Integrations Inc High-voltage lateral transistor with multilayered extended drain structure
JP2004304182A (en) * 2003-03-19 2004-10-28 Semiconductor Energy Lab Co Ltd Thin-film transistor and manufacturing method therefor
JP2010040815A (en) * 2008-08-06 2010-02-18 Sony Corp Vertical field effect transistor, and image display apparatus
JP2010177450A (en) * 2009-01-29 2010-08-12 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01209765A (en) * 1988-02-17 1989-08-23 Casio Comput Co Ltd Thin film transistor
JP2000012715A (en) * 1998-06-17 2000-01-14 Nec Corp Semiconductor device and transistor using the same
JP2004297085A (en) * 2001-09-07 2004-10-21 Power Integrations Inc High-voltage lateral transistor with multilayered extended drain structure
US20040065934A1 (en) * 2002-08-27 2004-04-08 International Rectifier Corp. Bidirectional shallow trench superjunction device with resurf region
JP2004304182A (en) * 2003-03-19 2004-10-28 Semiconductor Energy Lab Co Ltd Thin-film transistor and manufacturing method therefor
JP2010040815A (en) * 2008-08-06 2010-02-18 Sony Corp Vertical field effect transistor, and image display apparatus
JP2010177450A (en) * 2009-01-29 2010-08-12 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306079B2 (en) 2012-10-17 2016-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9647095B2 (en) 2012-10-17 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2014065301A1 (en) * 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9865743B2 (en) 2012-10-24 2018-01-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide layer surrounding oxide semiconductor layer
US9829533B2 (en) 2013-03-06 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film and semiconductor device
WO2014181777A1 (en) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 Thin-film transistor and method for manufacturing same
JPWO2014181777A1 (en) * 2013-05-09 2017-02-23 国立研究開発法人物質・材料研究機構 Thin film transistor and manufacturing method thereof
US9741864B2 (en) 2013-05-09 2017-08-22 National Institute For Materials Science Thin-film transistor and method for manufacturing same
US9825180B2 (en) 2013-05-09 2017-11-21 National Institute For Materials Science Thin-film transistor and method for manufacturing same
CN103872139A (en) * 2014-02-24 2014-06-18 北京京东方光电科技有限公司 Thin film transistor, manufacturing method of thin film transistor, array substrate and display device
CN105304723A (en) * 2015-09-30 2016-02-03 京东方科技集团股份有限公司 Film transistor, array substrate, manufacturing method and display device

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